專利名稱：一種基于fpga的信號(hào)傳輸網(wǎng)絡(luò)群時(shí)延測(cè)量裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明屬于傳輸網(wǎng)絡(luò)群延遲測(cè)量技術(shù)領(lǐng)域，涉及一種基于FPGA的群時(shí)延測(cè)量裝 置及測(cè)量方法。
背景技術(shù)：
群時(shí)延描述了信號(hào)傳輸網(wǎng)絡(luò)的相位特性和信號(hào)通過網(wǎng)絡(luò)所產(chǎn)生的時(shí)延。該概念最 早于20世紀(jì)30年代提出，現(xiàn)已廣泛應(yīng)用于教科書中，它被定義為相位對(duì)角頻率微商的相反 數(shù)。作為衡量傳輸網(wǎng)絡(luò)對(duì)信號(hào)傳輸時(shí)間延遲及信號(hào)失真影響的重要參數(shù)，群時(shí)延的測(cè)量在 對(duì)系統(tǒng)性能研究及改進(jìn)上具有重要的應(yīng)用價(jià)值，已得到很大的關(guān)注。在已有的研究成果中， 群時(shí)延的測(cè)量方法主要有調(diào)制法和基于矢量網(wǎng)絡(luò)分析儀(Vector Network Analyzer)的 測(cè)量方法。其中，調(diào)制法為一種包絡(luò)時(shí)延測(cè)量技術(shù)，在應(yīng)用上有很大的局限性；基于對(duì)矢量 測(cè)量硬件的依賴，使得基于矢量網(wǎng)絡(luò)分析儀的測(cè)量方法成本高，并且對(duì)群時(shí)延測(cè)量過程的 最佳工作狀態(tài)不易確定，可能要通過多次試探分析，帶來了應(yīng)用上的不便。

發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術(shù)的不足，提供一種便于操作、應(yīng)用靈活的適用于廣 泛群時(shí)延測(cè)量的裝置。本發(fā)明的目的是這樣實(shí)現(xiàn)的一種基于FPGA的信號(hào)傳輸網(wǎng)絡(luò)群時(shí)延測(cè)量裝置，用于測(cè)量待測(cè)設(shè)備的信號(hào)傳輸 網(wǎng)絡(luò)群時(shí)延，包括FPGA主測(cè)量電路單元和上位計(jì)算機(jī)兩部分，所述的FPGA主測(cè)量電路單元 包括FPGA芯片、通信電路、D/A轉(zhuǎn)換電路和A/D轉(zhuǎn)換電路，主測(cè)量電路的FPGA芯片通過通 信電路與上位計(jì)算機(jī)相連，F(xiàn)PGA芯片通過D/A轉(zhuǎn)換電路和A/D轉(zhuǎn)換電路分別連接到主測(cè)量 電路單元的信號(hào)輸出端和輸入端，主測(cè)量電路單元的信號(hào)輸出端和輸入端分別與待測(cè)設(shè)備 的輸入端和輸出端相連接構(gòu)成測(cè)量回路；通過對(duì)FPGA編程，由FPGA芯片的DDS產(chǎn)生一定 頻率范圍內(nèi)按一定步長(zhǎng)循環(huán)變化的數(shù)字式正弦信號(hào)，該信號(hào)經(jīng)過D/A轉(zhuǎn)換后達(dá)主測(cè)量電路 單元的信號(hào)輸出端；從待測(cè)設(shè)備返回的測(cè)量信號(hào)通過主測(cè)量電路單元的輸入端和A/D轉(zhuǎn)換 后被送入FPGA芯片；由FPGA芯片的MAC對(duì)測(cè)量信號(hào)進(jìn)行正交序列解調(diào)，解調(diào)的參考信號(hào)為 DDS所產(chǎn)生的相應(yīng)頻率下的正弦信號(hào)，從而獲得測(cè)量信號(hào)的實(shí)部和虛部信息，并被送入上位 計(jì)算機(jī)，由上位計(jì)算機(jī)對(duì)信號(hào)處理后得到整個(gè)測(cè)量回路的相頻響應(yīng)，確定確定待測(cè)設(shè)備的 群時(shí)延。本發(fā)明同時(shí)提供一種采用權(quán)利要求1所述的測(cè)量裝置實(shí)現(xiàn)的群時(shí)延測(cè)量方法，包 括下列步驟1)將主測(cè)量電路的信號(hào)輸出端與輸入端相連，根據(jù)待測(cè)設(shè)備的應(yīng)用性能，通過上 位機(jī)設(shè)定恰當(dāng)?shù)念l率循環(huán)范圍及頻率延遲孔徑，確定頻率測(cè)試點(diǎn)；2)進(jìn)入測(cè)試模式，上位計(jì)算機(jī)根據(jù)獲得的測(cè)量信號(hào)的實(shí)部、虛部信息，計(jì)算出相應(yīng)
1 ΑΘ
的相位，通過群時(shí)延計(jì)算公式由群時(shí)延計(jì)算公式τ = -—TT，獲得裝置自身電路群時(shí)延Ttl，式中，Δ θ為測(cè)量信號(hào)的相位，以度為單位，Af為頻率延遲孔徑即頻率步長(zhǎng)；3)將主測(cè)量電路的輸出端、輸入端分別與待測(cè)設(shè)備的輸入端、輸出端相連接構(gòu)成 測(cè)量回路，在1)中確定的頻率范圍及頻率延遲孔徑下對(duì)測(cè)量回路進(jìn)行測(cè)試，同理獲得整個(gè) 測(cè)量回路的群時(shí)延τ工；4)計(jì)算τ r τ Q，得到待測(cè)設(shè)備的群時(shí)延τ d。本發(fā)明的裝置及方法能夠獲得待測(cè)設(shè)備的群時(shí)延，為研究待測(cè)設(shè)備傳輸信號(hào)的延 遲時(shí)間及失真情況提供了重要的參考。該發(fā)明基于可編程邏輯器件FPGA，集成了信號(hào)產(chǎn)生、 調(diào)理及解調(diào)功能和與上位機(jī)的通信功能，通過軟件編程便于實(shí)現(xiàn)、成本低，具有較好的可移 植性和擴(kuò)展性，控制及操作簡(jiǎn)便、靈活，在群時(shí)延測(cè)量及應(yīng)用領(lǐng)域具有應(yīng)用價(jià)值。


圖1本發(fā)明的基于FPGA的群時(shí)延測(cè)量裝置原理圖；圖2FPGA測(cè)量電路結(jié)構(gòu)圖。具體實(shí)施方法下面結(jié)合附圖和實(shí)施對(duì)本發(fā)明做進(jìn)一步詳述。圖1是按照本發(fā)明實(shí)施的信號(hào)傳輸網(wǎng)絡(luò)群時(shí)延測(cè)量裝置原理圖。主要構(gòu)成為FPGA 主測(cè)量電路(1)和上位計(jì)算機(jī)(2)，(3)為待測(cè)設(shè)備。上位計(jì)算機(jī)實(shí)現(xiàn)對(duì)測(cè)量過程的相關(guān)設(shè) 定及控制；FPGA主測(cè)量電路實(shí)現(xiàn)測(cè)試信號(hào)的產(chǎn)生、調(diào)理和解調(diào)及與上位機(jī)的通信。根據(jù)上位機(jī)的設(shè)定，主測(cè)量電路產(chǎn)生一定頻率范圍內(nèi)按一定步長(zhǎng)循環(huán)變換的正弦 測(cè)試信號(hào)輸出到待測(cè)設(shè)備，信號(hào)經(jīng)過待測(cè)設(shè)備傳輸返回至主測(cè)量電路進(jìn)行正交解調(diào)，解調(diào) 結(jié)果傳至上位計(jì)算機(jī)。圖2為FPGA主測(cè)量電路的結(jié)構(gòu)圖，主要包括FPGA主芯片(4)、通信部分(5)、D/A 轉(zhuǎn)換電路(6)和A/D轉(zhuǎn)換電路(7)。通過對(duì)FPGA的IP核DDS和MAC編程來靈活實(shí)現(xiàn)測(cè)試正弦信號(hào)的發(fā)生和對(duì)返回 信號(hào)的正交解調(diào)。IP核DDS可產(chǎn)生很寬頻率范圍的數(shù)字正弦信號(hào)，初始相位和頻率的分辨 值可根據(jù)需要設(shè)定，通過編程易于實(shí)現(xiàn)頻率延遲孔徑、頻率測(cè)試點(diǎn)和測(cè)試循環(huán)的靈活控制。 對(duì)測(cè)量信號(hào)的處理為本發(fā)明的關(guān)鍵，為了得到測(cè)量信號(hào)相頻響應(yīng)，應(yīng)用數(shù)字正交序列解調(diào) 獲得信號(hào)的實(shí)部及虛部值，可由解調(diào)模塊IP核MAC實(shí)現(xiàn)。設(shè)測(cè)得的信號(hào)經(jīng)過D/A轉(zhuǎn)換后
為:V = Asm(—+ φ)，參考信號(hào)為DDS產(chǎn)生的零初始相位的正弦和余弦信號(hào)，則解調(diào)過程
如下 即解調(diào)后分別獲得了測(cè)量信號(hào)的實(shí)部Vk和虛部％。上位機(jī)根據(jù)獲得的實(shí)部、虛 部計(jì)算出信號(hào)的相位夕= arctanf，即獲得了信號(hào)傳輸電路的相頻響應(yīng)，由群時(shí)延計(jì)算公 φ 1 ΑΘ
式7 =其中，Θ為測(cè)量信號(hào)的相位，分別以弧度和度為單位；ω、f分
αω 360 Ajφ、
別為信號(hào)的角頻率和頻率，Af為頻率孔徑。)，即可確定測(cè)量回路的群時(shí)延。主測(cè)量電路 的群時(shí)延可事先通過其自身實(shí)現(xiàn)并標(biāo)定，從而可確定待測(cè)設(shè)備的群時(shí)延。本發(fā)明的通信部分可采用USB通信方式，選用CYPRESS公司的EZ-USB FX2系列芯 片，以便于與上位機(jī)的雙向通信并加快通信速度；D/A轉(zhuǎn)換器和A/D轉(zhuǎn)換器可分別選用AD 公司的具有較高分辨率和轉(zhuǎn)換速度的AD9754和AD9240。應(yīng)用該裝置測(cè)量設(shè)備的群時(shí)延具體包括以下步驟1)將主測(cè)量電路的信號(hào)輸出端與輸入端相連，根據(jù)待測(cè)設(shè)備的應(yīng)用性能，通過上 位機(jī)設(shè)定恰當(dāng)?shù)念l率循環(huán)范圍及頻率延遲孔徑(步長(zhǎng))，即確定頻率測(cè)試點(diǎn)；進(jìn)入測(cè)試模 式，上位機(jī)根據(jù)獲得的實(shí)部、虛部計(jì)算出相應(yīng)的相位，通過群時(shí)延計(jì)算公式獲得裝置自身電 路群時(shí)延Ttl;2)將主測(cè)量電路的輸出端、輸入端分別與待測(cè)設(shè)備的輸入端、輸出端相連接構(gòu)成 測(cè)量回路，在1)中確定的頻率范圍及延遲孔徑下對(duì)測(cè)量回路進(jìn)行測(cè)試，同理獲得整個(gè)測(cè)量 回路的群時(shí)延τ工；3)上位機(jī)計(jì)算機(jī)計(jì)算τ r τ ^，得到待測(cè)設(shè)備的群時(shí)延τ d。
權(quán)利要求
一種基于FPGA的信號(hào)傳輸網(wǎng)絡(luò)群時(shí)延測(cè)量裝置，用于測(cè)量待測(cè)設(shè)備的信號(hào)傳輸網(wǎng)絡(luò)群時(shí)延，包括FPGA主測(cè)量電路單元和上位計(jì)算機(jī)兩部分，所述的FPGA主測(cè)量電路單元包括FPGA芯片、通信電路、D/A轉(zhuǎn)換電路和A/D轉(zhuǎn)換電路，主測(cè)量電路的FPGA芯片通過通信電路與上位計(jì)算機(jī)相連，F(xiàn)PGA芯片通過D/A轉(zhuǎn)換電路和A/D轉(zhuǎn)換電路分別連接到主測(cè)量電路單元的信號(hào)輸出端和輸入端，主測(cè)量電路單元的信號(hào)輸出端和輸入端分別與待測(cè)設(shè)備的輸入端和輸出端相連接構(gòu)成測(cè)量回路；通過對(duì)FPGA編程，由FPGA芯片的DDS產(chǎn)生一定頻率范圍內(nèi)按一定步長(zhǎng)循環(huán)變化的數(shù)字式正弦信號(hào)，該信號(hào)經(jīng)過D/A轉(zhuǎn)換后達(dá)主測(cè)量電路單元的信號(hào)輸出端；從待測(cè)設(shè)備返回的測(cè)量信號(hào)通過主測(cè)量電路單元的輸入端和A/D轉(zhuǎn)換后被送入FPGA芯片；由FPGA芯片的MAC對(duì)測(cè)量信號(hào)進(jìn)行正交序列解調(diào)，解調(diào)的參考信號(hào)為DDS所產(chǎn)生的相應(yīng)頻率下的正弦信號(hào)，從而獲得測(cè)量信號(hào)的實(shí)部和虛部信息，并被送入上位計(jì)算機(jī)，由上位計(jì)算機(jī)對(duì)信號(hào)處理后得到整個(gè)測(cè)量回路的相頻響應(yīng)，確定確定待測(cè)設(shè)備的群時(shí)延。
2.一種采用權(quán)利要求1所述的測(cè)量裝置實(shí)現(xiàn)的群時(shí)延測(cè)量方法，包括下列步驟1)將主測(cè)量電路的信號(hào)輸出端與輸入端相連，根據(jù)待測(cè)設(shè)備的應(yīng)用性能，通過上位機(jī) 設(shè)定恰當(dāng)?shù)念l率循環(huán)范圍及頻率延遲孔徑，確定頻率測(cè)試點(diǎn)；2)進(jìn)入測(cè)試模式，上位機(jī)根據(jù)獲得的測(cè)量信號(hào)的實(shí)部、虛部信息，計(jì)算出相應(yīng)的相位， 通過群時(shí)延計(jì)算公式由群時(shí)延計(jì)算公式T = - — ^，獲得裝置自身電路群時(shí)延τ 0,式中，Δ θ為測(cè)量信號(hào)的相位，以度為單位，Af為頻率延遲孔徑即頻率步長(zhǎng)；3)將主測(cè)量電路的輸出端、輸入端分別與待測(cè)設(shè)備的輸入端、輸出端相連接構(gòu)成測(cè)量 回路，在1)中確定的頻率范圍及頻率延遲孔徑下對(duì)測(cè)量回路進(jìn)行測(cè)試，同理獲得整個(gè)測(cè)量 回路的群時(shí)延τ工；4)計(jì)算T1-τ^，得到待測(cè)設(shè)備的群時(shí)延id。
全文摘要
本發(fā)明屬于群時(shí)延測(cè)量技術(shù)領(lǐng)域，涉及一種基于FPGA的傳輸網(wǎng)絡(luò)群時(shí)延測(cè)量裝置，包括FPGA主測(cè)量電路和上位計(jì)算機(jī)，主測(cè)量電路單元包括了FPGA芯片、通信電路、D/A和A/D轉(zhuǎn)換電路，由FPGA的DDS產(chǎn)生數(shù)字式正弦信號(hào)，經(jīng)過D/A轉(zhuǎn)換輸出至待測(cè)設(shè)備，測(cè)量信號(hào)經(jīng)待測(cè)設(shè)備傳輸返回到主測(cè)量單元輸入端，經(jīng)A/D轉(zhuǎn)換后送到FPGA中，由MAC實(shí)現(xiàn)數(shù)字正交序列解調(diào)，得到測(cè)量信號(hào)的實(shí)部和虛部信息，由上位計(jì)算機(jī)對(duì)測(cè)量數(shù)據(jù)進(jìn)行處理，得到待測(cè)設(shè)備的群時(shí)延特性。本發(fā)明同時(shí)給出一種采用上述裝置實(shí)現(xiàn)的群時(shí)延測(cè)量方法。本發(fā)明能方便、靈活地對(duì)測(cè)試信號(hào)頻率范圍做出調(diào)整及對(duì)測(cè)量過程進(jìn)行控制，操作簡(jiǎn)便、成本低，在群時(shí)延測(cè)量領(lǐng)域有很重要的意義。
文檔編號(hào)H04L12/26GK101917308SQ20101026307
公開日2010年12月15日 申請(qǐng)日期2010年8月25日 優(yōu)先權(quán)日2010年8月25日
發(fā)明者尹武良, 王奔, 陳立晶 申請(qǐng)人:天津大學(xué)