專利名稱：調(diào)制解調(diào)器的譯碼器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及模擬通信和數(shù)字通信技術(shù)，尤其涉及可變速率調(diào)制解調(diào)裝置中使用的譯碼器 裝置。
背景技術(shù)：
數(shù)字化是目前無線電技術(shù)發(fā)展的趨勢，它具有可靠性高、靈活性強和易大規(guī)模集成等優(yōu)點， 日益受到重視。通信中往往要根據(jù)通信信道的狀況和通信類型變化通信速率，并保持較低的誤碼 率，利用數(shù)字通信技術(shù)可以達到這一要求。
現(xiàn)有的級聯(lián)碼方案中信道編碼定理指出，隨著碼長n的增加，譯碼錯誤概率按指數(shù)接近于 零。因此要可靠通信就必須使用長碼，但隨著碼長的增加，譯碼器的復(fù)雜度、計算量也隨之增加， 以致難以應(yīng)用在實際場合中。為了解決性能與實現(xiàn)難度的矛盾，F(xiàn)orney提出級聯(lián)碼概念，即把 幾個較短的碼串接在一起組成一個碼長較長的編碼組合，把編制長碼的過程分幾級完成，以此來 減少各級譯碼的復(fù)雜度。通常級聯(lián)碼分兩級。
通常在構(gòu)建級聯(lián)碼時，內(nèi)外碼選擇具有互補性碼型。如在本實用新型中外碼采用的是RS碼， 而內(nèi)碼選擇巻積碼，RS碼與巻積碼串行級聯(lián)碼的優(yōu)點是結(jié)合了RS碼糾突發(fā)錯誤的能力和巻積碼 糾隨機錯誤的能力，在相對較低的復(fù)雜度下取得較好的糾錯性能，這種級聯(lián)碼組合形式己被CCSDS 作為標(biāo)準(zhǔn)推薦使用。而在構(gòu)造分組巻積級連碼中，關(guān)鍵是分組碼的參數(shù)N, K， d與巻積碼的參數(shù)n， k和m之間如何搭配較為合適的問題。如果外碼RS碼的符號取自GF(2—M)域上，巻積碼的編碼約束 度m等于M比較合適。對于約束度為m的巻積碼，內(nèi)譯碼器輸出的最可能錯誤圖樣的長度是m，當(dāng)此 錯誤輸入到RS譯碼器時，只相當(dāng)于RS碼中的一個符號錯誤，閃此容易發(fā)揮RS碼糾錯能力。如果ni 太短，則Viterbi譯碼器的譯碼錯誤概率較人，直接影響到外碼RS碼的性能。而采用m較大的巻積 碼時，譯碼錯誤概率雖然可以較低，但Viterbi譯碼器的復(fù)雜性卻隨m指數(shù)增大，因此不宜選得過 大。內(nèi)碼巻積碼的碼率R—般選用1/2或1/3，這是因為在級聯(lián)碼系統(tǒng)中，對內(nèi)碼誤碼率的要求 10'(-3)左右，這用1^=1/2或1/3的巻積碼很容易達到，且譯碼器的實現(xiàn)也較容易。若選用碼率較 高的巻積碼，則不容易達到誤碼率的耍求。外碼碼率的選擇土要決定整個系統(tǒng)的誤碼率要求，即 整個系統(tǒng)所要得到的編碼增益。 一般來說，當(dāng)誤碼率一定時，隨著碼長的增加糾錯能力越來越高， 但譯碼器的復(fù)雜性也隨之增加，并且當(dāng)碼長火于一定數(shù)值后，對整個系統(tǒng)的性能改善也不很明顯， 因此必須根據(jù)整個系統(tǒng)的誤碼率耍求和譯碼復(fù)雜性，全面分析比較，選擇合理的內(nèi)、外碼的碼率。

實用新型內(nèi)容
本實用新型目的是提出一種可變速率調(diào)制解調(diào)器的譯碼器，而且配合傳輸速率可以根據(jù)信道 狀況作相應(yīng)變化的譯碼器，能糾錯編碼和譯碼，信息速率變化范圍為8kbps—2Mbps;
￡A/iV。 =8"5時，誤碼率^1()_6。尤其是得到根據(jù)整個系統(tǒng)的誤碼率要求和譯碼復(fù)雜性，選擇
合理的內(nèi)、外碼的碼率的譯碼器。
本實用新型的技術(shù)解決方案是調(diào)制解調(diào)器的譯碼器，其特征是由單片機、DDS、單片機、FPGA、 DSP器件、A/D轉(zhuǎn)換器及D/A轉(zhuǎn)換器組成，DDS產(chǎn)生的時鐘信號輸出連接FPGA、 DSP器件、A/D轉(zhuǎn)換器、D/A轉(zhuǎn)換器的時鐘輸入口，單片機連接FPGA構(gòu)成的MODEM的控制接口， A/D轉(zhuǎn)換器及D/A 轉(zhuǎn)換器均連接FPGA的輸入及輸出接口。 FPGA與DSP器件的數(shù)據(jù)接口互相連接，編碼、成形濾波、 匹配濾波、符號定時、頻偏估計、Viterbi譯碼、RS譯碼器數(shù)字處理功能由FPGA和DSP完成；系 統(tǒng)平臺完成不同業(yè)務(wù)及不同速率的處理，硬件配置可以動態(tài)加載。
本實用新型從主控機讀入要傳送的數(shù)據(jù)寫入輸入緩沖單元(兵乓結(jié)構(gòu))，然后通過RS編碼器 將緩沖的數(shù)據(jù)以兩倍的信道速率(處理時鐘只需大于等于信道速率即可)讀出進行RS編碼，編碼 后的數(shù)據(jù)并串轉(zhuǎn)換后送入巻積編碼單元進行巻積編碼，接著將經(jīng)過巻積編碼后的I、 Q兩路數(shù)據(jù)分 別送入等價結(jié)構(gòu)的交織器I、 Q,最后將編碼數(shù)據(jù)送入輸出緩沖同時以信道速率將數(shù)據(jù)從輸出緩沖 讀出送入后端的調(diào)制器單元，控制單元負責(zé)所有模塊控制信號產(chǎn)生。
但是如果首先用一數(shù)字濾波器(濾波其帶寬為t/")對X。(e^)進行濾波，使Id(一")中只 含有小于"AD的頻譜分量(對應(yīng)模擬頻率為; ^AD)，再進行D倍抽取，則抽取后的頻譜就不會 發(fā)生混疊?？傻猛暾腄倍抽取器，整數(shù)倍內(nèi)插就是指在兩個原始抽樣點之間插入(7-l)個零值， 若設(shè)原始抽樣序列為;c("),則內(nèi)插后的序列為a :
本實用新，.有益效果實現(xiàn)在數(shù)字通信速率自適應(yīng)嵌入式軟件與MODEM系統(tǒng)突發(fā)數(shù)據(jù)傳輸軟 件內(nèi)進行編譯碼，可廣泛應(yīng)用。信噪比低時，采用低速率傳輸以保證低的誤碼率；或者在一定的 信噪比時，采用低速率傳輸以節(jié)省電源功率。尤其是得到根據(jù)整個系統(tǒng)的誤碼率要求和譯碼復(fù)雜 性，得到合理的內(nèi)、外碼的碼率的譯碼器。
圖1是本實用新型編譯碼流程圖
圖2是本實用新型裝置框圖、
圖3是本實用新型構(gòu)成的調(diào)制器原理圖
圖4是時鐘產(chǎn)生框圖、
圖5是本實用新型解調(diào)器流程圖
圖6是本實用新型裝置的AD、 DA電路圖
圖7是微處理器及外圍電路圖
圖8是DSP芯片及外圍電路圖
圖2裝置中根據(jù)圖1流程實現(xiàn)抽取的多級實現(xiàn)(b)內(nèi)插的多級實現(xiàn)，采用以FPGA為主(編碼、 交織、去交織、譯碼等)，DSP為輔的方案。


具體實施方式
1. 1調(diào)制器設(shè)計
調(diào)制器原理框圖如圖3所示，由接口電路、RS編碼器、巻積編碼器、交織器、譯碼、信息插 入電路、映射器、脈沖成形器、D/A轉(zhuǎn)換器、低通濾波器和時序產(chǎn)生電路等組成。
(1) RS編碼
采用的RS碼為RS (126, 112)碼，本原多項式為 p(x)=x8+x7+x2+X +1
(2) 巻積編碼
采用的巻積碼為(2， 1， 7)，其編碼器生成多項式分別為
G(JQ = l + ^ + I2+I3+Z6 G2(" = 1 + X2 +X5
(3) 交織
巻積交織，交織深度為M ，延遲時間為1)。
(4) 映射
DPSK的調(diào)制信號可表示為
早)二爿—2《/ + &) 其中A二A一+A^
《為第a個符號的絕對相位，△《為第a個符號與第hi個符號之間的相位變化量。
(5) 成形濾波器的實現(xiàn) 成形濾波器為滾降系數(shù)a的均方根升余弦濾波器。
(6) D/A轉(zhuǎn)換
D/A轉(zhuǎn)換器完成數(shù)字信號到模擬信號的轉(zhuǎn)換，D/A轉(zhuǎn)換器有兩個數(shù)據(jù)輸入端口和兩個輸出， 分別完成I (正交)支路和Q (同相)支路的數(shù)/模轉(zhuǎn)換。
(7) 時鐘產(chǎn)生如圖4框圖所示
調(diào)制解調(diào)器需要各種時鐘，各種所需時鐘由DDS產(chǎn)生一個統(tǒng)一時鐘后分頻得到。 1.2解調(diào)器設(shè)計基帶解調(diào)器的輸入來自零中頻正交檢波器，經(jīng)模/數(shù)轉(zhuǎn)換后進行頻差捕獲和符 號定時捕獲，經(jīng)頻偏校正后的信號送入匹配濾波器，其輸出可作差分檢測和譯碼，如圖5解調(diào)器 原理及流程圖。A/D轉(zhuǎn)換A/D轉(zhuǎn)換器用于零中頻輸入的I和Q支路的模/數(shù)轉(zhuǎn)換。
(1) 頻偏校正測得多譜勒頻偏以后，把它變換成頻率控制字，送入數(shù)控振蕩器，產(chǎn)生正交的 正弦信號和余弦信號，此信號和A/D轉(zhuǎn)換后的輸入信號進行共軛相乘，即可實現(xiàn)頻偏校正。
(2) 匹配濾波匹配濾波器為滾降系數(shù)a的均方根升余弦濾波器，同成形濾波器。
(3) 定時恢復(fù)位定時恢復(fù)采用"超前滯后檢測法"，超前滯后檢測法對輸入模擬基帶信號M 倍符號率采樣后由下式產(chǎn)生超前滯后誤差量，該誤差量通過數(shù)字鎖相環(huán)控制A/D轉(zhuǎn)換器的采樣時鐘。
(4)差分檢測設(shè)匹配濾波器輸出的信號為JC(X),差分運算輸出為
_y( ) = x(w).x*(w —1)
(6) 解交織去交織電路和交織電路類似，交織器輸入來自解調(diào)器的I、 Q兩路交替組合成的量 化信息。
(7) Viterbi譯碼巻積碼的Viterbi譯碼器采用FPGA實現(xiàn)，如圖11譯碼器采用FPGA實現(xiàn)的框 圖所示。
(8) RS譯碼RS譯碼同樣由FPGA實現(xiàn)。本實用新型采用(2， 1， 7) Viterbi編碼，(126, 112) RS編碼。采用的信道級聯(lián)編碼方案如圖12。
1.3電源外部輸入電源電壓經(jīng)電源轉(zhuǎn)換芯片轉(zhuǎn)換成調(diào)制解調(diào)器所需要的各種電壓。
本實用新型采用Cyclone器件基于一種全新的低成本架構(gòu)，從設(shè)計之初就充分考慮了成本的 節(jié)省，因此可以為價格敏感的應(yīng)用提供全新的可編程的解決方案。
如果有需要并且有條件可以嵌入第二方專業(yè)EDA工具，根據(jù)實際情況我們用matlab 6. 5和CCS 作為調(diào)試和驗證平臺。在設(shè)計內(nèi)容配置到電路板EP1C20后，通過DSP和FPGA的接口將需觀察的 變量讀入計算機，然后通過matlab處理和其編譯碼函數(shù)結(jié)果進行比較，驗證設(shè)計的正確性。
本實用新型的裝置組成系統(tǒng)由A/D轉(zhuǎn)換器、D/A轉(zhuǎn)換器、DDS、單片機、FPGA、 DSP等器件 組成，DDS產(chǎn)生所需要的時鐘，單片機完成和主控機以及MODEM的接口控制，編碼、成形濾波、匹 配濾波、符號定時、頻偏估計、Viterbi譯碼、RS譯碼器等數(shù)字處理功能由FPGA和DSP完成。系 統(tǒng)平臺完成不同業(yè)務(wù)及不同速率的處理，硬件配置可以動態(tài)加載。有四種方案可以選擇， 一是以 FPGA為主，DSP軟件為輔；二是以FPGA和專用芯片(Viterbi編譯碼和RS編譯碼集成電路)組合； 三是以DSP軟件為主，F(xiàn)PGA為輔；四是以DSP軟件和專用芯片為主，F(xiàn)PGA硬件為輔?？紤]到系統(tǒng) 升級需要(系統(tǒng)傳輸速率提高)以及系統(tǒng)通用性、靈活性，采用以FPGA為主(編碼、交織、去交 織、譯碼等)，DSP為輔的方案。
本實用新型中選用的FPGA是Altera公司日前推出業(yè)界目前成本最低的FPGA器件系列產(chǎn)品 Cyclone 。 Cyclone器件容量從2， 910到20, 060個邏輯單元(240, 000個邏輯門或一百多萬個系 統(tǒng)門)和多達288kb的嵌入存儲器。每個Cyclone器件都集成了單數(shù)據(jù)率SDR艦以及雙數(shù)據(jù)率(DDR) SDRAM和FCRAM器件的專用接口電路，支持多種單端I/0標(biāo)準(zhǔn)，包括LVTTL、 LVC0MS、 PCI、 SSTL-2 和SSTL-3。并具有多達129個低電壓差分信號(LVDS)兼容通道，每個通道性能可高達311Mbps。 其中嵌入存儲器有不少優(yōu)點，不但支持各種存儲模式，而且還支持字節(jié)使能操作、基于奇偶校驗 的糾錯功能以及不等位寬的端口存儲器設(shè)計。這些功能對于某些特定場合應(yīng)用能節(jié)省設(shè)計者設(shè)計 時間，如在本實用新型中由于級聯(lián)碼內(nèi)外碼處理對象不同(外碼以字節(jié)為對象、內(nèi)碼以比特為對 象)，所以在兩者之間耍做額外的轉(zhuǎn)換，但如果利用Cyclone內(nèi)嵌存儲器的不等位寬端口功能就可 完成。整個系統(tǒng)主要由單片機、DSP、 FPGA等可編程器件實現(xiàn)，通過對單片機、DSP、 FPGA進行嵌 入式編程實現(xiàn)如下功能(1) 可變速率調(diào)制，采用數(shù)字內(nèi)插濾波器實現(xiàn)。
(2) 中頻釆樣和數(shù)字下變頻，多速率濾波技術(shù)實現(xiàn)變速率接收。
(3) 信號解調(diào)技術(shù)，包括符號同步、載波同步、匹配濾波、頻偏估計等。
(4) 編碼與解碼技術(shù)，包括巻積編碼、RS編碼、維特比譯碼、RS譯碼。
本實用新型研究達到了預(yù)期目標(biāo)，即信息速率變化范圍為8kbps—2Mbps; =8^ 時，
誤碼率S1(T6。隨著無線網(wǎng)絡(luò)技術(shù)的發(fā)展，在無線網(wǎng)絡(luò)上傳輸視頻和音頻成為一種趨勢，本實用
新型可用于部隊軍事演習(xí)、公安、消防武警現(xiàn)場指揮和勘探，以及其它的緊急應(yīng)急指揮系統(tǒng)，其 主要作用是能夠?qū)F(xiàn)場和指揮中心之間實時雙向傳輸文字?jǐn)?shù)據(jù)、音頻、視頻，以提高指揮的準(zhǔn)確 性和及時性。也用于城市交通的實時監(jiān)控等場合。 2 Viterbi譯碼的FPGA實現(xiàn)
用FPGA來實現(xiàn)Viterbi譯碼算法，常用的方法有串行實現(xiàn)、并行實現(xiàn)和串并結(jié)合實現(xiàn)，串行 實現(xiàn)中僅僅利用一個ACS單元串行實現(xiàn)各個狀態(tài)的路徑度量值的更新，這樣實現(xiàn)最突出的優(yōu)點是 節(jié)省硬件資源，但是這種方法也有比較明顯的缺點譯碼器吞吐量低和時序復(fù)雜。例如實現(xiàn)一個
約束長度K=7的譯碼器，共有2&'—1 =64個狀態(tài)，這樣每接收一個碼字至少需要64個主時鐘周期
才能完成處理過程，由于在具體實現(xiàn)的時候各個內(nèi)部功能單元需要流水處理，這樣64個處理時鐘 周期就不夠了，并且如此實現(xiàn)將會使內(nèi)部時序相當(dāng)復(fù)雜，需要作精密的控制，這樣就大大加劇了 硬件設(shè)計的工作量。
圖6中AD采樣部分主要由二部分組成1、運算放大器TL082對模擬輸入信號的電平進行調(diào) 整，使得AD轉(zhuǎn)換器的輸入電平在耍求的范圍之內(nèi)；2、高性能單端一差分轉(zhuǎn)換芯片AD8138將單端 信號轉(zhuǎn)換為差分信號，以提高AD轉(zhuǎn)換器的采樣精度；3、 AD9238對I、 Q兩路模擬信號同時采樣， 采樣的數(shù)字信號送入FPGA。 DA轉(zhuǎn)換部分主耍由三部分組成1、 AD9761將FPGA輸出的數(shù)字信號轉(zhuǎn) 換成脈沖信號；2、低通濾波器LT1568對脈沖信號濾波，濾除鏡像頻率分量；3、運算放大器TL082 對濾波后的基帶信號進行比例放大，以到達系統(tǒng)要求的輸出信號電平。
圖7中微處理器采用ATMEL公司的高性能單片機ATMEGA128L，該單片機采用精簡指令集，大 部分指令為單周期指令，效率高，且片內(nèi)含有硬件乘法器、UART、 FLASH、 EEPR0M、硬件看門狗、 PWM、 ADC等豐富的資源。外部采用MAX706作為復(fù)位芯片，大大提高了系統(tǒng)可靠性。
圖8中DSP芯片采用TI公司的TMS320VC5410A，該處理器的處理能力可達160MIPS,且內(nèi)部 含有18位硬件乘法器，MAC、 CSSU、 40位累加器，特別適用于FFT、 FIR等數(shù)字信號處理算法。另 外，采用大容量FLASH芯片SST39VF800A作為TMS320VC5410A的ROM,可存儲大量的數(shù)據(jù)。圖9中 該部分采用DDS專用芯片AD9851產(chǎn)生系統(tǒng)時鐘。該電路具有輸出時鐘靈活可變，輸出頻率精度優(yōu) 于20mHz。輸出時鐘頻率可由微處理器精確設(shè)定，特別適用亍可變速率調(diào)制解調(diào)器的實現(xiàn)。
權(quán)利要求1、調(diào)制解調(diào)器的譯碼器，其特征是由單片機、DDS、單片機、FPGA、DSP器件、A/D轉(zhuǎn)換器及D/A轉(zhuǎn)換器組成，DDS產(chǎn)生的時鐘信號輸出連接FPGA、DSP器件、A/D轉(zhuǎn)換器、D/A轉(zhuǎn)換器的時鐘輸入口，單片機連接FPGA構(gòu)成的MODEM的控制接口，A/D轉(zhuǎn)換器及D/A轉(zhuǎn)換器均連接FPGA的輸入及輸出接口。
專利摘要調(diào)制解調(diào)器的譯碼器，由單片機、DDS、單片機、FPGA、DSP器件、A/D轉(zhuǎn)換器及D/A轉(zhuǎn)換器組成，DDS產(chǎn)生的時鐘信號輸出連接FPGA、DSP器件、A/D轉(zhuǎn)換器、D/A轉(zhuǎn)換器的時鐘輸入口，單片機連接FPGA構(gòu)成的MODEM的控制接口，A/D轉(zhuǎn)換器及D/A轉(zhuǎn)換器均連接FPGA的輸入及輸出接口。本實用新型實現(xiàn)在數(shù)字通信速率自適應(yīng)嵌入式軟件與MODEM系統(tǒng)突發(fā)數(shù)據(jù)傳輸軟件內(nèi)進行編譯碼。
文檔編號H04L1/00GK201243297SQ20082004079
公開日2009年5月20日 申請日期2008年7月23日 優(yōu)先權(quán)日2008年7月23日
發(fā)明者劉光祖, 暉 曹, 王建新, 飛 薛 申請人:南京吸鐵石科技有限公司