專利名稱：雙相位脈沖調(diào)制編碼器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于信號發(fā)送的數(shù)字?jǐn)?shù)據(jù)的調(diào)制，以及對所接收的信號的相應(yīng)解調(diào)以恢復(fù)其攜帶的數(shù)字?jǐn)?shù)據(jù)，尤其涉及用于編碼數(shù)據(jù)的特定類型的調(diào)制，諸如脈沖持續(xù)時間(寬度)調(diào)制(PDM或PWM)、開/關(guān)鍵控、不歸零(NRZ)模式、差分相移鍵控(DPSK)、多頻移鍵控(MFSK)以及各種形式的多位/N元編碼。
背景技術(shù)：
通信信號通常根據(jù)調(diào)制類型來分類。各種形式的調(diào)制中的每一種相對于使用它的特定應(yīng)用都有其自己的一組優(yōu)點(diǎn)和缺點(diǎn)。在選擇特定形式的調(diào)制時，應(yīng)考慮的一些因素包括帶寬、功耗要求以及信號傳播誤差和原始信息恢復(fù)的可能性。對于數(shù)字?jǐn)?shù)據(jù)，重要的是是否需要單獨(dú)的時鐘信號還是已調(diào)制信號是自計(jì)時的。調(diào)制和解調(diào)設(shè)備或電路的相對簡單性或復(fù)雜性也是決定時的一種因素。低功耗尤其適用于電容性負(fù)載的傳輸線。
每種類型的調(diào)制都有專門的編碼器電路用于執(zhí)行調(diào)制，例如Roylance在美國專利第6,439,679中公開了這樣一種脈寬調(diào)制電路，它包括具有多個抽頭的時延電路、基于脈沖碼輸入作出選擇的抽頭選擇電路、以及根據(jù)所選擇的延遲的時鐘生成PWM輸出的轉(zhuǎn)變生成電路。脈沖碼輸入由定時指令處理指令電路解釋，該指令電路生成一個相應(yīng)的矢量輸出，該輸出指示與PWM輸出相關(guān)聯(lián)的定時轉(zhuǎn)變應(yīng)何時發(fā)生。
Rust等人在美國專利第5,442,664中描述了一種用于RF干擾抑制的調(diào)制器，該調(diào)制器通過使用以下各向來產(chǎn)生具有一系列不同相移的時鐘脈沖含有多個抽頭來提供時鐘的各種相位延遲的延遲鏈；擔(dān)當(dāng)選擇器模塊的上/下計(jì)數(shù)器，該計(jì)數(shù)器順序地呈現(xiàn)其輸出線中不同的有效輸出線；以及多路復(fù)用器電路，該電路由與門和非門組成，與門的一個輸入接收各種延遲的時鐘，另一個輸入接收選擇器輸出線，非門將所選擇的延遲的時鐘傳播到輸出。
發(fā)明簡述本發(fā)明是一種雙相位脈沖調(diào)制(DPPM)編碼器電路，該電路將數(shù)據(jù)編碼為一系列高和低信號脈沖，每個脈沖的持續(xù)時間或“脈寬”代表M個數(shù)據(jù)位的組。該編碼器電路包含用于接收數(shù)據(jù)字的裝置、用于將數(shù)據(jù)字細(xì)分為各自為M個數(shù)據(jù)位的組的有序序列的裝置、用于基于所接收的組指定每一信號脈沖的連續(xù)的持續(xù)時間的裝置、以及用于產(chǎn)生具有指定的持續(xù)時間的交替的高和低信號脈沖的裝置。具體地，M位組的2M個可能的數(shù)據(jù)值中的每個值對應(yīng)于2M個不同的持續(xù)時間中唯一的一個。高信號脈沖和低信號脈沖分別表示連續(xù)的碼元。
更具體地，該編碼器電路可以用并行數(shù)據(jù)輸入總線來實(shí)現(xiàn)，該總線向一組M個并行輸入、串行輸出的移位寄存器提供數(shù)據(jù)字，該移位寄存器接收數(shù)據(jù)中位的唯一子集，然后同時將數(shù)據(jù)位的M位組移出到狀態(tài)機(jī)中。狀態(tài)機(jī)可通過使其狀態(tài)遞增一對應(yīng)于每個接收到的M位組的持續(xù)時間的量，并輸出指示所選擇的信號脈沖轉(zhuǎn)變時間的控制信號，來實(shí)現(xiàn)對信號脈沖的連續(xù)的時間的指定。具有多個并聯(lián)抽頭的延遲鏈電路提供具有對應(yīng)于可能的脈沖轉(zhuǎn)變時間的各種時延的系統(tǒng)時鐘。多路復(fù)用器可根據(jù)來自狀態(tài)機(jī)的控制信號，選擇連續(xù)的延遲的系統(tǒng)時鐘，該多路復(fù)用器的選擇觸發(fā)了其輸出形成所生成的DPPM信號的雙穩(wěn)態(tài)觸發(fā)器的轉(zhuǎn)變。
附圖簡述

圖1是根據(jù)本發(fā)明，表示一組對應(yīng)的雙位數(shù)據(jù)碼元的各種脈沖持續(xù)時間的一組DPPM脈沖的圖示(信號值與時間的關(guān)系)。
圖2A和2B是根據(jù)本發(fā)明用于一組示例性數(shù)據(jù)的DPPM脈沖串的圖示，示出了在單個100ns的系統(tǒng)時鐘周期內(nèi)的一系列9個高和低走向脈沖的傳輸。
圖3是本發(fā)明的一個示例性DPPM編碼器電路的示意性電路圖。
圖4是用于由本發(fā)明的編碼器電路生成的DPPM信號的示例性DPPM解碼器電路的示意性電路圖。
發(fā)明詳細(xì)描述本發(fā)明是一種實(shí)現(xiàn)雙相位脈沖調(diào)制(DPPM)的編碼器電路(其一個實(shí)施例在圖3中示出)。DPPM是一種將以二進(jìn)制電路(1和0)駐留在數(shù)字電路中的數(shù)據(jù)編碼為一串交替的高和低信號脈沖的方法，這些脈沖各自的持續(xù)時間或?qū)挾缺硎久總€脈沖2個(或更多)數(shù)據(jù)位。圖1所示的一個示例性實(shí)施例使用了兩位用于編碼。位對使用一組表示每個可能的雙位碼元值的不同脈寬來編碼，諸如00＝4ns脈沖01＝6ns脈沖10＝8ns脈沖11＝10ns脈沖對4、6、8、和10ns脈寬的選擇是任意的，也可以是4、5、6、和7ns或某些其它脈寬，只要DPPM信號傳輸?shù)慕邮斩颂幍慕獯a電路能夠正確地將不同的脈寬彼此區(qū)分。解碼電路(以及工藝變化、噪聲和信號衰減、以及傳播環(huán)境中的溫度/電壓變化)也對于每個脈沖可以編碼的位數(shù)設(shè)定了一個實(shí)際的極限，每脈沖3位需要正確地分辨8(＝23)個可能的脈寬，而每脈沖4位需要正確地分辨16(＝24)個可能的脈寬。數(shù)據(jù)速率可以被認(rèn)為是每秒編碼的位數(shù)(或者，每秒的脈沖數(shù))，它取決于每系統(tǒng)時鐘的脈沖數(shù)和系統(tǒng)時鐘頻率。
“雙相位”指的是信息同時在高走向脈沖和低走向脈沖上發(fā)送的這一事實(shí)。大部分脈寬調(diào)制模式僅僅改變高走向脈沖的寬度，因此真正調(diào)制的是占空比。DPPM獨(dú)立地調(diào)制高和低走向脈沖兩者的寬度，不同的位組在每個“周期”的高和低部分中編碼。因此，時鐘周期和占空比對于所生成的脈沖串不是有效的概念。DPPM本身是“無時鐘的”，意味著數(shù)據(jù)可以通過僅僅檢測脈沖相對于每次轉(zhuǎn)變的寬度來解碼。這意味著不需要隨數(shù)據(jù)發(fā)送時鐘，也不必對時鐘進(jìn)行編碼及從數(shù)據(jù)中恢復(fù)時鐘。當(dāng)在不同碼片之間發(fā)送時間關(guān)鍵猝發(fā)脈沖串時，這是一個主要優(yōu)點(diǎn)，因?yàn)樗瞬倏v時鐘的需要，而操縱時鐘可能會引入定時變化或誤差的機(jī)率。唯一的時鐘考慮是在每一系統(tǒng)周期內(nèi)發(fā)送若干脈沖“周期”的這一事實(shí)。例如，圖2a和2b示出的交替的高和低脈沖(5個高脈沖和4個低脈沖)的DPPM脈沖串的示例，該脈沖串在100ns的系統(tǒng)時鐘周期內(nèi)發(fā)送18位數(shù)據(jù)(此處被組織為9個雙位)。例如，這18位可以形成一個16位數(shù)據(jù)字，該數(shù)據(jù)字后追加兩個糾錯碼位。因此，每個系統(tǒng)時鐘周期可發(fā)送一個數(shù)據(jù)字。
因?yàn)樾畔⒖梢酝瑫r在脈沖串的正相和負(fù)相上發(fā)送，所以DPPM本身是不歸零(或不歸一)的調(diào)制模式。然而，通常希望系統(tǒng)時鐘周期內(nèi)包含的脈沖序列在每一這樣的序列末端能夠歸零(或一)。這種優(yōu)先選擇在如圖2a和2b的例子中所示的那樣當(dāng)字中要表示為脈沖的多位碼元的數(shù)量是奇數(shù)時是最容易實(shí)現(xiàn)的，因?yàn)樾蛄兄械淖詈笠粋€碼元需要?dú)w零(或歸一)作為最后一個脈沖的后沿轉(zhuǎn)變。然而，如果由編碼器插入了一個額外的脈沖且解碼器忽略該脈沖以強(qiáng)迫歸零，則無需遵守該規(guī)則。
因此，DPPM方法將M個數(shù)據(jù)位，如雙位(M＝2)的組表示為指定寬度的信號脈沖。2M個可能的數(shù)據(jù)值中的每個值都對應(yīng)于2M個不同脈寬中的一個，并且連續(xù)的M個數(shù)據(jù)位的組由交替為高和低的信號脈沖來表示。信號編碼解碼電路執(zhí)行信息內(nèi)容的數(shù)據(jù)位和信號脈沖表示之間的轉(zhuǎn)換。
對于將數(shù)據(jù)位編碼為信號脈沖，首先將接收的數(shù)據(jù)字細(xì)分為M個數(shù)據(jù)位的組的有序序列，然后將序列中的每一組轉(zhuǎn)換為其對應(yīng)的信號脈沖表示，因此產(chǎn)生了表示該數(shù)據(jù)的一系列高和低信號脈沖。執(zhí)行數(shù)據(jù)字到信號脈沖的轉(zhuǎn)換的一種方法是指定信號脈沖轉(zhuǎn)變時間，其每一個對應(yīng)于遞增了對應(yīng)于當(dāng)前的M個數(shù)據(jù)位的組的指定脈寬的前一轉(zhuǎn)變時間，然后在這些指定的轉(zhuǎn)變時間產(chǎn)生信號脈沖轉(zhuǎn)變。下文參考圖3描述的示例性編碼器硬件以這種方式執(zhí)行轉(zhuǎn)換。
對于將DPPM信號解碼為數(shù)據(jù)，確定每個高和低信號脈沖的脈寬，然后將它們轉(zhuǎn)換回M個數(shù)據(jù)位的組的有序序列，并重組成數(shù)據(jù)字。執(zhí)行這種轉(zhuǎn)換的一種方法是由參考圖4在以下描述中陳述的示例性解碼器硬件實(shí)現(xiàn)的。
根據(jù)本發(fā)明的一種編碼器電路參考圖3，本發(fā)明的一種示例性DPPM編碼器電路在并行數(shù)據(jù)輸入總線11(此處被分成兩個部分11A和11B)上接收數(shù)據(jù)字(例如，組成9個雙位的18位)。負(fù)載信號(未示出)指示數(shù)據(jù)何時可用。如果沒有數(shù)據(jù)可用，則DPPM編碼器保持空閑。Sys Clock 12是系統(tǒng)時鐘，它也在DPPM編碼器的外部創(chuàng)建。
電路獲取奇和偶數(shù)據(jù)總線11A和11B上接收的數(shù)據(jù)，并且與系統(tǒng)時鐘同步地將該數(shù)據(jù)加載到兩個并行輸入、串行輸出的移位寄存器13A和13B。奇數(shù)位(即，位1、3、5、7、9、11、13、15和17)從總線11A加載到另一移位寄存器13A(奇數(shù)移位寄存器)。偶數(shù)位(即，位2、4、6、8、10、12、14和16)從總線11B加載到一個移位寄存器13B(偶數(shù)移位寄存器)。
寄存器中的內(nèi)容然后順序地從15A和15B成對移出。從多路復(fù)用器輸出29反饋的移位時鐘脈沖確保寄存器13A和13B的數(shù)據(jù)輸出的連續(xù)移位與每個DPPM信號脈沖的末端同步。以這種方法，數(shù)據(jù)字被細(xì)分為每一個有M(這里M＝2)個數(shù)據(jù)位的組的有序序列。如果要把數(shù)據(jù)分為每一個有三位或四位的組，則通常將輸入總線11分為加載到三個或四個移位寄存器的三個部分或四個部分，每個移位寄存器在其串行輸出上提供每個組中的一位。
寄存器輸出15A和15B鏈接到狀態(tài)機(jī)19的輸入17，狀態(tài)機(jī)的N位輸出21是其當(dāng)前值和要編碼的2位對的函數(shù)。具體地，狀態(tài)機(jī)19將其狀態(tài)迭代地遞增對應(yīng)于在狀態(tài)機(jī)輸入17處接收到的連續(xù)的2位對的脈寬的量。N位輸出21只有一個有效位，并用作輸入23，以控制多路復(fù)用器25從流控延遲鏈27中選擇連續(xù)的抽頭。多路復(fù)用器輸出29用于為雙穩(wěn)態(tài)觸發(fā)器31計(jì)時，因此在其輸出33上將數(shù)據(jù)編碼為一系列高和低脈沖，其脈寬表示2位對的值。
邊緣檢測器電路14可以是任何已知的邊緣檢測器，它在系統(tǒng)時鐘的每個上升沿發(fā)出持續(xù)時間為2到3ns的起始脈沖。起始脈沖將狀態(tài)機(jī)19復(fù)位到第一個抽頭選擇狀態(tài)(tap_select[44∶1]＝0和tap_select
＝1)。起始脈沖也將雙穩(wěn)態(tài)觸發(fā)器31設(shè)為其“置位”狀態(tài)(輸出高)。在輸入12上向92元件延遲鏈27的起始提供與系統(tǒng)時鐘同步的1ns脈沖。單獨(dú)示出的第一個延遲元件26考慮加載移位寄存器13A和13B及向狀態(tài)機(jī)19提供第一對數(shù)據(jù)位所涉及的時間。
延遲鏈27中的每個元件此處都被校準(zhǔn)為具有1ns的延遲。因此，脈沖需要92ns來通過延遲鏈。假設(shè)第一個DPPM信號轉(zhuǎn)變在2ns(對應(yīng)于tap_select
)的時延處發(fā)生，則當(dāng)使用上文對圖1所描述的該組脈寬時，延遲鏈的大小對應(yīng)于將完整的18位字表示為一系列DPPM信號脈沖所需的最大總時間。即，需要90ns的持續(xù)時間來將9個“11”位對作為9個10ns脈寬的高和低信號脈沖發(fā)送。如果選擇其它字長和脈寬，則延遲元件的數(shù)量，甚至可能是每個元件的時延量都會相應(yīng)地改變。當(dāng)所有的信號脈沖都是最大脈寬時，系統(tǒng)時鐘的周期必須超過信號脈沖序列的總持續(xù)時間。如果使用延遲鎖定環(huán)(DLL)來將延遲鏈校準(zhǔn)到系統(tǒng)時鐘，則脈寬可對不同的系統(tǒng)時鐘進(jìn)行自動縮放。
兩個移位寄存器13A和13B中的最低有效位表示要編碼的當(dāng)前位對，并從線17輸入到抽頭選擇器狀態(tài)機(jī)19。該狀態(tài)機(jī)19為92元件的延遲鏈27選擇一個抽頭點(diǎn)。對四種可能的位對，脈寬可以是4、6、8或10ns，在這種情況下，有效的抽頭點(diǎn)僅在偶數(shù)的延遲元件上，使得在該實(shí)現(xiàn)中共有46個有效抽頭點(diǎn)。(然而，脈寬的選擇是任意的，也可以選擇另一組脈寬。脈寬的選擇基于提供足夠的分離以使解碼器能夠準(zhǔn)確地在它們之間進(jìn)行區(qū)分的需求。“足夠”是由諸如期望的噪聲/誤差余量、系統(tǒng)中的噪聲量、以及所使用的技術(shù)的特征，包括工藝變化、轉(zhuǎn)換速度以及設(shè)置/保持要求等因素來確定的。)抽頭點(diǎn)選擇21基于當(dāng)前抽頭點(diǎn)(STATE(i))和要編碼的下一2位數(shù)據(jù)(DATA[1∶0])來遞增。抽頭選擇較佳地被實(shí)現(xiàn)為單觸發(fā)狀態(tài)機(jī)19，它本質(zhì)上是一種能夠每周期多次移位的移位寄存器，其中取決于從數(shù)據(jù)線17輸入的2位數(shù)據(jù)值，單個有效狀態(tài)按照每個時鐘上的2、3、4或5位置來遞增。雖然對每個狀態(tài)需要寄存器是區(qū)域低效的，但這種實(shí)現(xiàn)允許狀態(tài)的極快速切換，因此允許對多路復(fù)用器25的快速控制。從狀態(tài)機(jī)19輸出的抽頭選擇21與由多路復(fù)用器25選擇的延遲鏈抽頭T2到T92之間有一對一的對應(yīng)關(guān)系。定時是這樣的使抽頭點(diǎn)在沿延遲鏈向下傳播的上升沿到達(dá)下一個抽頭點(diǎn)前必須遞增到下一個值。
抽頭點(diǎn)選擇21是多路復(fù)用器25的選擇器控制23。多路復(fù)用器25的輸出29是1ns脈沖，它在每個所選的抽頭點(diǎn)上發(fā)生一次。該多路復(fù)用器輸出29為雙穩(wěn)態(tài)觸發(fā)器31計(jì)時，并且也形成了對移位寄存器13A和13B中的數(shù)據(jù)進(jìn)行移位并對狀態(tài)機(jī)19從一種狀態(tài)到下一種狀態(tài)進(jìn)行計(jì)時的移位時鐘脈沖。雙穩(wěn)態(tài)觸發(fā)器31的輸出33是圖3的整個編碼器電路的DPPM輸出。
用于本發(fā)明的解碼器電路參考圖4，一種示例性DPPM解碼器電路處理在輸入43上接收到的串行DPPM信號，以獲得從輸出寄存器78輸出的并行數(shù)據(jù)。Sys_Clock是在DPPM解碼器外部創(chuàng)建的系統(tǒng)時鐘。去偏斜組件45和46允許對用于對D觸發(fā)器51A-51D和52A-52D計(jì)時并提供由這些觸發(fā)器采樣的數(shù)據(jù)的DPPM信號上的延遲進(jìn)行獨(dú)立的微調(diào)。去偏斜的量可以例如由調(diào)諧塊45和46的每一個中的venier電路的寄存器(未示出)來控制。高和低脈沖是單獨(dú)解碼的。通過去偏斜塊45和46耦合到DPPM信號輸入43的反相器48反轉(zhuǎn)DPPM信號脈沖，使得可以使用基本上相同的分支電路來解碼高和低脈沖兩者，如下面詳細(xì)解釋的。
一般而言，數(shù)據(jù)的值是通過檢測相對于每一脈沖的前沿的脈寬來確定的。表示數(shù)據(jù)的已調(diào)制信號通過短延遲鏈用管道傳送，并且使用輸出來對非延遲信號進(jìn)行計(jì)時和采樣。結(jié)果，解碼不需要獨(dú)立或恢復(fù)的時鐘。更明確而言，串行-并行DPPM數(shù)據(jù)解碼器包含兩個延遲鏈49和50，其每一個含有K-1個輸出，表示延遲鏈的不同的級，其中K是表示已編碼數(shù)據(jù)的不同延遲值的數(shù)字。對于2位編碼，K＝4(對于3位編碼，K＝8，等等)。
回到圖1，對于使用2位編碼的實(shí)現(xiàn)，數(shù)據(jù)可以被表示為例如4、6、8和10ns的脈寬。通過在不同已編碼脈寬值的各種可能后沿時間之間的時刻T5、T7和T9對脈沖采樣，可確定脈沖長度，然后將其解碼為其構(gòu)成的數(shù)據(jù)位對。因此，在時刻T5(即，脈沖前沿的5ns后)，對雙位數(shù)據(jù)值00編碼的4ns脈沖已經(jīng)結(jié)束，而對其它雙位數(shù)據(jù)值編碼的脈沖還沒有在其后沿轉(zhuǎn)變到相反的信號狀態(tài)。同樣，在時刻T7，對數(shù)據(jù)值01編碼的6ns脈沖已經(jīng)結(jié)束，稍后，在時刻T9，對數(shù)據(jù)值10編碼的8ns脈沖已經(jīng)結(jié)束，但對數(shù)據(jù)值11編碼的10ns脈沖還要再持續(xù)1ns。
如圖4中所見，數(shù)據(jù)脈沖的上升沿通過第一個延遲鏈49發(fā)送，并出現(xiàn)在T5、T7和T9，它們用于對一組觸發(fā)器51B-51D計(jì)時，從而對線55上提供的數(shù)據(jù)脈沖采樣。對于低走向脈沖，首先反轉(zhuǎn)輸入的DPPM信號，然后通過第二個延遲鏈50發(fā)送，該第二個延遲鏈50用于另一組觸發(fā)器52B-52D以對線56上的數(shù)據(jù)脈沖采樣。因此，高和低脈沖被獨(dú)立地解碼。同樣，通過采用低脈沖在采樣之前被反轉(zhuǎn)的兩個延遲鏈，可能僅利用通過延遲鏈行進(jìn)的上升沿來解碼DPPM信號。這產(chǎn)生了避免延遲鏈內(nèi)的上升/下降數(shù)據(jù)脈沖分散的附加益處。
邏輯與門63-66將在線57B-57D和58B-58D上從觸發(fā)器51B-51D和52B-52D輸出的經(jīng)采樣的脈沖值轉(zhuǎn)換為其相應(yīng)的數(shù)據(jù)值。
可以看到，雙相位脈沖調(diào)制(DPPM)允許相對于脈沖的前沿來對脈寬解碼，所以不需要時鐘。這意味著接收器上不需要額外的時鐘線、時鐘編碼或時鐘恢復(fù)電路。事實(shí)上，因?yàn)閷?shí)際使用了數(shù)據(jù)脈沖的延遲形式對輸入的非延遲數(shù)據(jù)脈沖計(jì)時(或采樣)，所以這種解碼技術(shù)產(chǎn)生了消除在操縱或恢復(fù)時鐘時引入誤差的可能性的附加益處。
權(quán)利要求
1.一種雙相位脈沖調(diào)制(DPPM)編碼器電路，包含用于接收數(shù)據(jù)字的輸入裝置；用于將數(shù)據(jù)字細(xì)分為每一個有M個數(shù)據(jù)位的組的有序序列的裝置；被耦合來從所述細(xì)分裝置接收連續(xù)的M位組、用于指定對應(yīng)于所接收的組的連續(xù)的持續(xù)時間的裝置，M位組的可能的2M個數(shù)據(jù)值中的每一個對應(yīng)于2M個不同的持續(xù)時間中唯一的一個；以及信號生成裝置，它被配置成由所述用于指定連續(xù)的持續(xù)時間的裝置控制，用于產(chǎn)生具有實(shí)質(zhì)上匹配所指定的持續(xù)時間的脈沖持續(xù)時間的交替的高和低信號脈沖。
2.如權(quán)利要求1所述的DPPM編碼器電路，其特征在于，所述輸入裝置包括并行數(shù)據(jù)輸入總線。
3.如權(quán)利要求1所述的DPPM編碼器電路，其特征在于，所述細(xì)分裝置包含一組M個并行輸入、串行輸出的移位寄存器，每個移位寄存器從輸入裝置接收數(shù)據(jù)字的位的唯一子集，每個移位寄存器接收所述有序序列中的每個第M位，所述一組移位寄存器同時將所述M個數(shù)據(jù)位的組移出。
4.如權(quán)利要求1所述的DPPM編碼器電路，其特征在于，所述用于指定連續(xù)的持續(xù)時間的裝置包含狀態(tài)機(jī)，它被配置成將控制信號輸出到控制總線，所述控制信號指示所選的信號脈沖相對于系統(tǒng)時鐘轉(zhuǎn)變的轉(zhuǎn)變時間，所述狀態(tài)機(jī)響應(yīng)于每一連續(xù)的接收到的M個數(shù)據(jù)位的組，以將所選的信號脈沖轉(zhuǎn)變時間遞增對應(yīng)于該接收到的組的持續(xù)時間的量。
5.如權(quán)利要求4所述的DPPM編碼器電路，其特征在于，所述信號生成裝置包含延遲鏈電路，它具有被耦合來接收系統(tǒng)時鐘的串行輸入，并具有多個并聯(lián)抽頭，所述并聯(lián)抽頭提供對應(yīng)于一組可能的信號脈沖轉(zhuǎn)變時間的多個時延之后的系統(tǒng)時鐘；耦合到所述控制總線并響應(yīng)于所述控制信號的裝置，用于選擇所述延遲鏈抽頭的延遲的系統(tǒng)時鐘，并在其輸出上提供所選的延遲的系統(tǒng)時鐘；雙穩(wěn)態(tài)觸發(fā)器，具有鏈接到所述選擇裝置的輸出的時鐘輸入，并具有其上產(chǎn)生所述編碼器電路的交替的高和低信號脈沖的輸出。
6.如權(quán)利要求5所述的DPPM編碼器電路，其特征在于，所述延遲鏈電路耦合到延遲鎖定環(huán)(DLL)，所述延遲鎖定環(huán)被構(gòu)造成相對于系統(tǒng)時鐘的周期較準(zhǔn)所述延遲鏈電路的每一元件的延遲時間。
7.如權(quán)利要求7所述的DPPM編碼器電路，其特征在于，M＝2，且所述組是數(shù)據(jù)位對，位的每一組合對應(yīng)于四種不同脈寬中的一種。
8.一種操作雙相位脈沖調(diào)制(DPPM)編碼器電路，以將數(shù)據(jù)轉(zhuǎn)換為信號脈沖串的方法，包含將數(shù)據(jù)字接收到所述編碼器電路中，并將所述數(shù)據(jù)字細(xì)分成每一個有M個數(shù)據(jù)位的組的有序序列；根據(jù)所述有序序列中的每一數(shù)據(jù)位組的數(shù)據(jù)值指定連續(xù)的持續(xù)時間，M位組的可能的2M個數(shù)據(jù)值中的每一個對應(yīng)于2M個不同的持續(xù)時間中唯一的一個；以及在每個連續(xù)的持續(xù)時間后觸發(fā)連續(xù)的信號脈沖轉(zhuǎn)變，以產(chǎn)生交替的高和低信號脈沖串，所述信號脈沖具有實(shí)際上匹配對應(yīng)于從所接收的數(shù)據(jù)字獲得的數(shù)據(jù)位的有序序列的持續(xù)時間的脈沖持續(xù)時間。
9.如權(quán)利要求8所述的方法，其特征在于，所述接收和細(xì)分?jǐn)?shù)據(jù)字包含從數(shù)據(jù)總線將數(shù)據(jù)位輸入到一組M個并行輸入、串行輸出的移位寄存器中，每個移位寄存器接收對應(yīng)于所述有序序列中的每一第M位的數(shù)據(jù)位的唯一子集；以及同時將所述M個數(shù)據(jù)位的組從所述一組移位寄存器中移出。
10.如權(quán)利要求8所述的方法，其特征在于，所述指定連續(xù)的持續(xù)時間包含將相對于系統(tǒng)時鐘轉(zhuǎn)變的脈沖轉(zhuǎn)變時間遞增對應(yīng)于每一數(shù)據(jù)位的組的數(shù)據(jù)值的量，以及提供連續(xù)地表示從所述遞增獲得的每一脈沖轉(zhuǎn)變時間的選擇控制信號。
11.如權(quán)利要求10所述的方法，其特征在于，所述觸發(fā)連續(xù)的信號脈沖轉(zhuǎn)變包含延遲延遲鏈電路中的系統(tǒng)時鐘，并提供具有指定的時延的多個延遲的系統(tǒng)時鐘；利用所述選擇控制信號連續(xù)地選擇所述延遲的系統(tǒng)時鐘；以及利用所述連續(xù)地選擇的延遲系統(tǒng)時鐘輸出作為觸發(fā)器，雙穩(wěn)態(tài)觸發(fā)輸出信號。
全文摘要
一種雙相位脈沖調(diào)制(DPPM)編碼器電路(圖3)將數(shù)據(jù)(11)轉(zhuǎn)換為高和低信號脈沖(33；圖2B)串，每個脈沖的持續(xù)時間或脈寬表示M個數(shù)據(jù)位的組，交替的高和低脈沖表示連續(xù)的組。該編碼器電路可包含一組并行輸入、串行輸出的移位寄存器(13A、13B)，它將接收到的數(shù)據(jù)細(xì)分為M位組；狀態(tài)機(jī)(19)，它例如通過遞增指示所選擇的信號脈沖轉(zhuǎn)變(TAP_SELECT[45:0])時間的狀態(tài)(STATE(i))來為每一接收到的組指定脈沖持續(xù)時間；帶有多個抽頭(T2－T92)的系統(tǒng)時鐘延遲鏈(27)；由狀態(tài)機(jī)控制(23)的多路復(fù)用器(25)，它可連續(xù)地選擇不同的抽頭；以及由多路復(fù)用器輸出(TAB_POINT，29)計(jì)時的雙穩(wěn)態(tài)觸發(fā)器。
文檔編號H04L27/10GK1883173SQ200480033585
公開日2006年12月20日 申請日期2004年10月5日 優(yōu)先權(quán)日2003年10月10日
發(fā)明者D·S·科恩, J·L·法甘, M·A·博薩德 申請人:愛特梅爾股份有限公司