專利名稱：在線性可擴展廣播路由器中使用的時鐘提取電路的制作方法
技術領域：
本發(fā)明涉及廣播路由器，尤其涉及用于從通過該廣播路由器的解碼器電路的串行化數(shù)字音頻數(shù)據流中提取所選時間信息的電路，該電路供該廣播路由器中的各種部件使用。
背景技術：
傳統(tǒng)上，廣播路由器已合并用于從串行化數(shù)字音頻數(shù)據流中提取數(shù)字音頻數(shù)據的串行數(shù)字音頻解碼器。然而，如果存在定時信息的話，這種串行數(shù)字音頻解碼器從數(shù)字音頻數(shù)據流中提取很少的定時信息。例如，在本領域中，輸出一些形式的“恢復時鐘(recovered clock)”的現(xiàn)有串行數(shù)字音頻解碼器是公知的。如果配置串行數(shù)字音頻解碼器來從接收的串行化數(shù)字音頻數(shù)據流中提取其它類型的定時信息，那么將是相當有用的。例如，考慮由串行數(shù)字音頻解碼器從接收的串行化數(shù)字音頻數(shù)據流中提取的時間信息可被串行數(shù)字音頻解碼器自身以例如共同待審美國專利申請序號10/____(代理人案號IU020159)中公開并且先前通過引用結合于此的方式使用、或被廣播路由器的其它部件使用。然而，迄今仍沒有將串行數(shù)字音頻解碼器配置用來提取這種類型的信息。因此，本發(fā)明的目的是提供能夠從接收的串行化數(shù)字音頻數(shù)據流中提取定時信息的串行數(shù)字音頻解碼器。

發(fā)明內容
本發(fā)明旨在提供一種從串行化AES數(shù)字音頻數(shù)據流中提取所選時間信息的方法。檢測指明所述串行化AES數(shù)字音頻數(shù)據流的第一前同步碼的第一轉變，并且，一旦檢測出該轉變，便初始化時間計數(shù)。隨后檢測指明所述串行化AES數(shù)字音頻數(shù)據的后續(xù)前同步碼的第二轉變并停止時間計數(shù)。隨后確定分隔第一和第二轉變的時間。然后，可將最好以快時鐘脈沖計數(shù)形式確定的分隔第一和第二轉變的間隔時間傳送到供在對串行化AES數(shù)字音頻數(shù)據流進行解碼中使用的解碼邏輯電路?？商鎿Q地，可將也是最好以快時鐘脈沖計數(shù)形式確定的分隔第一和第二轉換的間隔時間傳送到供在對串行化AES數(shù)字音頻數(shù)據流進行編碼中使用的編碼邏輯電路。
在另一個實施例中，本發(fā)明提供一種廣播路由器，其包括解碼器電路和耦合到解碼器電路的目標部件。解碼器電路接收串行化AES數(shù)字音頻數(shù)據流，并且，在進行解碼期間，解碼器電路從串行化AES數(shù)字音頻流中提取時間信息。解碼器電路隨后將提取的時間信息轉發(fā)到目標部件，其中在執(zhí)行該目標部件的至少一個功能期間，目標部件使用該時間信息。解碼器電路自身也可使用提取的時間信息，以對接收的串行化AES數(shù)字音頻數(shù)據流進行解碼。


圖1為合并了根據本發(fā)明的原理而構造的二相(bi-phase)解碼器的全冗余、線性可擴展廣播路由器的方框圖；圖2為圖1的全冗余、線性可擴展廣播路由器的第一廣播路由器部件的擴展方框圖；圖3為圖2的第一廣播路由器部件的AES輸入電路的擴展方框圖；圖4為圖3的AES輸入電路的AES二相解碼器電路的擴展方框圖；以及圖5為一種方法的流程圖，通過該方法，圖4的AES二相解碼器的時間提取電路確定分隔AES-3串行數(shù)字音頻數(shù)據流的連續(xù)前同步碼的快時鐘的數(shù)目。
具體實施例方式
首先參照圖1，現(xiàn)在將更詳細地描述全冗余、線性可擴展廣播路由器100。正如現(xiàn)在可看到的那樣，全冗余、線性可擴展廣播路由器100包括相互耦合以形成更大的全冗余、線性可擴展廣播路由器100的多個廣播路由器部件。每個廣播路由器部件為包括第一和第二路由器矩陣的分離路由器設備，第二路由器矩陣是第一路由器矩陣的冗余。因此，每個廣播路由器具有第一和第二路由引擎，分別用于第一和第二路由器矩陣中的一個，每個所述路由引擎在其輸入側接收相同的輸入數(shù)字音頻數(shù)據流，并將相同的輸出數(shù)字音頻數(shù)據流置于其輸出側。正如這里所公開的那樣，用于構造全冗余、線性可擴展廣播路由器的每個廣播路由器部件均為N×M大小的廣播路由器。然而，完全可以設想，全冗余、線性可擴展廣播路由器100可以改為由大小彼此不同的廣播路由器部件構成。
正如這里進一步公開的那樣，通過將第一、第二、第三和第四廣播路由器部件102、104、106和108耦合在一起而形成全冗余、線性可擴展廣播路由器100。當然，當前公開的全冗余、線性可擴展廣播路由器100由4個廣播路由器部件組成純粹是舉個例子。因此，應該清楚地認識到，可以利用各種其它數(shù)目的廣播路由器部件來形成根據本發(fā)明的原理構造的全冗余、線性可擴展廣播路由器。當以這里公開的方式全部連接時，可以將集體形成全冗余、線性可擴展廣播路由器100的第一、第二、第三和第四廣播路由器部件102、104、106和108一起存放在如圖1所示的公共底盤(chassis)上，或者，如果期望的話，存放在單獨的底盤上。盡管如以前所述的那樣，廣播路由器部件102、104、106和108可以具有彼此不同的大小，或者，可替換地，可以全部具有相同的N×M大小，但已證明了適合于在此期待的用途的一種大小為256×256。此外，全冗余、線性可擴展廣播路由器100的適當配置可以耦合大小各為256×256的5個廣播路由器部件，從而產生1,280×1,280廣播路由器。
第一廣播路由器部件102由第一路由器矩陣102a和用于在第一路由器矩陣102a出現(xiàn)故障的情況下取代第一路由器矩陣102a的第二(或“冗余”)路由器矩陣102b組成。類似地，全冗余、線性可擴展廣播路由器100的第二、第三和第四廣播路由器部件104、106和108中的每一個分別由第一路由器矩陣104a、106a和108a和用于在第一路由器矩陣104a、106a和108a出現(xiàn)故障的情況下分別取代第一路由器矩陣104a、106a和108a的第二(或“冗余”)路由器矩陣104b、106b和108b組成。當然，作為在第一路由器矩陣102a、104a、106a和108a出現(xiàn)故障的情況下分別用作第一路由器矩陣102a、104a、106a和108a的備份的冗余矩陣的第二路由器矩陣102b、104b、106b和108b的指定純粹是任意的，并且，完全可以設想，位于廣播路由器部件內的路由器矩陣對中的任何一個均可以作為位于該廣播路由器部件內的路由器矩陣對中的另一個的備份。
正如可在圖1中進一步看到的那樣，第一廣播路由器部件102的第一路由器矩陣102a、第二廣播路由器部件104的第一路由器矩陣104a、第三廣播路由器部件106的第一路由器矩陣106a、和第四廣播路由器部件108的第一路由器矩陣108a以遵循全連接拓撲結構的路由器矩陣的第一排列耦合在一起。類似地，第一廣播路由器部件102的第二路由器矩陣102b、第二廣播路由器部件104的第二路由器矩陣104b、第三廣播路由器部件106的第二路由器矩陣106b、和第四廣播路由器部件108的第二路由器矩陣108b以像第一種排列那樣遵循全連接拓撲結構的第二排列耦合在一起。在全連接拓撲結構中，路由器矩陣排列的每個路由器矩陣通過分離鏈路與形成路由器矩陣排列的一部分的每個其它路由器矩陣耦合。
因此，對于路由器矩陣的第一排列，第一、第二和第三雙向鏈路110、112和114將第一廣播路由器部件102的第一路由器矩陣102a分別與第二廣播路由器部件104的第一路由器矩陣104a、第三廣播路由器部件106的第一路由器矩陣106a、以及第四廣播路由器部件108的第一路由器矩陣108a耦合。另外，第四和第五雙向鏈路116和118將第二廣播路由器部件104的第一路由器矩陣104a分別與第三廣播路由器部件106的第一路由器矩陣106a、以及第四廣播路由器部件108的第一路由器矩陣108a耦合。最后，第六雙向鏈路120將第三廣播路由器部件106的第一路由器矩陣106a與第四廣播路由器部件108的第一路由器矩陣108a耦合。
類似地，對于路由器矩陣的第二排列，第一、第二和第三雙向鏈路122、124和126將第一廣播路由器部件102的第二路由器矩陣102b分別與第二廣播路由器部件104的第二路由器矩陣104b、第三廣播路由器部件106的第二路由器矩陣106b、以及第四廣播路由器部件108的第二路由器矩陣108b耦合。另外，第四和第五雙向鏈路128和130將第二廣播路由器部件104的第二路由器矩陣104b分別與第三廣播路由器部件106的第二路由器矩陣106b、以及第四廣播路由器部件108的第二路由器矩陣108b耦合。最后，第六雙向鏈路132將第三廣播路由器部件106的第二路由器矩陣106b與第四廣播路由器部件108的第二路由器矩陣108b耦合接?？勺兓?，可由銅線、光纖或另一種認為適合于數(shù)字信號交換的傳輸介質來形成雙向鏈路110到120。當然，除了圖1中顯示的廣播路由器部件對之間的單個雙向鏈路，在本發(fā)明的替換實施例中，設想可將廣播路由器部件對替換為通過第一和第二單向鏈路而一起耦合。圖2中顯示了這種替換配置。
現(xiàn)在將更為詳細地描述廣播路由器部件102、104、106和108。圖2示出了第一廣播路由器部件102。另一方面，與第一廣播路由器部件102相類似地配置第二、第三和第四廣播路由器部件104、106和108，并且不需要對其進行更為詳細地描述。當然，應當清楚地理解，為了精簡描述，前面有關第一廣播路由器部件102、以及第二、第三和第四廣播路由器部件104、106和108的描述中的某些部分已被簡化。注意，然而，通過參照先前通過引用結合于此的共同待審美國專利申請序號10/____(代理人案號IU020160)可找到其進一步的細節(jié)。
如可在圖2中看到的，廣播路由器102包括N個選擇器138-1到138-N，所述選擇器被設置為使得每一個選擇器的輸出端將N個傳輸流中的一個提供到第一廣播路由器部件102的路由器矩陣102a、102b中的每一個的輸入側。如這里所公開的，選擇器138-1到138-N中的每一個是第一2:1選擇器電路，具有分別由音頻工程協(xié)會(“AES”)輸入電路140-1到140-N構建的第一傳輸流，作為對其的第一輸入；以及分別由多通道數(shù)字音頻(“MADI”)輸入電路142-1到142-N從遵循MADI標準的解碼的數(shù)字音頻數(shù)據流構建的第二傳輸流，作為對其的第二輸入。第一選擇器電路138-1到138-N中的每一個還包括控制輸入端(未示出)，用于在兩個傳輸流之間進行選擇。
將第一選擇器電路138-1到138-N中的每一個的所選傳輸流輸出供應到第一路由器矩陣102a的路由引擎144的輸入側、傳送(或“TX”)擴展端口276、第一接收(或“RX”)擴展端口278、第二接收擴展端口280以及第三接收擴展端口282。意圖通過術語“傳送”擴展端口來指出數(shù)據從其傳送到所選目的地的擴展端口。類似地，意圖通過術語“接收”擴展端口來指出從目的地接收數(shù)據的擴展端口。廣義上說，第一路由器矩陣102a的傳送擴展端口276包括存儲器子系統(tǒng)，從第一廣播路由器部件102的第一選擇器電路138-1到138-N接收的傳輸流在傳送到多個目的地之前被緩存于其中；以及處理器子系統(tǒng)，用于控制從第一選擇器電路138-1到138-N接收的傳輸流傳送到第二廣播路由器部件104的第一路由器矩陣104a、第三廣播路由器部件106的第一路由器矩陣106a以及第四廣播路由器部件108的第一路由器矩陣108a的接收擴展端口。相反，廣義上說，第一路由器矩陣102a的第一、第二和第三擴展端口278、280和282中的每一個包括存儲器子系統(tǒng)，從另一個廣播路由器部件的第一路由器矩陣的傳送擴展端口接收的輸入傳輸流在傳送到其最終目的地之前可被緩存于其中；以及處理器子系統(tǒng)，用于控制從另一個廣播路由器部件的第一路由器矩陣的傳送擴展端口接收的輸入傳輸流傳送到第一廣播路由器部件102的第一路由器矩陣102a的路由引擎144的輸入端。
將包含從AES輸入端1-32N和/或MADI輸入端1-N提取的信息的傳輸流1到N從第一選擇器電路138-1到138-N傳送到路由引擎144和傳送擴展端口276。將輸入傳輸流1到N從傳送擴展端口276通過鏈路110轉發(fā)到第二廣播路由器部件104的第一路由器矩陣104a、通過鏈路112轉發(fā)到第三廣播路由器部件106的第一路由器矩陣106a、以及通過鏈路114轉發(fā)到第四廣播路由器部件108的第一路由器矩陣108a。作為回復，將輸入傳輸流N+1到2N通過鏈路110從第二廣播路由器部件104的第一路由器矩陣104a的傳送擴展端口傳送到第一接收擴展端口278；將輸入傳輸流2N+1到3N通過鏈路112從第三廣播路由器部件106的第一路由器矩陣106a的傳送擴展端口傳送到第二接收擴展端口280；以及將輸入傳輸流3N+1到4N通過鏈路114從第四廣播路由器部件108的第一路由器矩陣108a的傳送擴展端口傳送到第三接收擴展端口282。最后，第一、第二和第三接收擴展端口278、280和282分別將輸入傳輸流N+1到2N、2N+1到3N以及3N+1到4N輸入到路由引擎144。
如前所述，第一和第二路由器矩陣102a和102b為彼此的冗余矩陣。為了以此方式工作，第二路由器矩陣102b的路由引擎152必須具有和路由引擎144相同的一組輸入傳輸流。因此，以與上面描述的方式相類似的方式，將第一選擇器電路138-1到138-N中的每一個的所選傳輸流輸出也供應到路由引擎152的輸入側以及傳送端口284。類似地，被供應到第一接收擴展端口278、第二接收擴展端口290以及第三接收擴展端口282的傳輸流也被分別供應到第二路由器矩陣102b的第一接收擴展端口286、第二接收擴展端口288以及第三接收擴展端口290。廣義上說，第二路由器矩陣102b的傳送擴展端口284包括存儲器子系統(tǒng)，從第一廣播路由器部件102的第一選擇器電路138-1到138-N接收的傳輸流在傳送到多個目的地之前被緩存于其中；以及處理器子系統(tǒng)，用于控制從第一選擇器電路138-1到138-N接收的傳輸流傳送到第二廣播路由器部件104的第二路由器矩陣104b、第三廣播路由器部件106的第二路由器矩陣106b以及第四廣播路由器部件108的第二路由器矩陣108b。相反，廣義上說，第二路由器矩陣102b的第一、第二和第三擴展端口286、288和290中的每一個包括存儲器子系統(tǒng)，從另一個廣播路由器部件的第一路由器矩陣的傳送擴展端口接收的傳輸流在傳送到其最終目的地之前可被緩存在其中；以及處理器子系統(tǒng)，用于控制從另一個廣播路由器部件的第一路由器矩陣的傳送擴展端口接收的傳輸流傳送到第一廣播路由器部件102的第二路由器矩陣102b的路由引擎152的輸入端。
將輸入傳輸流1到N從第一選擇器電路138-1到138-N傳送到路由引擎152和傳送擴展端口284。將輸入傳輸流1到N從傳送擴展端口284通過鏈路122轉發(fā)到第二廣播路由器部件104的第二路由器矩陣104b、通過鏈路124轉發(fā)到第三廣播路由器部件106的第二路由器矩陣106b、以及通過鏈路126轉發(fā)到第四廣播路由器部件108的第二路由器矩陣108b。作為回復，將輸入傳輸流N+1到2N通過鏈路122從第二廣播路由器部件104的第二路由器矩陣104b的傳送擴展端口傳送到第三接收擴展端口290；將輸入傳輸流2N+1到3N通過鏈路124從第三廣播路由器部件106的第二路由器矩陣106b的傳送擴展端口傳送到第二接收擴展端口288；以及將輸入傳輸流3N+1到4N通過鏈路126從第四廣播路由器部件108的第二路由器矩陣108b的傳送擴展端口傳送到第一接收擴展端口288。從第三、第二和第一接收擴展端口290、288和286，輸入傳輸流N+1到2N、2N+1到3N以及3N+1到4N分別由第三、第二和第一接收擴展端口290、288和286傳送到路由引擎154。
第一路由器矩陣102a的路由引擎144內具備切換裝置，用于將作為到路由引擎144的輸入而接收的4N個AES流中的任一個分配到路由引擎144的M條輸出線路中的任一條。可變化的，考慮可以用軟件(例如一系列指令)、硬件(例如一系列邏輯電路)、或其組合來實現(xiàn)路由引擎144。類似地，第二路由器矩陣102b的路由引擎152內具備切換裝置，用于將作為到路由引擎152的輸入而接收的4N個AES流中的任一個分配到路由引擎152的M條輸出線路中的任一條。再次考慮可以用軟件、硬件或其組合來不同地實現(xiàn)路由引擎152。將第一廣播路由器部件102的第一和第二路由矩陣102a和102b各自的路由引擎144和152的1到M個AES流輸出中的每一個輸送到第二選擇器電路160-1到160-M中的對應的一個。第二選擇器電路160-1到160-M集體確定第一路由矩陣102a的路由引擎144的1到M個AES流輸出還是第二路由矩陣102b的路由引擎152的1到M個AES流輸出應當為第一廣播路由器部件102的輸出。第二選擇器電路160-1到160-M中的每一個共享公共控制輸入端(未示出)，其用于選擇是路由引擎144的AES流輸出還是路由引擎152的AES流輸出應當通過第二選擇器電路160-1到160-M傳遞。
所選AES流從第二選擇器電路160-1到160-M輸送到信息復制電路162-1到162-M中的相應一個。作為回復，信息復制電路162-1到162-M將接收的AES流傳遞到用于編碼的AES輸出電路164-1到164-M或MADI輸出電路166-1到166-M，并從第一廣播路由器部件102輸出該AES流。類似地，如果接收的信息流是MADI流，則也可將它們傳遞到用于編碼的AES輸出電路164-1到164-M或MADI輸出電路166-1到166-M，并從第一廣播路由器部件102輸出這些MADI流。
接下來參照圖3，現(xiàn)在將更為詳細地描述AES輸入電路140-1到140-N。圖3示出了AES輸入電路140-1。剩下的AES輸入電路，具體地說，AES輸入電路140-2到140-N的配置與AES輸入電路140-1類似，不需要對其進行更為詳細地描述。如現(xiàn)在可以看出的，AES輸入電路140-1包括AES二相解碼器電路296-1到296-32以及傳輸流多路復用器295。到AES二相解碼器電路296-1到296-32中的每一個的輸入為遵循AES-3標準并在信號源(未示出)產生的各個輸入數(shù)字音頻數(shù)據流。如將在下面更為全面地描述的，AES二相解碼器電路296-1到296-32對輸入到其中的各個輸入數(shù)字音頻數(shù)據流進行解碼。將AES二相解碼器電路296-1到296-32產生的32個已解碼的輸入數(shù)字音頻數(shù)據流輸入到傳輸流多路復用器295，傳輸流多路復用器295從32個已解碼的輸入數(shù)字音頻數(shù)據流構建傳遞到選擇器電路138-1的輸入傳輸流。
現(xiàn)在將更為詳細地描述AES二相解碼器電路296-1到296-32。圖4示出了AES二相解碼器電路296-1。剩下的AES二相解碼器電路，具體地說，AES二相解碼器電路296-2到296-32的配置與AES二相解碼器電路296-1類似，不需要對其進行更為詳細地描述。如將在下面更為全面地描述的，AES二相解碼器電路296-1通過使用快時鐘來工作，以對輸入數(shù)據流進行采樣，這里即為AES串行化數(shù)字音頻數(shù)據流。為了對AES串行化數(shù)字音頻數(shù)據流進行解碼，AES二相解碼器電路296-1還需要估算的位時間。如這里所使用的，術語“快時鐘”表示具有比輸入AES數(shù)字音頻數(shù)據流的頻率至少快20倍的頻率的時鐘。另一方面，術語“位時間”表示將在輸入AES數(shù)字音頻數(shù)據流的典型位期間出現(xiàn)的快時鐘的數(shù)目。如這里所公開的，考慮AES二相解碼器電路296-1可以兩種模式操作。在第一模式中，用戶選擇位時間，用于直接輸入到邏輯電路298，而在第二模式中，從輸入串行化數(shù)字音頻數(shù)據流自動生成位時間。
如在圖4中可以看出的，AES二相解碼器電路296-1包括時間提取電路297、解碼邏輯電路298、位時間估算器300以及適當大小的數(shù)據存儲，例如32位寬的異步先進先出(“FIFO”)存儲器302。AES二相解碼器電路296-1從AES輸入140-1接收串行化數(shù)字音頻數(shù)據流。在AES二相解碼器電路296-1內，隨后將AES串行化數(shù)字音頻數(shù)據流發(fā)送到時間提取電路297、解碼邏輯電路298和位時間估算器300中的每個。時間提取電路297提取特定時間信息，具體地說是從第二串行化數(shù)字音頻數(shù)據流分離出連續(xù)的前同步碼的快時鐘的數(shù)目。時間提取電路297隨后將提取的時間信息傳遞到解碼邏輯電路298，用于對AES串行化數(shù)字音頻數(shù)據流進行解碼。除了將提取的時間信息傳遞到解碼邏輯電路298之外，時間提取電路297還將提取的時間信息輸出到廣播路由器100的目標部件400(由于其不是AES二相解碼器電路296-1的一部分，所以在圖4中將其以虛框示出)。此處，取決于目標部件400的特定功能，考慮可將由AES二相解碼器電路296-1的時間提取電路提取的提取時間信息用于多種目的。例如，考慮可在對串行化AES數(shù)字音頻數(shù)據流進行編碼時使用提取的時間信息。在這種例子中，例如，可形成AES輸出電路164-1的一部分的編碼邏輯電路將用作目標部件400。當然，編碼邏輯電路僅為可使用提取的時間信息來執(zhí)行各種功能的廣播路由器100的目標部件的一個例子。此外，考慮可將提取的時間信息轉發(fā)到多個目標部件，所述多個目標部件中的每個將在執(zhí)行各個功能的期間使用提取的時間信息。最后，考慮還可由AES二相解碼器電路296-1自身使用提取的時間信息，以對接收的AES串行化數(shù)字音頻數(shù)據流進行解碼。
有關解碼邏輯電路298的操作的進一步細節(jié)在先前通過引用結合的共同待審美國專利申請序號10/____(代理人案號IU020259)中有更為詳細的闡述。如其中更為全面的描述的，將解碼邏輯電路298配置為識別AES串行化數(shù)字音頻數(shù)據流內的“X類”前同步碼、“Y類”前同步碼、“Z類”前同步碼、邏輯1和邏輯0。在識別出前同步碼并斷定識別出的前同步碼為“X”前同步碼、“Y”前同步碼或“Z”前同步碼之后，解碼邏輯電路298將識別出的前同步碼傳送到FIFO存儲器302，如這里所公開的，F(xiàn)IFO存儲器302為32位寬寄存器。
一旦開始從接收的AES串行化數(shù)字音頻數(shù)據流中提取數(shù)字音頻數(shù)據，解碼邏輯電路298便將第一個這種已解碼的前同步碼，典型地為“Z”類前同步碼，置于FIFO存儲器302的位31-28中。如果解碼邏輯電路298隨后在AES串行化數(shù)字音頻數(shù)據流中識別出邏輯“1”或邏輯“0”，則解碼邏輯電路298將已解碼的數(shù)據位傳送到FIFO存儲器302的位31中，由此使第一個已解碼的前同步碼移到FIFO存儲器302的位30-27中。以這種方式，解碼邏輯電路298接連對接收的串行化AES數(shù)字音頻數(shù)據流中的數(shù)據的各個位進行解碼，并將每個這種位識別為邏輯“1”、邏輯“0”或前同步碼的一部分。隨著成功地識別出了每個數(shù)據位，將每個數(shù)據位傳送到FIFO 302的位31中，由此用AES數(shù)字數(shù)據的第一個32位子幀逐漸地填充FIFO 302。然而，只要隨后識別出另一個前同步碼，解碼邏輯電路298就會斷定已經開始對AES數(shù)字數(shù)據的下一個32位子幀進行解碼。因此，將FIFO 302的現(xiàn)有內容計時(clock)到選擇器電路138-1中，并且將新識別的前同步碼置于FIFO 302的位31-28中，由此開始用AES數(shù)字數(shù)據的下一個32位子幀來填充FIFO 302。
接下來參照圖5，現(xiàn)在將更為詳細地描述時間提取電路297從AES串行化數(shù)字音頻數(shù)據流中提取特定時間信息、具體地說是分隔連續(xù)前同步碼的快時鐘的數(shù)目的方法。該方法在步驟350處開始，并在步驟352，將要從中提取前面提到的時間信息的AES串行化數(shù)字音頻數(shù)據流輸入到時間提取電路297。繼續(xù)進行到步驟353，將轉變計數(shù)“T”設為0，并且時間提取電路297開始對輸入AES串行化數(shù)字音頻數(shù)據流檢查轉變(transition)。在步驟354，時間提取電路297在輸入AES串行化數(shù)字音頻數(shù)據流中檢測第一轉變，并假定檢測出的轉變指明第一前同步碼的開始。該方法隨后前進到步驟355，其中時間提取電路297開始對輸入AES串行化數(shù)字音頻數(shù)據流中檢測出的前同步碼和后續(xù)前同步碼之間的快時鐘脈沖的數(shù)目進行計數(shù)。為此，該方法將首先前進到步驟356，其中轉變計數(shù)T遞增1。
前進到步驟357，時間提取電路297隨后將轉變計數(shù)T與33比較，所述33為在AES-3串行化數(shù)字音頻數(shù)據流的連續(xù)前同步碼之間出現(xiàn)的轉變的數(shù)目。如果在步驟357確定轉變計數(shù)T小于33，那么時間提取電路297斷定仍未檢測出后續(xù)前同步碼。該方法隨后前進到步驟358，其中繼續(xù)對快時鐘脈沖計數(shù)。繼續(xù)進行到步驟359，時間提取電路297繼續(xù)對輸入AES-3串行化數(shù)字音頻數(shù)據流檢查后續(xù)轉變。一旦檢測出后續(xù)轉變，時間提取電路297便再次確定檢測出的轉變是否指明輸入AES-3串行化數(shù)字音頻數(shù)據流中后續(xù)前同步碼的開始。為此，該方法返回到步驟356，其中，時間提取電路297將以先前描述的有關第一檢測出的轉變的方式，再次確定隨后檢測出的轉變是否指明輸入AES-3串行化數(shù)字音頻數(shù)據流中的后續(xù)前同步碼。
現(xiàn)在返回到步驟357，如果轉變計數(shù)T等于33，則該方法前進到步驟360，其中時間提取電路297斷定檢測出的轉變指明輸入AES-3串行化數(shù)字音頻數(shù)據流中后續(xù)前同步碼的開始。該方法將隨后前進到步驟362，其中時間提取電路297將快時鐘脈沖計數(shù)傳送到解碼邏輯電路298，用于在以預先已通過引用結合于此的共同待審美國專利申請序號10/____(代理人案號IU020259)中描述的方式來對AES-3串行化數(shù)字音頻數(shù)據流進行解碼中使用。繼續(xù)進行到步驟364，時間提取電路297確定是否還有要分析的額外的AES串行化數(shù)字音頻數(shù)據。如果還有要分析的額外數(shù)據，則該方法前進到步驟366，用于復位快速時鐘脈沖計數(shù)。該方法將隨后返回到步驟353，用于以前述方式對輸入AES串行化數(shù)字音頻數(shù)據流作進一步分析。然而，如果在步驟364確定沒有額外的AES串行化數(shù)字音頻數(shù)據需要分析，則該方法將改為在368結束。
因此，這里已公開并圖解了用于從通過廣播路由器的串行化數(shù)字音頻數(shù)據流中提取所選時間信息的方法，供路由器的各種部件使用。當然，盡管這里已示出并描述了本發(fā)明的優(yōu)選實施例，但本發(fā)明所屬領域的技術人員可作出各種修改和其它變換而不背離本發(fā)明的精髓或原理。因此，保護范圍不限于這里描述的實施例，而僅受所附權利要求的限制。
權利要求
1.一種從串行化AES數(shù)字音頻數(shù)據流中提取所選時間信息的方法，包括檢測指明所述串行化AES數(shù)字音頻數(shù)據流的第一前同步碼的第一轉變(353)；檢測指明所述串行化AES數(shù)字音頻數(shù)據的后續(xù)前同步碼的第二轉變(360)；確定分隔所述第一和第二轉變的時間(355)。
2.如權利要求1所述的方法，其中，所述確定的時間信息(362)適合于在對所述串行化AES數(shù)字音頻數(shù)據流進行解碼中使用。
3.如權利要求2所述的方法，還進一步包括將所述確定的時間信息(362)傳送到解碼邏輯電路(298)，以供在對所述串行化AES數(shù)字音頻數(shù)據流進行解碼中使用。
4.如權利要求3所述的方法，其中，以分隔所述第一和第二轉變的快時鐘脈沖計數(shù)(355)的形式確定所述時間信息。
5.如權利要求4所述的方法，其中，由不指明所述串行化AES數(shù)字音頻數(shù)據的所述后續(xù)前同步碼的31個居間轉變(357)來分隔所述第一轉變和所述第二轉變。
6.如權利要求1所述的方法，其中，所述確定的時間信息適合于在對所述串行化AES數(shù)字音頻數(shù)據流進行編碼中使用。
7.如權利要求6所述的方法，還進一步包括將所述確定的時間信息傳送到編碼邏輯電路，以供在對所述串行化AES數(shù)字音頻數(shù)據流進行編碼中使用。
8.如權利要求7所述的方法，其中，以分隔所述第一和第二轉變的快時鐘脈沖計數(shù)的形式確定所述時間信息。
9.如權利要求8所述的方法，其中，由不指明所述串行化AES數(shù)字音頻數(shù)據的所述后續(xù)前同步碼的31個居間轉變(357)來分隔所述第一轉變和所述第二轉變。
10.一種廣播路由器(100)，包括解碼器電路(296-1)，耦合來接收串行化AES數(shù)字音頻數(shù)據流，在進行解碼期間，所述解碼器電路從所述串行化AES數(shù)字音頻流中提取時間信息；目標部件(400)，耦合到所述解碼器電路(296-1)，所述目標部件從所述串行化AES數(shù)字音頻流中接收所述提取的時間信息；其中，在執(zhí)行該目標部件的至少一個功能期間，所述目標部件(400)利用所述提取的時間信息。
11.如權利要求10所述的廣播路由器(100)，其中，還可由所述解碼器電路(296-1)利用所述提取的時間信息，以對所述接收的串行化AES數(shù)字音頻數(shù)據流進行解碼。
全文摘要
一種用于從串行化AES數(shù)字音頻數(shù)據流中提取所選時間信息的方法。檢測指明所述串行化AES數(shù)字音頻數(shù)據流的第一前同步碼的第一轉變(354)，并且，一旦檢測出該轉變，便初始化時間計數(shù)(355)。隨后檢測指明所述串行化AES數(shù)字音頻數(shù)據的后續(xù)前同步碼的第二轉變(360)并停止時間計數(shù)。隨后確定分隔第一和第二轉變的時間。然后，將優(yōu)選以快時鐘脈沖計數(shù)(362)形式確定的間隔時間傳送到供在對串行化AES數(shù)字音頻數(shù)據流進行解碼中使用的解碼邏輯電路(298)。
文檔編號H04B14/04GK1663209SQ03814570
公開日2005年8月31日 申請日期2003年6月20日 優(yōu)先權日2002年6月21日
發(fā)明者卡爾·克里斯坦森, 林恩·H·阿巴克爾 申請人:湯姆森特許公司