一種實(shí)現(xiàn)與非、或非門邏輯的憶阻器電路的制作方法
【專利摘要】本實(shí)用新型涉及一種實(shí)現(xiàn)與非、或非門邏輯的憶阻器電路，包括憶阻器M1與憶阻器M2；憶阻器M1的正端與NMOS管N1的漏極、NMOS管N2的源極連接，憶阻器M1的負(fù)端與NMOS管N5的源極、NMOS管N6的漏極連接，N1的源極與N5的漏極連接并作為輸入端V1；憶阻器M2的正端與NMOS管N3的源極、NMOS管N4的漏極連接，憶阻器M2的負(fù)端與NMOS管N7的漏極、NMOS管N8的源極連接，N4的源極與N8的漏極連接并作為輸入端V2；N2的漏極、N3的漏極、N6的源極、N7的源極與反相器的輸入端V3互相連接，反相器的輸出端作為憶阻器電路的輸出端Vout；NMOS管N1、N4、N6與N7的柵極連接至A選擇端，NMOS管N2、N3、N5與N8的柵極連接至B選擇端。本實(shí)用新型為憶阻器在邏輯運(yùn)算中可發(fā)揮的作用提供了一種新的思路。
【專利說明】
一種實(shí)現(xiàn)與非、或非門邏輯的憶阻器電路
技術(shù)領(lǐng)域
[0001] 本實(shí)用新型涉及一種實(shí)現(xiàn)與非、或非門邏輯的憶阻器電路。
【背景技術(shù)】
[0002] 與（或）非門是數(shù)字電路中的一種基本邏輯電路。與非(NAND)門中，當(dāng)輸入均為高 電平（1)，則輸出為低電平(0)。當(dāng)輸入中至少有一個為低電平(〇)時，輸出為高電平;或非 (N0R)門正好相反，當(dāng)輸入均為低電平(0)時，輸出高電平。當(dāng)輸入至少有一個高電平（1)時， 輸出低電平(〇);與(或)非門邏輯電路在數(shù)字系統(tǒng)中與其它邏輯相結(jié)合，共同完成復(fù)雜的邏 輯運(yùn)算功能，如利用與非、或非、異或組合完成某種編解碼功能等。傳統(tǒng)的與（或)非門邏輯 電路主要由多個M0S管組合而成，面積較大。同時，晶體管領(lǐng)域中的摩爾定律正瀕臨極限， M0S管尺寸很難再減小，傳統(tǒng)CMOS邏輯電路的面積不能繼續(xù)相應(yīng)的變小。但是，隨著新型微 電子器件的出現(xiàn)，利用新型納米級器件和傳統(tǒng)M0S器件結(jié)合研發(fā)高性能邏輯電路打開了微 電子技術(shù)發(fā)展的另一個新的局面。

【發(fā)明內(nèi)容】

[0003] 有鑒于此，本實(shí)用新型的目的在于提供一種實(shí)現(xiàn)與非、或非門邏輯的憶阻器電路， 為憶阻器在邏輯運(yùn)算中可發(fā)揮的作用提供了一種新的思路。
[0004] 為實(shí)現(xiàn)上述目的本實(shí)用新型采用以下技術(shù)方案實(shí)現(xiàn)：
[0005] -種實(shí)現(xiàn)與非、或非門邏輯的憶阻器電路，其特征在于:包括第一憶阻器Ml與第二 憶阻器M2;所述第一憶阻器Ml的正端與第一 NM0S管N1的漏極、第二NM0S管N2的源極連接，所 述第一憶阻器Ml的負(fù)端與第五匪0S管N5的源極、第六NM0S管N6的漏極連接，所述第一匪0S 管N1的源極與第五NM0S管N5的漏極連接并作為第一輸入端VI;所述第二憶阻器M2的正端與 第三匪0S管N3的源極、第四匪0S管N4的漏極連接，所述第二憶阻器M2的負(fù)端與第七匪0S管 N7的漏極、第八NM0S管N8的源極連接，所述第四NM0S管N4的源極與第八NM0S管N8的漏極連 接并作為第二輸入端V2;第二匪0S管N2的漏極、第三匪0S管N3的漏極、第六NM0S管N6的源 極、第七匪0S管N7的源極與反相器的輸入端V3互相連接，所述反相器的輸出端作為憶阻器 電路的輸出端Vout;第一 NM0S管N1、第四NM0S管N4、第六NM0S管N6與第七NM0S管N7的柵極連 接至A選擇端，第二NM0S管N2、第三NM0S管N3、第五NM0S管N5與第八NM0S管N8的柵極連接至B 選擇端，所述A選擇端與B選擇端用于控制NM0S管的導(dǎo)通與截止。
[0006] 進(jìn)一步的，所述反相器包括第一PM0S管P1與第九匪0S管N9,所述第一PM0S管P1的 柵極與第九NM0S管N9的柵極連接并作為反相器的輸入端，所述第一 PM0S管P1的漏極與第九 NM0S管N9的漏極連接并作為反相器的輸出端;所述第一 PM0S管P1的源極與高電平Vdd連接， 所述第九NM0S管N9的源極接地。
[0007] 本實(shí)用新型與現(xiàn)有技術(shù)相比具有以下有益效果:本實(shí)用新型利用憶阻器的阻變規(guī) 律，結(jié)合M0S管搭建電路成功實(shí)現(xiàn)了與非、或非邏輯功能，本發(fā)明的與非、或非邏輯電路與傳 統(tǒng)M0S管的與非、或非電路相比，具有輸出邏輯選擇可控制、電路簡單、面積小、功耗低等優(yōu) 點(diǎn)。本實(shí)用新型為憶阻器在邏輯運(yùn)算中可發(fā)揮的作用提供了一種新的思路，想法新穎，思路 可行。
【附圖說明】
[0008] 圖1是憶阻器模型示意圖。
[0009] 圖2是憶阻器的阻值變化曲線圖。
[0010] 圖3是本實(shí)用新型的邏輯電路圖。
[0011] 圖4是本實(shí)用新型的反相器的具體電路圖。
[0012] 圖5是本實(shí)用新型一實(shí)施例的與非邏輯仿真驗證圖。
[0013]圖6是本實(shí)用新型一實(shí)施例的或非邏輯仿真驗證圖。
【具體實(shí)施方式】
[0014] 下面結(jié)合附圖及實(shí)施例對本實(shí)用新型做進(jìn)一步說明。
[0015] 憶阻器某時刻的電阻與之前流過的電流有關(guān)，內(nèi)部結(jié)構(gòu)表現(xiàn)為摻雜區(qū)與非摻雜區(qū) 的比例決定當(dāng)前的阻值，具體的阻值計算公式如下：
[0016]
[0017]
[0018] 其中，Rmem為憶阻器的阻值，X為t時刻憶阻器中摻雜區(qū)與非摻雜區(qū)邊界的位置，如 圖1所示，w為摻雜層即憶阻器中摻雜層Ti0 2-n的厚度，D為憶阻器中摻雜層Ti02-J^_摻雜層 Ti02的總厚度，UPRoff分別為憶阻器在開啟狀態(tài)即氧化物全為摻雜物Ti02-n和關(guān)斷狀態(tài)即 氧化物全為非摻雜物Ti0 2時的電阻。
[0019] 憶阻器中摻雜層與非摻雜層的邊界移動速度與流過的電流亦有關(guān)系，因此可另表 示為：
[0020] x(t)=/ki(t)f(x)dt
[0021]
[0022]其中：i (t)為t時刻流過憶阻器的電流;f (X)為窗函數(shù);uv為摻雜物即憶阻器中摻 雜物Ti02-n的迀移率。
[0023] 憶阻器的記憶性通過T i 02與T i 02-n之間的轉(zhuǎn)換體現(xiàn)出來。在當(dāng)電流正向流過憶阻 器時，氧原子由Ti〇2-n層漂移至Ti〇2層，使得一定厚度的Ti〇 2變化為Ti〇2-n。在這樣的變化下， 憶阻器的導(dǎo)電性不斷增強(qiáng)，電阻隨之減小。而當(dāng)電流負(fù)向流經(jīng)憶阻器時，氧原子由Ti〇 2漂移 至Ti〇2-n，一定厚度的Ti〇2- n變化為Ti〇2,憶阻器的導(dǎo)電性不斷減弱，電阻也隨之增大。憶阻 器的阻值變化特性請參照圖2,給憶阻器正端施加一激勵Vin = 5sin(10t)(單位:V)，圖中分 別顯示了激勵、流經(jīng)憶阻器的電流、憶阻器電阻三個變量的變化過程。
[0024]請參照圖3和圖4,本發(fā)明提供一種實(shí)現(xiàn)與非、或非門邏輯的憶阻器電路，其特征在 于:包括第一憶阻器Ml與第二憶阻器M2;所述第一憶阻器Ml的正端與第一 NM0S管N1的漏極、 第二NM0S管N2的源極連接，所述第一憶阻器Ml的負(fù)端與第五NM0S管N5的源極、第六匪0S管 N6的漏極連接，所述第一匪0S管N1的源極與第五匪0S管N5的漏極連接并作為第一輸入端 VI;所述第二憶阻器M2的正端與第三匪OS管N3的源極、第四NMOS管N4的漏極連接，所述第二 憶阻器M2的負(fù)端與第七NM0S管Ν7的漏極、第八NM0S管Ν8的源極連接，所述第四NM0S管Ν4的 源極與第八匪0S管Ν8的漏極連接并作為第二輸入端V2;第二NM0S管Ν2的漏極、第三匪0S管 Ν3的漏極、第六NM0S管Ν6的源極、第七NM0S管Ν7的源極與反相器的輸入端V3互相連接，所述 反相器的輸出端作為憶阻器電路的輸出端Vout;第一 NM0S管Ν1、第四匪0S管Ν4、第六NM0S管 N6與第七NM0S管N7的柵極連接至A選擇端，第二匪0S管N2、第三匪0S管N3、第五匪0S管N5與 第八匪0S管N8的柵極連接至B選擇端，所述A選擇端與B選擇端用于控制匪0S管的導(dǎo)通與截 止。
[0025] 進(jìn)一步的，所述反相器包括第一 PM0S管P1與第九匪0S管N9,所述第一 PM0S管P1的 柵極與第九NM0S管N9的柵極連接并作為反相器的輸入端，所述第一 PM0S管P1的漏極與第九 NM0S管N9的漏極連接并作為反相器的輸出端;所述第一 PM0S管P1的源極與高電平Vdd連接， 所述第九NM0S管N9的源極接地。
[0026] 以下結(jié)合該憶阻器電路的實(shí)現(xiàn)方法進(jìn)行進(jìn)一步介紹，包括以下幾種情況:請繼續(xù) 參照圖3和圖4，A選擇端為低電平，B選擇端為高電平時，第二NM0S管N2、第三NM0S管N3、第五 NM0S管N5與第八NM0S管N8導(dǎo)通，第一 NM0S管N1、第四NM0S管N4、第六NM0S管N6與第七NM0S管 N7截止，此時實(shí)現(xiàn)與非邏輯功能，具體如下：
[0027] 當(dāng)?shù)谝惠斎攵薞I為高電平，第二輸入端V2為低電平時，產(chǎn)生的電流反向流過所述 第一憶阻器Ml，正向流過所述第二憶阻器M2,從而使第一憶阻器Ml的電阻逐漸增大至關(guān)斷 狀態(tài)時電阻Roff，第二憶阻器M2的電阻逐漸減小至開啟狀態(tài)時電阻Ron，反相器的輸入端V3 為低電平，憶阻器電路的輸出端Vout為高電平；
[0028]當(dāng)?shù)谝惠斎攵薞I為低電平，第二輸入端V2為高電平時，產(chǎn)生的電流正向流過所述 第一憶阻器Ml，反向流過所述第二憶阻器M2,從而使第一憶阻器Ml的電阻逐漸減小至開啟 狀態(tài)時電阻Ron，第二憶阻器M2的電阻逐漸增大至關(guān)斷狀態(tài)時電阻Roff，反相器的輸入端V3 為低電平，憶阻器電路的輸出端Vout為高電平；
[0029] 當(dāng)?shù)谝惠斎攵薞I與第二輸入端V2同為高電平時，無電流流經(jīng)第一憶阻器Ml與第二 憶阻器M2,反相器的輸入端V3為高電平，憶阻器電路的輸出端Vout為低電平；
[0030] 當(dāng)?shù)谝惠斎攵薞I與第二輸入端V2同為低電平時，反相器的輸入端V3為低電平，憶 阻器電路的輸出端Vout為高電平；
[0031] A選擇端為高電平，B選擇端為低電平時，第二NM0S管N2、第三NM0S管N3、第五NM0S 管N5與第八NM0S管N8截止，第一 NM0S管N1、第四NM0S管N4、第六NM0S管N6與第七NM0S管N7導(dǎo) 通，此時實(shí)現(xiàn)或非邏輯功能，具體如下：
[0032]當(dāng)?shù)谝惠斎攵薞I為高電平，第二輸入端V2為低電平時，產(chǎn)生的電流正向流過所述 第一憶阻器Ml，反向流過所述第二憶阻器M2,從而使第一憶阻器Ml的電阻逐漸減小至開啟 狀態(tài)時電阻Ron，第二憶阻器M2的電阻逐漸增大至關(guān)斷狀態(tài)時電阻Roff，反相器的輸入端V3 為高電平，憶阻器電路的輸出端Vout為低電平；
[0033]當(dāng)?shù)谝惠斎攵薞I為低電平，第二輸入端為高電平時，產(chǎn)生的電流反向流過所述第 一憶阻器Ml，正向流過所述第二憶阻器M2,從而使第一憶阻器Ml的電阻逐漸增大至關(guān)斷狀 態(tài)時電阻Roff，第二憶阻器M2的電阻逐漸減小至開啟狀態(tài)時電阻Ron，反相器的輸入端V3為 高電平，憶阻器電路的輸出端Vout為低電平；
[0034] 當(dāng)?shù)谝惠斎攵薞I與第二輸入端V2同為高電平時，無電流流經(jīng)第一憶阻器Ml與第二 憶阻器M2,反相器的輸入端V3為高電平，憶阻器電路的輸出端Vout為低電平；
[0035] 當(dāng)?shù)谝惠斎攵薞I與第二輸入端V2同為低電平時，反相器的輸入端V3為低電平，憶 阻器電路的輸出端Vout為高電平。
[0036] 進(jìn)一步的，當(dāng)A選擇端為低電平，B選擇端為高電平時，所述反相器的輸入端V3的電 壓值為：
[0037]
[0038] 而當(dāng)A選擇端為高電平，B選擇端為低電平時，所述反相器的輸入端V3的電壓值為：
[0039]
[0040] 其中，V3為所述反相器的輸入端電壓，Ron為第一憶阻器Ml與第二憶阻器M2開啟狀 態(tài)時電阻，Roff為第一憶阻器Ml與第二憶阻器M2關(guān)斷狀態(tài)時電阻。
[0041]為進(jìn)一步證明電路實(shí)現(xiàn)與非、或非邏輯的正確性，本實(shí)用新型輸入了兩個脈沖波 形仿真驗證了電路實(shí)現(xiàn)與非、或非邏輯的功能。請參照圖5,第一輸入端VI、第二輸入端V2均 為Vpp = 5V，T = 100ms、占空比50%的方波，從圖中可以看出，當(dāng)且僅當(dāng)?shù)谝惠斎攵薞I、第二 輸入端V2均為高電平時，輸出端Vout為低電平，否則為高電平，電路實(shí)現(xiàn)了與非邏輯。請參 照圖6，第一輸入端VI、第二輸入端V2均為Vpp = 5V，T = 400ms、占空比50 %的方波，從圖中可 以看出，當(dāng)且僅當(dāng)?shù)谝惠斎攵薞I、第二輸入端V2均為低電平時，輸出Vout為高電平，否則為 低電平，電路實(shí)現(xiàn)了或非邏輯。本實(shí)用新型的與（或)非邏輯電路的輸出轉(zhuǎn)換速度與憶阻器 離子迀移率和氧化層厚度有關(guān)，離子迀移率越大、氧化層厚度越小，轉(zhuǎn)換速度越大。
[0042] 下表1所示為部分器件的工作狀態(tài)與輸入結(jié)果：
[0043]
[0044] 下表2所示為本實(shí)施仿真參數(shù)：
[0045]
[0047] 以上所述僅為本實(shí)用新型的較佳實(shí)施例，凡依本實(shí)用新型申請專利范圍所做的均 等變化與修飾，皆應(yīng)屬本實(shí)用新型的涵蓋范圍。
[0046]
【主權(quán)項】
1. 一種實(shí)現(xiàn)與非、或非門邏輯的憶阻器電路，其特征在于:包括第一憶阻器Ml與第二憶 阻器M2;所述第一憶阻器Ml的正端與第一 NMOS管N1的漏極、第二NMOS管N2的源極連接，所述 第一憶阻器Ml的負(fù)端與第五NMOS管N5的源極、第六匪0S管N6的漏極連接，所述第一匪0S管 N1的源極與第五NMOS管N5的漏極連接并作為第一輸入端VI;所述第二憶阻器M2的正端與第 三匪0S管N3的源極、第四匪0S管N4的漏極連接，所述第二憶阻器M2的負(fù)端與第七NMOS管N7 的漏極、第八匪0S管N8的源極連接，所述第四匪0S管N4的源極與第八NMOS管N8的漏極連接 并作為第二輸入端V2;第二匪0S管N2的漏極、第三匪0S管N3的漏極、第六NMOS管N6的源極、 第七匪0S管N7的源極與反相器的輸入端V3互相連接，所述反相器的輸出端作為憶阻器電路 的輸出端Vout;第一 NMOS管N1、第四NMOS管N4、第六NMOS管N6與第七NMOS管N7的柵極連接至 A選擇端，第二NMOS管N2、第三NMOS管N3、第五NMOS管N5與第八NMOS管N8的柵極連接至B選擇 端，所述A選擇端與B選擇端用于控制NMOS管的導(dǎo)通與截止。2. 根據(jù)權(quán)利要求1所述的實(shí)現(xiàn)與非、或非門邏輯的憶阻器電路，其特征在于:所述反相 器包括第一 PM0S管P1與第九匪0S管N9,所述第一 PM0S管P1的柵極與第九匪0S管N9的柵極連 接并作為反相器的輸入端，所述第一 PM0S管P1的漏極與第九NMOS管N9的漏極連接并作為反 相器的輸出端;所述第一 PM0S管P1的源極與高電平Vdd連接，所述第九匪0S管N9的源極接 地。
【文檔編號】H03K19/20GK205622620SQ201620448026
【公開日】2016年10月5日
【申請日】2016年5月17日
【發(fā)明人】魏榕山, 李睿, 于靜
【申請人】福州大學(xué)