路和應(yīng)用。如果在通過該電阻器（輸入和DAC輸出之 間）的模擬信號路徑中沒有相應(yīng)補(bǔ)償，模擬輸入信號電流和電流模式DAC輸出電流之間具 有相位差。該相位差會導(dǎo)致需要由放大器和隨后CT流水線階段進(jìn)行處理的較大殘余電流 信號。其結(jié)果是，放大器需要消耗更多的功率，以在一定的失真性能提供更大的電流，并且 流水線階段之間的階段間增益需要被減小。較小的階段間增益將減少流水線ADC前端的熱 功率效率，并對于給定的分辨率性能提高功率和復(fù)雜性。當(dāng)輸入信號的頻率增加時，這種退 化將變得更糟。
[0035] 圖2是在連續(xù)時間流水線模數(shù)轉(zhuǎn)換器（諸如，圖1所示的模數(shù)轉(zhuǎn)換器）內(nèi)的示例性 波形的曲線。具體而言，圖2示出了一些常規(guī)模擬CT流水線ADC的波形。在頂部副區(qū)的CK 是時鐘信號波形。在中間副區(qū)，V(ip，in)是模擬輸入信號電壓。經(jīng)延遲的模擬輸入電壓信號 (標(biāo)記為2*〈5丁六6￡1>￥(1卩_(1，預(yù)_(1))和0六(：輸出電壓（標(biāo)記為-1*〈5丁六6￡1.〇^1>￥(0六0〇， 并在此稱為通常作為模擬輸入信號的濾波版本或模擬輸入信號的重構(gòu)版本）被分別標(biāo)繪 在圖2中。
[0036] 延遲模擬信號和DAC輸出信號（濾波的模擬輸入信號）已經(jīng)從它們對應(yīng)的電流信 號被調(diào)整為電壓信號，以便更好示出延遲的重要性。在仿真中，ADC呈現(xiàn)1個時鐘周期的延 遲，而DAC表現(xiàn)出0.5個時鐘周期的延遲的等效。因此可以觀察到，DAC輸出波形相對于原 始模擬輸入信號V(ip，in)被延遲了大約1.5個時鐘周期。通過延遲線適當(dāng)延遲，延遲模擬 信號對準(zhǔn)到DAC輸出信號，以及殘余信號可因此被最小化。
[0037] 在圖2的底部副區(qū)，繪制第二流水線級的延遲模擬輸入信號（標(biāo)記為 2*〈STAGE2>V(IP_d，IN_d)，其也是第一階段的輸出，具有連續(xù)和平滑的外觀）和DAC輸出信 號（標(biāo)記為-1*〈STAGE1.dacl>V(DACV)，具有階梯狀外觀）。使用適當(dāng)?shù)难舆t線用于與濾波 模擬輸入信號對準(zhǔn)延遲的模擬輸入信號，這兩個信號被對準(zhǔn)，以及DAC輸出信號按預(yù)期跟 蹤模擬輸入信號。
[0038] 示例應(yīng)用：殘余產(chǎn)階段或電路
[0039] 圖3是示出根據(jù)本公開的一些實施例的殘余產(chǎn)生級或電路的簡化示意圖。具體而 言，圖3示出在殘余生成電路中使用延遲線的示例性想法。殘余電路概念化被配置為產(chǎn)生 殘余信號的DAC的一部分。FLASH是進(jìn)行數(shù)字化模擬輸入信號U，并輸出數(shù)字代碼V的閃速 ADC。根據(jù)數(shù)字信號V(即，模擬輸入信號的濾波版本U)，DAC產(chǎn)生模擬電流（Ida。)。延遲線 DELAY延遲模擬輸入信號U并產(chǎn)生延遲版本Ud。然后，所延遲的模擬信號Ud被轉(zhuǎn)換成電流 Iu。電流殘余IMS=Iu_Ida。被設(shè)置在求和節(jié)點S。該殘余成正比于在FLASH中的量化處理 期間產(chǎn)生的量化誤差。圖3中的求和節(jié)點是由具有并聯(lián)分流負(fù)反饋網(wǎng)絡(luò)的放大器AMP產(chǎn)生。 通過延遲元件的延遲時間（例如，在本公開內(nèi)容的CT延遲線）應(yīng)匹配通過FLASH和DAC電 路塊的延遲，其可以是等效于1. 5倍的系統(tǒng)時鐘周期（TCK)。
[0040] 圖4是根據(jù)本公開的一些實施例與殘余產(chǎn)生級相關(guān)聯(lián)的信號的示例性波形的曲 線圖。具體而言，圖4示出圖3所示的沒有延遲塊的示例性電路塊的可能信號波形。沒有 添加必要延遲的延遲塊，模擬輸入信號U和DAC輸出Ida。之間的相位差將保持未補(bǔ)償并增 加殘余。
[0041] 理解改進(jìn)的連續(xù)時間延遲線
[0042] 圖5表示根據(jù)本公開的一些實施例示出了諧振（LC)晶格電路的兩個簡化示意圖。 具體而言，圖5示出的LC晶格結(jié)構(gòu)/電路的示意圖，用于提供延遲元件作為CT延遲線的一 部分，例如，在圖4中看到的殘余生成電路，或在圖1中看到的CT流水線ADC(注意，這些示 例應(yīng)用都意味著是示例性的，而非限制性的）。
[0043] 用于產(chǎn)生延遲差分模擬輸入信號對（OUT+和OUT-)的LC晶格結(jié)構(gòu)包括兩個電感 組件L1和L2 (2個電感器）和兩個電容字節(jié)C1和C2 (2個電容器），其中，或者⑴這兩個 電感組件交叉偶聯(lián)或（2)這兩個電容組件交叉耦合。IN+和IN-代表用于接收差分模擬輸 入對的模擬輸入端口，而0UT+和OUT-代表用于輸出延遲差分模擬輸入對的輸出端口。RL 是負(fù)載電阻。輸入信號通過低頻的電感器并通過高頻的電容器。從而從低到高頻率會發(fā)生 180度的相移，以及這產(chǎn)生跨越寬頻率的穩(wěn)定群延遲。
[0044] 從輸入到輸出的差分信號傳遞函數(shù)可以寫為：
[0045]
[0046] 晶格延遲線的線路阻抗可以定義為：
[0047]
[0048] 以及線路諧振頻率&為：
[0049]
[0050] 信號傳遞函數(shù)在DC等于1以及在高頻等于-1，這確認(rèn)180度相移和關(guān)聯(lián)的群延 遲。在共振頻率時，信號傳遞函數(shù)變?yōu)椋?br>[0051]
[0052] 在&具有90度相移，以及幅度響應(yīng)取決于ZL之間的比率。如果Z%被制成 2&，可以示出，該信號傳遞函數(shù)的幅度在任何頻率總是等于單位。在延遲線的輸入端口IN+ 和IN-，差分輸入阻抗Zindiff可以寫為：
[0053]
[0054] 同樣，在fQ，差分輸入阻抗等于ZDlV(4RJ。并且如果V等于2R。則在LC晶格結(jié) 構(gòu)的差分輸入阻抗將在任何頻率總是等于2&。換言之，在這種情況下，LC晶格結(jié)構(gòu)從輸入 到負(fù)載是透明的。
[0055] 作為延遲元件或延遲線，例如，在如圖3的殘留產(chǎn)生電路，理想的是使相等21。 這會產(chǎn)生晶格延遲線的穩(wěn)定差分輸入阻抗，這將簡化功率匹配并使得LC晶格更容易驅(qū)動。 它也產(chǎn)生單位幅度的傳遞函數(shù)，這使得圖3所示的電路可能產(chǎn)生在模擬輸入信號和在寬頻 率范圍內(nèi)的其數(shù)字化版本之間的細(xì)微殘留。
[0056] 在實際的電路實現(xiàn)中，ZD^I以通過改變電容器C調(diào)整。該操作可以通過使用模擬 變?nèi)荻O管并調(diào)整其調(diào)諧電壓或使用數(shù)字控制電容器組/陣列來實現(xiàn)。
[0057] 級聯(lián)LC晶格結(jié)構(gòu)中的延遲線
[0058] 圖6示出根據(jù)本公開的一些實施例的具有級聯(lián)諧振（LC)晶格電路的殘留產(chǎn)生階 段。具體地，圖6更詳細(xì)地示出具有多個LC晶格延遲模塊/結(jié)構(gòu)的單個連續(xù)時間（CT)流 水線ADC級。這里示出差分電路拓?fù)浣Y(jié)構(gòu)。IN、IP是輸入端口，以及OP和ON是輸出端口。 使用LC晶格延遲模塊的兩個級聯(lián)階段作為示例，以獲得足夠的寬帶延遲。圖中的"ADC"是 直接數(shù)字化模擬輸入信號的更快ADC，以及"IDAC"是饋送數(shù)字化電流回到放大器的求和節(jié) 點的電流DAC。ADC和IDAC由時鐘信號定時，例如，差分時鐘信號CK和CK_B。DO是由該CT 流水線級產(chǎn)生的數(shù)字輸出。
[0059] 晶格延遲級的數(shù)目/結(jié)構(gòu)不限于如示于圖6的兩個。如果需要的延遲小于兩個階 段，它可以是單級，如果需要的延遲較大則多于兩個階段。當(dāng)使用多個LC晶格階段時，它們 的共振頻率（；>不一定必須相同。由LC晶格取得的群延遲在其共振頻率達(dá)到高峰。 因而，不同LC晶格級的諧振頻率/結(jié)構(gòu)可被放置在相鄰頻率，以實現(xiàn)更寬的頻帶群延遲。
[0060] 圖7A示出根據(jù)本公開的一些實施例的級聯(lián)諧振晶格電路的簡化示意圖。該示意 圖示出其中延遲線包括以多個階段級聯(lián)的兩個LC晶格結(jié)構(gòu)（LC晶格延遲1和LC晶格延遲 2)的例子，其中每個階段具有不同的共振頻率，以提供寬帶延遲頻率。
[0061] 圖7B示出根據(jù)本公開的一些實施例的由級聯(lián)諧振晶格電路提供的延遲頻率的效 果。一種LC晶格結(jié)構(gòu)將呈現(xiàn)在其共振頻率的延遲峰值（在LC晶格延遲1的延遲1 (f)的 4，和在LC晶格延遲2的延遲2(f)的&2)，類似于調(diào)諧LC池的阻抗。因此，通過級聯(lián)具有 不同諧振頻率的兩個LC延遲級，就可以產(chǎn)生在更寬的頻率范圍內(nèi)的廣泛延遲（延遲1 (f) * 延遲2 (f))，它用于具有大帶寬需求的高速ADC。這種類型的級聯(lián)不限于兩個階段，并且可 以一般應(yīng)用到許多階段（3,4, 5,6等）。在具有級聯(lián)LC晶格結(jié)構(gòu)的延遲線中的每個LC晶格 結(jié)構(gòu)將包括用于差分信號的2個電感器。對于兩個級聯(lián)的LC晶格結(jié)構(gòu)，使用4個電感器或 電感元件。
[0062] 示例：確定L和C值
[0063] 圖8示出根據(jù)本公開的一些實施例的諧振電路（LC)的晶格/結(jié)構(gòu)。LC晶格結(jié)構(gòu) 具有兩個感應(yīng)元件和兩個電容元件，其中，或者（1)兩個感應(yīng)組件交叉偶聯(lián)或（2)兩個電容 組件交叉耦合。在這個例子中，為了說明，電容組件是交叉耦合的。采用LC晶格結(jié)構(gòu)的概 念提供ADC中的延遲線不是平凡的。下面簡單介紹其可以被用來確定電感組件和電容組件 的電感值L和電容值C的公式，分別提供特定延遲，以匹配延遲差分模擬輸入對和差分模擬 輸入對的濾波版本。
[0064] 至圖8中所示的該LC晶格結(jié)構(gòu)的電流傳遞函數(shù)G(s)的電壓可被表示為：
[0065]
[0066] 以上可簡化為：
[0067]
-u
[0068]其中：
[0069]
[0070] G(s)的幅度、相位和延遲表示如下：
[0071] 幅度
其實相對于頻率的常數(shù)
[0072]
[0073]
[0074] 對于具有一個