專利名稱：同步延遲電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及同步延遲電路裝置，該裝置含有主要由半導(dǎo)體集成電路構(gòu)成的同步延遲電路的同時(shí)，具有控制時(shí)鐘信號(hào)的延遲時(shí)間的功能。
以往，以短的同步時(shí)間除去時(shí)鐘晃動(dòng)的同步電路，由于電路構(gòu)成的簡(jiǎn)單和消耗功率少的特色，用于高速時(shí)鐘同步電路中。作為與之相關(guān)聯(lián)的技術(shù)，例如可以舉出特開(kāi)平8-237091號(hào)公報(bào)中所揭示的延遲電路裝置，或1996Symp.on VLSI Circ.pp.112-113、pp.192-193、Proc.ofIEEE1992CICC 25.2 IEICE.TRANCE.ELECTRON..,VOL.E79 C、N06 JUNE 1996 pp.798-807中的敘述等。
圖7的電路圖示出了現(xiàn)有例1的同步延遲電路裝置的基本構(gòu)成。該同步延遲電路裝置，由下述部分構(gòu)成輸入周期為tCK的外部時(shí)鐘CLK1，作為第1延遲時(shí)間td1輸出的輸入緩沖器3；把內(nèi)部時(shí)鐘CLK2作為第2延遲時(shí)間td2輸出的時(shí)鐘驅(qū)動(dòng)器4；具有本身為輸入緩沖器3和時(shí)鐘驅(qū)動(dòng)器4中的第1和第2延遲時(shí)間td1,td2的總和的延遲時(shí)間td1+td2的假延遲電路5；由具有規(guī)定的延遲時(shí)間的規(guī)定個(gè)數(shù)的延遲電路構(gòu)成的同時(shí)用假延遲電路5的輸出測(cè)定一定的期間的時(shí)間差的第1延遲電路串1；由具有規(guī)定的延遲時(shí)間的規(guī)定個(gè)數(shù)的延遲電路構(gòu)成的同時(shí)再現(xiàn)所測(cè)定的時(shí)間差并向時(shí)鐘驅(qū)動(dòng)器4輸出的第2延遲電路串2。
其中，假延遲電路5由于使延遲電路串1、2與輸入緩沖器3和時(shí)鐘驅(qū)動(dòng)器4的延遲時(shí)間相等，故由使用了與輸入緩沖器3完全相同的電路的輸入緩沖器假5a和時(shí)鐘驅(qū)動(dòng)器假5b構(gòu)成。
延遲電路串1、2，每個(gè)都用具有相等的規(guī)定的延遲時(shí)間的規(guī)定個(gè)數(shù)的延遲電路的串構(gòu)成，起著用延遲電路串1測(cè)定一定的期間，延遲電路串2進(jìn)行再現(xiàn)的作用。這樣的作用，采用在想進(jìn)行測(cè)定的整個(gè)期間使信號(hào)向延遲電路串1行進(jìn)，用具有與該信號(hào)所通過(guò)的延遲電路個(gè)數(shù)(延遲器件個(gè)數(shù))相等的延遲電路個(gè)數(shù)的延遲電路串2使信號(hào)通過(guò)的辦法來(lái)實(shí)現(xiàn)。
如上所述，在使信號(hào)通過(guò)延遲電路串1，并可以通過(guò)與其延遲器件個(gè)數(shù)相等的延遲電路串2內(nèi)的情況下，為決定延遲電路串2的長(zhǎng)度，可以分成選擇端部或者選擇路徑全體這2種情況，應(yīng)用了這樣的手法的同步延遲電路裝置，可以分類為各有2種的共4種。
即，按照延遲電路串1、2的方向來(lái)分，則可以分類為例如，如圖8(現(xiàn)有例2)或圖9(現(xiàn)有例3)所示的電路構(gòu)成那樣，延遲電路串1、2的方向相反，為決定延遲電路串2的電路器件個(gè)數(shù)，在延遲電路串2的輸入端一側(cè)決定長(zhǎng)度；和如

圖10(現(xiàn)有例4)或圖11(現(xiàn)有例5)所示那樣，延遲電路串1、2的方向相同，為決定延遲電路串2的電路器件個(gè)數(shù)，在延遲電路串2的輸出一側(cè)決定長(zhǎng)度。
在這里，如果說(shuō)到為決定延遲電路傳2的長(zhǎng)度，是選擇端部還是選擇路徑全體，則圖8(現(xiàn)有例2)和圖11(現(xiàn)有例5)的例子相當(dāng)于選擇端部的情況，圖9(現(xiàn)有例3)和圖10(現(xiàn)有例4)的例子則相當(dāng)于選擇路徑全體。此外，對(duì)于圖10(現(xiàn)有例4)的例子來(lái)說(shuō)，在延遲電路串1、2之間配備有由其個(gè)數(shù)與延遲電路個(gè)數(shù)對(duì)應(yīng)的鎖存器電路構(gòu)成的鎖存器電路串6，在延遲電路串2的輸出一側(cè)，配備有多路化裝置(MUX)7。因此，圖8與特開(kāi)平8-137091號(hào)公報(bào)中所揭示的電路相當(dāng)，圖9作為眾所周知的技術(shù)，與IEICE TRANS.ELECTRON..，VOL.E79-C、NO.6 JUN 1996 pp.798-807中記載的電路相當(dāng)，圖10作為眾所周知的技術(shù)，與在1996Symp.on VLSICirc.pp.192-193中記載的電路相當(dāng)，圖11作為眾所周知的技術(shù)與在1996Symp.on VLSI Circ.pp.112-113、Proc.of IEEE1992 CICC 25.2中記載的電路相當(dāng)。
在上述同步延遲電路裝置的情況下，由于在2個(gè)延遲電路串(第1延遲電路串，第2延遲電路串)中的脈沖或邊沿的行進(jìn)速度是恒定的，故若在低頻使用的話，則有時(shí)會(huì)因外部時(shí)鐘的周期，脈沖或邊沿超出了第1延遲電路串而不能正常地動(dòng)作。
于是，為了解決這樣的問(wèn)題，雖然分別預(yù)先加長(zhǎng)第1和第2延遲電路串，增大延遲時(shí)間就會(huì)解決，但是作為其反面，第1和第2延遲電路所需的電路個(gè)數(shù)增多，招致延遲電路串的面積的增大，占有率變大，因而存在著不能避免電路整體規(guī)模變大的問(wèn)題。
本發(fā)明就是為解決這樣的問(wèn)題而發(fā)明的，技術(shù)課題是提供一種可以正確地動(dòng)作以確保適度的延遲時(shí)間的同時(shí)，可以用小規(guī)模構(gòu)成的同步延遲電路裝置。
倘采用本發(fā)明，則可以得到下述同步延遲電路裝置。該裝置具備輸入外部時(shí)鐘并作為第1延遲時(shí)間輸出的輸入緩沖器；把內(nèi)部時(shí)鐘作為第2延遲時(shí)間輸出的時(shí)鐘驅(qū)動(dòng)器；具有本身為第1和第2延遲時(shí)間的總和的延遲時(shí)間的假延遲電路；由具有規(guī)定的延遲時(shí)間的規(guī)定個(gè)數(shù)的延遲電路構(gòu)成的同時(shí)用假延遲電路的輸出測(cè)定一定的期間的時(shí)間差的第1延遲電路串；由具有規(guī)定的延遲時(shí)間的規(guī)定個(gè)數(shù)的延遲電路構(gòu)成的同時(shí)再現(xiàn)所測(cè)定的時(shí)間差并向時(shí)鐘驅(qū)動(dòng)器輸出的第2延遲時(shí)間串其特征還具備裝置狀態(tài)測(cè)定裝置，用于輸出表示測(cè)定裝置的狀態(tài)后的結(jié)果的裝置狀態(tài)測(cè)定信號(hào)；延遲時(shí)間控制裝置，用于根據(jù)上述裝置狀態(tài)測(cè)定信號(hào)，采用控制上述第1和第2延遲電路串的脈沖或邊沿的行進(jìn)速度的辦法，控制上述規(guī)定的延遲時(shí)間。
附圖的簡(jiǎn)單說(shuō)明圖1是示出了本發(fā)明的同步延遲電路的基本構(gòu)成的電路圖。
圖2是示出了本發(fā)明的實(shí)施例1的同步延遲電路裝置的基本構(gòu)成的電路圖。
圖3是示出了本發(fā)明的實(shí)施例2的同步延遲電路裝置的基本構(gòu)成的電路圖。
圖4是示出了本發(fā)明的實(shí)施例3的同步延遲電路裝置的基本構(gòu)成的電路圖。
圖5是示出了本發(fā)明的實(shí)施例4的同步延遲電路裝置的基本構(gòu)成的電路圖。
圖6是示出了本發(fā)明的實(shí)施例5的同步延遲電路裝置的基本構(gòu)成的電路圖。
圖7是示出了現(xiàn)有例1的同步延遲電路的基本構(gòu)成的電路圖。
圖8是示出了現(xiàn)有例2的同步延遲電路的基本構(gòu)成的電路圖。
圖9是示出了現(xiàn)有例3的同步延遲電路的基本構(gòu)成的電路圖。
圖10是示出了現(xiàn)有例4的同步延遲電路的基本構(gòu)成的電路圖。
圖11是示出了現(xiàn)有例5的同步延遲電路的基本構(gòu)成的電路圖。
發(fā)明的實(shí)施方案以下，舉出若干實(shí)施例，參照附圖，對(duì)本發(fā)明的同步延遲電路裝置進(jìn)行詳細(xì)說(shuō)明。
圖1是示出了本發(fā)明的同步延遲電路的基本構(gòu)成的電路圖。該同步延遲電路裝置，雖然也和現(xiàn)有裝置一樣，具備有輸入周期為tCK的外部時(shí)鐘CLK1，作為第1延遲時(shí)間td1輸出的輸入緩沖器3；把內(nèi)部時(shí)鐘CLK2作為第2延遲時(shí)間td2輸出的時(shí)鐘驅(qū)動(dòng)器4；具有本身為輸入緩沖器3和時(shí)鐘驅(qū)動(dòng)器4中的第1和第2延遲時(shí)間td1,td2的總和的延遲時(shí)間td1+td2的假延遲電路5；由具有規(guī)定的延遲時(shí)間的規(guī)定個(gè)數(shù)的延遲電路構(gòu)成的同時(shí)用假延遲電路5的輸出測(cè)定一定的期間的時(shí)間差的第1延遲電路串1；由具有規(guī)定的延遲時(shí)間的規(guī)定個(gè)數(shù)的延遲電路構(gòu)成的同時(shí)再現(xiàn)所測(cè)定的時(shí)間差并向時(shí)鐘驅(qū)動(dòng)器4輸出的第2延遲時(shí)間串2，此外，還具備有裝置狀態(tài)測(cè)定裝置(在這里，是輸出表示外部時(shí)鐘CLK1的頻率測(cè)定后的結(jié)果的頻率測(cè)定信號(hào)的頻率測(cè)定電路10)用于輸出表示測(cè)定裝置的狀態(tài)后的結(jié)果的裝置狀態(tài)測(cè)定信號(hào)；延遲時(shí)間控制電路11，用于根據(jù)上述裝置狀態(tài)測(cè)定信號(hào)(在這里，是頻率測(cè)定信號(hào))采用控制上述第1和第2延遲電路串的脈沖或邊沿的行進(jìn)速度的辦法，控制上述規(guī)定的延遲時(shí)間。此外，在這里，假延遲電路5由于使延遲電路串1、2與輸入緩沖器3和時(shí)鐘驅(qū)動(dòng)器4的延遲時(shí)間td1、td2相等，故由使用了與輸入緩沖器3完全相同的電路的輸入緩沖器假5a和時(shí)鐘驅(qū)動(dòng)器假5b構(gòu)成。
即，這里的延遲電路串1、2是用來(lái)自外部的控制信號(hào)使脈沖或邊沿的行進(jìn)速度可變的延遲電路串，這些延遲電路串已連接到延遲時(shí)間控制電路11上。作為裝置狀態(tài)測(cè)定裝置，除上述頻率測(cè)定電路10外，還有電壓測(cè)定裝置，用于輸出表示對(duì)作為裝置狀態(tài)測(cè)定信號(hào)使用的電源電壓進(jìn)行測(cè)定后的結(jié)果的電壓值測(cè)定信號(hào)；不均一性測(cè)定裝置，用于輸出表示對(duì)作為裝置狀態(tài)測(cè)定信號(hào)測(cè)定芯片器件的不均一性后的結(jié)果的不均一性狀態(tài)測(cè)定信號(hào)；等等，還可以把這些單獨(dú)地或組合起來(lái)使用。
在示于圖1的同步延遲電路裝置的情況下，當(dāng)輸入周期為tCK的外部時(shí)鐘CLK1后，脈沖或邊沿就向輸入緩沖器3，假延遲電路5和延遲電路串1行進(jìn)。之后，當(dāng)下一個(gè)時(shí)鐘輸入到假延遲電路中去后，就把正在延遲電路串1中行進(jìn)的脈沖或邊沿向延遲電路串2傳送。在現(xiàn)有裝置中，在延遲電路串1的延遲時(shí)間比tCK-(td1+td2)小時(shí)，由于正在延遲電路串1中行進(jìn)的脈沖或邊沿不向延遲電路串2傳送，故不動(dòng)作，但是，在這里根據(jù)用頻率測(cè)定電路10測(cè)定外部時(shí)鐘CLK1的頻率所得到的結(jié)果的頻率測(cè)定信號(hào)，延遲時(shí)間控制電路11對(duì)延遲電路串1、2的全體的延遲時(shí)間進(jìn)行控制，而變成為可以動(dòng)作。例如，在tCK-(td1+td2)比延遲電路串1的延遲時(shí)間大的情況下，同樣地延遲時(shí)間控制電路11使延遲電路串1、2的全體的延遲時(shí)間推遲，使延遲電路串1的全體的延遲時(shí)間比tCK-(td1+td2)大，使之可以動(dòng)作。
因此，在該同步延遲電路裝置中，采用測(cè)定頻率，并控制延遲電路串中的脈沖或邊沿的行進(jìn)速度的辦法，即便是對(duì)于頻率慢的時(shí)鐘也可以進(jìn)行正常的動(dòng)作。
以下，用若干個(gè)實(shí)施例說(shuō)明本發(fā)明的同步延遲電路裝置的具體的構(gòu)成。實(shí)施例1圖2是示出了本發(fā)明的實(shí)施例1的同步延遲電路裝置的基本構(gòu)成的電路圖。該同步延遲電路裝置，在延遲電路串1、2之間，配備由其個(gè)數(shù)與延遲電路個(gè)數(shù)對(duì)應(yīng)的鎖存器電路構(gòu)成的鎖存器電路串6的同時(shí)，在輸入緩沖器3的輸入一側(cè)，中間插入了選擇器12，作為外部時(shí)鐘CLK1的頻率測(cè)定裝置，使用了環(huán)形振蕩器13和計(jì)數(shù)器14。延遲電路串1、2能夠用數(shù)字信號(hào)可變地控制脈沖或邊沿的行進(jìn)速度，選擇器12用來(lái)使得在外部時(shí)鐘CLK1的頻率測(cè)定期間內(nèi)，脈沖或邊沿不向延遲電路串1、2中輸入。
在該同步延遲電路裝置中，當(dāng)輸入外部時(shí)鐘CLK1后，就通過(guò)選擇器12，向環(huán)形振蕩器13傳送，僅僅在其周期內(nèi)使環(huán)形振蕩器振蕩。采用用計(jì)數(shù)器14對(duì)在這里所得到的振蕩時(shí)鐘的次數(shù)進(jìn)行計(jì)數(shù)的辦法，把外部時(shí)鐘CLK的頻率作為數(shù)字值進(jìn)行檢測(cè)，就可以得到頻率測(cè)定信號(hào)。此后，用圖中已略去的延遲時(shí)間控制電路11，根據(jù)表示頻率測(cè)定信號(hào)的頻率來(lái)控制延遲電路串1、2的脈沖或邊沿的行進(jìn)速度，控制延遲電路串1、2的全體的延遲時(shí)間使之比tCK-(td1+td2)還大。此外，切換選擇器12，使外部時(shí)鐘CLK1往輸入緩沖器3一側(cè)輸入，則可以進(jìn)行通常的同步延遲動(dòng)作而進(jìn)行正常地動(dòng)作。實(shí)施例2圖3是示出了本發(fā)明的實(shí)施例2的同步延遲電路裝置的基本構(gòu)成的電路圖。該同步延遲電路裝置，在延遲電路串1、2之間，配備由其個(gè)數(shù)與延遲電路個(gè)數(shù)對(duì)應(yīng)的鎖存器電路構(gòu)成的鎖存器電路串6的同時(shí)，在輸入緩沖器3的輸入一側(cè)，中間插入了選擇器12，作為外部時(shí)鐘CLK1的頻率測(cè)定裝置，使用了頻率測(cè)定電路10，在頻率測(cè)定電路10上連接有作為控制行進(jìn)速度的延遲時(shí)間控制裝置的電源8。在這里，延遲電路串1、2也能夠用數(shù)字信號(hào)可變地控制脈沖或邊沿的行進(jìn)速度，選擇器12用來(lái)使得在外部時(shí)鐘CLK1的頻率測(cè)定期間內(nèi)，脈沖或邊沿不向延遲電路串1、2中輸入。
在該同步延遲電路裝置中，當(dāng)輸入外部時(shí)鐘CLK1后，就通過(guò)選擇器12向頻率測(cè)定電路10傳送，僅僅在其周期內(nèi)，環(huán)形振蕩器振蕩。對(duì)所得到的外部時(shí)鐘CLK1的邊沿的次數(shù)進(jìn)行計(jì)數(shù)，把外部時(shí)鐘CLK的頻率作為數(shù)字值進(jìn)行檢測(cè)，就可以得到頻率測(cè)定信號(hào)。之后，用電源8，根據(jù)表示頻率測(cè)定信號(hào)的頻率來(lái)控制延遲電路串1、2的脈沖或邊沿的行進(jìn)速度，控制延遲電路串1、2的全體的延遲時(shí)間使之比tCK-(td1+td2)還大。此外，切換選擇器12，使外部時(shí)鐘CLK1往緩沖器3一側(cè)輸入，則可以進(jìn)行通常的同步延遲動(dòng)作而進(jìn)行正常地動(dòng)作。實(shí)施例3圖4是示出了本發(fā)明的實(shí)施例3的同步延遲電路裝置的基本構(gòu)成的電路圖。該同步延遲電路裝置，在延遲電路串1、2之間，配備由其個(gè)數(shù)與延遲電路個(gè)數(shù)對(duì)應(yīng)的鎖存器電路構(gòu)成的鎖存器電路串6的同時(shí)，作為外部時(shí)鐘CLK1的頻率測(cè)定裝置使用了邊沿檢測(cè)電路9，在該邊沿檢測(cè)電路9上連接有延遲時(shí)間控制電路11。在這里，延遲電路串1、2也能夠用數(shù)字信號(hào)可變地控制脈沖或邊沿的行進(jìn)速度。
在本同步延遲電路裝置的情況下，對(duì)于在先前的實(shí)施例1和2的裝置中，其構(gòu)成為在把脈沖或邊沿輸入到延遲電路串1、2中之前，測(cè)定外部時(shí)鐘CLK1的頻率，而本裝置的構(gòu)成為從最初就向延遲電路串1輸入脈沖或邊沿，檢測(cè)脈沖或邊沿是否超出延遲電路串1后，控制延遲電路串1、2的全體的延遲時(shí)間。
在本同步延遲電路裝置中，從最初的周期開(kāi)始把脈沖或邊沿輸入到延遲電路串1中去，一直到下一個(gè)脈沖或邊沿到來(lái)為止，在延遲電路串1中連續(xù)地行進(jìn)。在連接到延遲電路串1的最末一級(jí)上的邊沿檢測(cè)電路9已檢測(cè)了邊沿的情況下，雖然已經(jīng)到達(dá)延遲電路串1的最末一級(jí)上的脈沖或邊沿不向延遲電路串2傳送地不進(jìn)行正常動(dòng)作，但是，采用把來(lái)自邊沿檢測(cè)電路9的信號(hào)送往延遲時(shí)間控制電路11，使得延遲電路串1、2的全體的延遲時(shí)間比tCK-(td1+td2)還大的辦法，從下一個(gè)周期開(kāi)始進(jìn)行正常動(dòng)作。實(shí)施例4圖5是示出了本發(fā)明的實(shí)施例4的同步延遲電路裝置的基本構(gòu)成的電路圖。本同步延遲電路裝置，作為圖中未畫出來(lái)的裝置狀態(tài)測(cè)定裝置，需要輸出表示對(duì)外部時(shí)鐘CLK1的頻率進(jìn)行了測(cè)定后的結(jié)果的頻率測(cè)定信號(hào)的頻率測(cè)定裝置，和輸出表示對(duì)要使用的電源電壓進(jìn)行了測(cè)定后的結(jié)果的電壓值測(cè)定信號(hào)的電壓測(cè)定裝置的同時(shí)，還使用了具有輸入頻率測(cè)定信號(hào)和電壓值測(cè)定信號(hào)的外部輸入端子TIN，并根據(jù)頻率測(cè)定信號(hào)和電壓值測(cè)定信號(hào)進(jìn)行脈沖或邊沿的行進(jìn)速度的控制的延遲時(shí)間控制電路11′。在這里，延遲電路串1、2也能夠用數(shù)字信號(hào)可變地控制脈沖或邊沿的行進(jìn)速度。
在本同步延遲電路裝置的情況下，如先前的實(shí)施例1～實(shí)施例3的裝置那樣，外部時(shí)鐘CLK1的頻率低，與解決在tCK-(td1+td2)比延遲電路串1的延遲時(shí)間已變大的情況下不正常動(dòng)作的例子不同，變成解決在為對(duì)于多個(gè)電壓源可以使用的情況下不正常動(dòng)作的例子。即，在本同步延遲電路裝置的情況下，其特色是延遲電路串1、2的全體延遲時(shí)間依賴于電源電壓，如電源電壓高則延遲時(shí)間變小，如電源電壓低，則延遲時(shí)間變大，在電源電壓高時(shí)，如延遲電路串1、2的全體的延遲時(shí)間變得比tCK-(td1+td2)還小，則不能正常動(dòng)作，所以，要用延遲時(shí)間控制電路11′，預(yù)先根據(jù)要使用的電源電壓和要使用的頻率來(lái)控制延遲電路串1、2的全體的延遲時(shí)間。
在本同步延遲電路裝置中，由于輸入來(lái)自外部輸入端子TIN的頻率測(cè)定信號(hào)和電壓值測(cè)定信號(hào)的延遲時(shí)間電路11′根據(jù)頻率測(cè)定信號(hào)和電壓值測(cè)定信號(hào)進(jìn)行對(duì)延遲電路串1、2的脈沖或邊沿行進(jìn)速度的控制，由于即便是在不同的電源電壓中也可以根據(jù)要使用的頻率控制延遲電路串1、2的全體的延遲時(shí)間，使之變成為可以正常動(dòng)作，所以即便是對(duì)于多個(gè)頻率和電源電壓也可以進(jìn)行正常動(dòng)作。實(shí)施例5圖6是示出了本發(fā)明的實(shí)施例5的同步延遲電路裝置的基本構(gòu)成的電路圖。本同步延遲電路裝置，作為裝置狀態(tài)測(cè)定裝置，應(yīng)用了不均一性測(cè)定裝置，用于輸出表示對(duì)芯片器件的不均一性進(jìn)行測(cè)定后的結(jié)果的不均一性狀態(tài)測(cè)定信號(hào)，不均一性測(cè)定裝置變成為含有設(shè)于延遲電路串1上的2個(gè)外部輸出端子TOUT1，TOUT2的裝置上述2個(gè)外部輸出端子TOUT1,TOUT2用于下述目的作為不均一狀態(tài)測(cè)定信號(hào)，用來(lái)自外部的輸入信號(hào)切斷熔斷絲，控制延遲電路串1、2中的脈沖或邊沿的行進(jìn)速度，并輸出對(duì)表示測(cè)定電路全體的延遲時(shí)間的結(jié)果的芯片工藝的不均一性進(jìn)行了評(píng)價(jià)的工藝不均一性信號(hào)。
在這里的不均一性測(cè)定電路，在延遲電路串1、2上分別通過(guò)MOS晶體管，連接有延遲時(shí)間控制用的電容器C1、C2、C3，并采用用來(lái)自外部端子的輸入信號(hào)切斷熔斷絲H1、H2、H3的辦法，控制電荷的充放電，變?yōu)榭梢钥刂蒲舆t電路串1、2的全體的延遲時(shí)間。即，在本同步延遲電路裝置的情況下，由于因工藝不均一性使得MOS晶體管閾值低，故時(shí)鐘和邊沿的行進(jìn)速度變快，所以其構(gòu)成為采用在延遲電路串1中，使時(shí)鐘或邊沿超出的辦法，對(duì)誤動(dòng)作的芯片，用熔斷絲H1、H2、H3的切斷，增加延遲電路串1、2的全體的延遲時(shí)間，以便可以對(duì)其進(jìn)行控制。
在本同步延遲電路裝置中，目的是在已經(jīng)搭載到裝置全體上的芯片中當(dāng)因工藝的不均一性，在P型MOS晶體管或者N型MOS晶體管的閾值低時(shí)，采用借助于使延遲電路串1、2的脈沖或邊沿的行進(jìn)速度變快，使外部時(shí)鐘CLK1的周期對(duì)其他的芯片相對(duì)地變大的辦法，把將變成為不合格品的芯片變成為合格品。
具體地說(shuō)，輸入其頻率比通常的使用時(shí)還足夠低的外部時(shí)鐘CLK1，用外部的測(cè)試器測(cè)定來(lái)自外部輸出端子TOUT1,TOUT2的工藝不均一性信號(hào)中的脈沖或邊沿的行進(jìn)時(shí)間，篩選合格品和不合格品。對(duì)于不合格品，根據(jù)其不合格程度，采用切斷熔斷絲H1、H2、H3的辦法，控制在延遲電路串1、2中的脈沖或邊沿的行進(jìn)速度，就可以變成為合格品。此外，若把電容器C1、C2、C3的大小，例如作成為1∶2∶4，則可進(jìn)行8個(gè)步驟的控制，同樣，如果作為電容器C1、C2、C3準(zhǔn)備4種的話，則可進(jìn)行16個(gè)步驟的控制。發(fā)明的效果如上所述，倘采用本發(fā)明的同步延遲電路裝置，由于根據(jù)因外部時(shí)鐘的頻率的測(cè)定，要使用的電源電壓的測(cè)定，芯片的器件不均一性的測(cè)定等所產(chǎn)生的裝置狀態(tài)的結(jié)果，來(lái)控制延遲電路串的全體的延遲時(shí)間，所以在低頻使用的時(shí)候也可以防止時(shí)鐘或邊沿超出初級(jí)(第1)的延遲電路串的現(xiàn)象，作為結(jié)果，將變成為可以正確地動(dòng)作以確保適度的延遲時(shí)間的同時(shí)，還能以小的規(guī)模構(gòu)成裝置。
權(quán)利要求
1．一種同步延遲電路裝置，該裝置具備輸入外部時(shí)鐘并作為第1延遲時(shí)間輸出的輸入緩沖器；把內(nèi)部時(shí)鐘作為第2延遲時(shí)間輸出的時(shí)鐘驅(qū)動(dòng)器；具有本身為第1和第2延遲時(shí)間的總和的延遲時(shí)間的假延遲電路；由具有規(guī)定的延遲時(shí)間的規(guī)定個(gè)數(shù)的延遲電路構(gòu)成的同時(shí)用假延遲電路的輸出測(cè)定一定的期間的時(shí)間差的第1延遲電路串；由具有規(guī)定的延遲時(shí)間的規(guī)定個(gè)數(shù)的延遲電路構(gòu)成的同時(shí)再現(xiàn)所測(cè)定的時(shí)間差并向時(shí)鐘驅(qū)動(dòng)器輸出的第2延遲時(shí)間串，其特征在于還具備裝置狀態(tài)測(cè)定裝置，用于輸出表示測(cè)定裝置的狀態(tài)后的結(jié)果的裝置狀態(tài)測(cè)定信號(hào)；延遲時(shí)間控制裝置，用于根據(jù)上述裝置狀態(tài)測(cè)定信號(hào)，采用控制上述第1和第2延遲電路串的脈沖或邊沿的行進(jìn)速度的辦法，控制上述規(guī)定的延遲時(shí)間。
2．權(quán)利要求1所述的同步延遲電路裝置，其特征是上述裝置狀態(tài)測(cè)定裝置，是作為上述裝置狀態(tài)測(cè)定信號(hào)，輸出表示測(cè)定了上述外部時(shí)鐘的頻率的結(jié)果的頻率測(cè)定信號(hào)的頻率測(cè)定裝置，上述延遲時(shí)間控制裝置根據(jù)上述頻率測(cè)定信號(hào)來(lái)控制上述規(guī)定的延遲時(shí)間。
3．權(quán)利要求1所述的同步延遲電路裝置，其特征是上述裝置狀態(tài)測(cè)定裝置，是作為上述裝置狀態(tài)測(cè)定信號(hào)，輸出表示測(cè)定了要使用的電源電壓的結(jié)果的電壓值測(cè)定信號(hào)的電壓測(cè)定裝置，上述延遲時(shí)間控制裝置根據(jù)上述電壓值測(cè)定信號(hào)來(lái)控制上述規(guī)定的延遲時(shí)間。
4．權(quán)利要求1所述的同步延遲電路裝置，其特征是上述裝置狀態(tài)測(cè)定裝置，是作為上述裝置狀態(tài)測(cè)定信號(hào)，輸出表示測(cè)定了芯片器件不均一性的結(jié)果的不均一性狀態(tài)測(cè)定信號(hào)的不均一性測(cè)定裝置，上述延遲時(shí)間控制裝置根據(jù)上述不均一性狀態(tài)測(cè)定信號(hào)來(lái)控制上述規(guī)定的延遲時(shí)間。
5．權(quán)利要求1所述的同步延遲電路裝置，其特征是上述裝置狀態(tài)測(cè)定裝置，由作為上述裝置狀態(tài)測(cè)定信號(hào)，輸出表示測(cè)定了上述外部時(shí)鐘的頻率的結(jié)果的頻率測(cè)定信號(hào)的頻率測(cè)定裝置，和作為上述狀態(tài)測(cè)定信號(hào)，輸出表示測(cè)定了要使用的電源電壓的結(jié)果的電壓值測(cè)定信號(hào)的電壓測(cè)定裝置這兩個(gè)裝置構(gòu)成，上述延遲時(shí)間控制裝置，具有輸入上述頻率測(cè)定信號(hào)和上述電壓值測(cè)定信號(hào)的外部輸入端子，而且，根據(jù)該頻率測(cè)定信號(hào)和該電壓值測(cè)定信號(hào)對(duì)上述脈沖或邊沿的行進(jìn)速度進(jìn)行控制。
6．權(quán)利要求4所述的同步延遲電路裝置，其特征是上述不均一性測(cè)定裝置含有設(shè)于上述第1延遲電路串上的2個(gè)外部輸出端子，該2個(gè)外部輸出端子的目的是用作為上述不均一性狀態(tài)測(cè)定信號(hào)根據(jù)來(lái)自外部的輸入信號(hào)來(lái)切斷熔斷絲，控制上述第1延遲電路串和上述第2延遲電路串中的上述脈沖或邊沿的行進(jìn)速度，并輸出已對(duì)表示測(cè)定了電路串全體的延遲時(shí)間的結(jié)果的芯片工藝的不均一性進(jìn)行了評(píng)價(jià)的工藝不均一性。
全文摘要
提供可以正確地動(dòng)作以確保適度的延遲時(shí)間的同時(shí),還可以用小的規(guī)模構(gòu)成的同步延遲電路裝置。解決方案是:本同步延遲電路裝置除具備輸入緩沖器3,時(shí)鐘驅(qū)動(dòng)器4,假延遲電路5和延遲電路1、2之外,還具備由輸出表示測(cè)定了外部時(shí)鐘CLK1的頻率的結(jié)果的頻率測(cè)定信號(hào)的頻率測(cè)定電路10,和采用根據(jù)頻率測(cè)定信號(hào)控制延遲電路串1、2的脈沖或邊沿的行進(jìn)速度的辦法控制規(guī)定的延遲時(shí)間的延遲時(shí)間控制電路11。
文檔編號(hào)H03H11/26GK1213897SQ9812008
公開(kāi)日1999年4月14日 申請(qǐng)日期1998年10月6日 優(yōu)先權(quán)日1997年10月6日
發(fā)明者南公一郎 申請(qǐng)人:日本電氣株式會(huì)社