高速多通道同步采樣時(shí)鐘電路的制作方法
【專利摘要】本實(shí)用新型公開了一種高速多通道同步采樣時(shí)鐘電路，它包括微波功分電路（1）、多個(gè)ADC電路（2）和多個(gè)射頻同軸延遲線（3），采樣時(shí)鐘信號(hào)連接到微波功分電路（1）的信號(hào)輸入端，微波功分電路（1）包括有多個(gè)信號(hào)輸出端，每個(gè)信號(hào)輸出端均與對(duì)應(yīng)的射頻同軸延遲線（3）連接，射頻同軸延遲線（3）的信號(hào)輸出端與對(duì)應(yīng)ADC電路（2）的采樣時(shí)鐘端口連接。本實(shí)用新型無需對(duì)采樣時(shí)鐘附加抖動(dòng)，提高了多通道同步采樣電路的信噪比指標(biāo)；相位調(diào)整值與射頻同軸延遲線的長(zhǎng)度、電纜介電常數(shù)及采樣時(shí)鐘頻率相關(guān)，僅需調(diào)整射頻同軸延遲線的長(zhǎng)度即可實(shí)現(xiàn)相位調(diào)整，調(diào)整步進(jìn)靈活；無需配置時(shí)鐘緩沖芯片及其控制、供電電路，結(jié)構(gòu)簡(jiǎn)單，節(jié)約成本。
【專利說明】高速多通道同步采樣時(shí)鐘電路
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種同步采樣時(shí)鐘電路，特別是一種高速多通道同步采樣時(shí)鐘電路。
【背景技術(shù)】
[0002]目前，傳統(tǒng)的高速多通道同步采樣時(shí)鐘電路通常采用時(shí)鐘緩沖芯片，利用時(shí)鐘緩沖芯片完成采樣時(shí)鐘的分配以及各路時(shí)鐘相位的調(diào)整，但采用這種方法實(shí)現(xiàn)的多通道采樣時(shí)鐘主要存在以下幾個(gè)問題:(I)通過時(shí)鐘緩沖芯片后，因?yàn)槠骷旧砭哂幸欢ǖ脑氲?，?huì)附加抖動(dòng)到輸出時(shí)鐘內(nèi)，導(dǎo)致采樣電路信噪比惡化；(2)受時(shí)鐘緩沖芯片工作原理限制，相位調(diào)整步進(jìn)較大；(3)時(shí)鐘緩沖芯片電路較復(fù)雜，且需同時(shí)配套控制電路和供電電路，電路成本高。
實(shí)用新型內(nèi)容
[0003]本實(shí)用新型的目的在于克服現(xiàn)有技術(shù)的不足，提供一種高速多通道同步采樣時(shí)鐘電路，提高同步采樣電路信噪比指標(biāo)，通過射頻同軸延遲線長(zhǎng)度調(diào)整相位，步進(jìn)調(diào)整靈活，同時(shí)節(jié)約電路成本。
[0004]本實(shí)用新型的目的是通過以下技術(shù)方案來實(shí)現(xiàn)的:高速多通道同步采樣時(shí)鐘電路，它包括微波功分電路、多個(gè)ADC電路和多個(gè)利用電纜傳輸延遲效應(yīng)調(diào)整時(shí)鐘信號(hào)的射頻同軸延遲線，采樣時(shí)鐘信號(hào)連接到微波功分電路的信號(hào)輸入端，微波功分電路包括有多個(gè)信號(hào)輸出端，每個(gè)信號(hào)輸出端均與對(duì)應(yīng)的射頻同軸延遲線連接，射頻同軸延遲線的信號(hào)輸出端與對(duì)應(yīng)ADC電路的采樣時(shí)鐘端口連接。
[0005]所述的射頻同軸延遲線采用半剛同軸射頻電纜。
[0006]所述的射頻同軸延遲線采用無外皮的半柔同軸射頻電纜。
[0007]所述射頻同軸延遲線的內(nèi)導(dǎo)體和屏蔽層均直接錫焊在印刷電路板上。
[0008]所述射頻同軸延遲線的內(nèi)導(dǎo)體剝離露出1.5mm±0.3mm,屏蔽層剝離露出1.5mm + 0.3mmη
[0009]所述射頻同軸延遲線的屏蔽層以直徑0.8mm?1.2mm的銅線扣緊，銅線兩端插入地焊盤并錫焊。所述的銅線為浸錫銅線。
[0010]所述的射頻同軸延遲線的長(zhǎng)度與在采樣時(shí)鐘工作頻率下的需要調(diào)整的多個(gè)ADC電路端口相位差值成正比。
[0011]所述的采樣時(shí)鐘頻率大于等于50MHz。
[0012]本實(shí)用新型具有以下幾個(gè)優(yōu)點(diǎn):
[0013]1、無需對(duì)采樣時(shí)鐘附加抖動(dòng)，提高了多通道同步采樣電路的信噪比指標(biāo)；
[0014]2、相位調(diào)整值與射頻同軸延遲線的長(zhǎng)度、電纜介電常數(shù)及采樣時(shí)鐘頻率相關(guān)，介電常數(shù)和采樣時(shí)鐘頻率為固定值,僅需調(diào)整射頻同軸延遲線的長(zhǎng)度即可實(shí)現(xiàn)相位調(diào)整,調(diào)整步進(jìn)靈活；[0015]3、無需配置時(shí)鐘緩沖芯片及其控制、供電電路，結(jié)構(gòu)簡(jiǎn)單，節(jié)約成本。
【專利附圖】

【附圖說明】
[0016]圖1為本實(shí)用新型的結(jié)構(gòu)示意圖；
[0017]圖2為射頻同軸延遲線端頭剝離工藝要求示意圖；
[0018]圖中，1-微波功分電路，2-ADC電路，3-射頻同軸延遲線。
【具體實(shí)施方式】
[0019]下面結(jié)合附圖進(jìn)一步詳細(xì)描述本實(shí)用新型的技術(shù)方案，但本實(shí)用新型的保護(hù)范圍不局限于以下所述。
[0020]如圖1所示，高速多通道同步采樣時(shí)鐘電路，它包括微波功分電路1、多個(gè)ADC電路2和多個(gè)利用電纜傳輸延遲效應(yīng)調(diào)整時(shí)鐘信號(hào)的射頻同軸延遲線3，采樣時(shí)鐘信號(hào)(輸入時(shí)鐘)連接到微波功分電路I的信號(hào)輸入端，微波功分電路I包括有多個(gè)信號(hào)輸出端，每個(gè)信號(hào)輸出端均與對(duì)應(yīng)的射頻同軸延遲線3連接，射頻同軸延遲線3的信號(hào)輸出端與對(duì)應(yīng)ADC電路2的采樣時(shí)鐘 端口連接。
[0021]所述的射頻同軸延遲線3的長(zhǎng)度與在采樣時(shí)鐘工作頻率下的需要調(diào)整的多個(gè)ADC電路2端口相位差值成正比。
[0022]作為優(yōu)選，所述的射頻同軸延遲線3可采用半剛同軸射頻電纜或無外皮的半柔同軸射頻電纜。
[0023]作為優(yōu)選，所述射頻同軸延遲線3的內(nèi)導(dǎo)體和屏蔽層均直接錫焊在印刷電路板上。
[0024]如圖2所示，射頻同軸延遲線3的內(nèi)導(dǎo)體剝離露出1.5mm±0.3mm，屏蔽層剝離露出
1.5mm±0.3mm。射頻同軸延遲線3的屏蔽層以直徑0.8mm~1.2mm的銅線扣緊,銅線兩端插入地焊盤并錫焊。
[0025]作為優(yōu)選，所述的銅線采用浸錫銅線。
[0026]作為優(yōu)選，所述的采樣時(shí)鐘頻率大于等于50MHz。
[0027]本實(shí)用新型的具體實(shí)施過程為:
[0028]a)通過產(chǎn)品資料或出廠測(cè)試值得到微波功分電路I在時(shí)鐘工作頻率下各個(gè)端口的相位差；
[0029]b)統(tǒng)計(jì)印制電路板上微波功分電路I工作在時(shí)鐘工作頻率時(shí)，時(shí)鐘電路印制線導(dǎo)致的相位差，子步驟為:
[0030]I)統(tǒng)計(jì)印制電路板上所有時(shí)鐘電路印制線的長(zhǎng)度，以最短的時(shí)鐘電路印制線為基準(zhǔn)，計(jì)算出其它時(shí)鐘電路印制線的長(zhǎng)度差值；
[0031]2)通過印制電路板基材產(chǎn)品資料得到介電常數(shù)值；
[0032]3)按式:dphase =計(jì)算最長(zhǎng)的時(shí)鐘電路印制線相對(duì)于其它路時(shí)鐘電路
印制線的相位差d:Aphase= -:〒土:::上ι中,f為采樣時(shí)鐘頻率，AL為最長(zhǎng)的時(shí)鐘電路印制線相對(duì)于其它路時(shí)鐘電路印制線的長(zhǎng)度差，τ為印制電路板基材的介電常數(shù)，C為光速；[0033]c)確定最長(zhǎng)時(shí)鐘電路印制線的射頻同軸延遲線3長(zhǎng)度，要求在滿足焊接工藝要求的情況下，長(zhǎng)度最短；
[0034]d)根據(jù)最長(zhǎng)的時(shí)鐘電路印制線的射頻同軸延遲線3長(zhǎng)度，按式=十算
其它路時(shí)鐘電路的時(shí)鐘電路印制線的射頻同軸延遲線3長(zhǎng)度；式AL =呻，f為采樣
時(shí)鐘頻率，Aphase為最長(zhǎng)的時(shí)鐘電路印制線相對(duì)于其它路時(shí)鐘電路印制線的相位差，τ為印制電路板基材的介電常數(shù)，C為光速；
[0035]e)根據(jù)計(jì)算值截取射頻同軸延遲線3，誤差控制在± Imm以內(nèi)，且剝離射頻同軸延遲線3屏蔽層和絕緣層，要求內(nèi)導(dǎo)體露出1.5mm±0.3mm,絕緣層露出1.5mm±0.3mm,屏蔽層邊緣光滑無鋒利毛刺；
[0036]f)按照標(biāo)準(zhǔn)錫焊工藝焊接處理好的射頻同軸延遲線3，射頻同軸延遲線3的屏蔽層以Φ0.8mm~Φ1.2mm的銅線扣緊，銅線兩端插入地焊盤并錫焊，銅線可采用浸錫銅線。
[0037]在實(shí)施例中，采樣時(shí)鐘頻率為320MHz，印制電路板基材為FR4，ADC電路2為兩片ADS5463，微波功分電路為ADP-2-20，射頻同軸延遲線3采用Kingsignal670-047半柔同軸射頻電纜制作。
[0038]以上所述僅是本實(shí)用新型的優(yōu)選實(shí)施方式，應(yīng)當(dāng)理解本實(shí)用新型并非局限于本文所披露的形式，不應(yīng)看作是對(duì)其他實(shí)施例的排除，而可用于各種其他組合、修改和環(huán)境，并能夠在本文所述構(gòu)想范圍內(nèi)，通過上述教導(dǎo)或相關(guān)領(lǐng)域的技術(shù)或知識(shí)進(jìn)行改動(dòng)。而本領(lǐng)域人員所進(jìn)行的改動(dòng)和 變化不脫離本實(shí)用新型的精神和范圍，則都應(yīng)在本實(shí)用新型所附權(quán)利要求的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.高速多通道同步采樣時(shí)鐘電路，其特征在于:它包括微波功分電路(I)、多個(gè)ADC電路(2)和多個(gè)利用電纜傳輸延遲效應(yīng)調(diào)整時(shí)鐘信號(hào)的射頻同軸延遲線(3)，采樣時(shí)鐘信號(hào)連接到微波功分電路(I)的信號(hào)輸入端，微波功分電路(I)包括有多個(gè)信號(hào)輸出端，每個(gè)信號(hào)輸出端均與對(duì)應(yīng)的射頻同軸延遲線(3)連接，射頻同軸延遲線(3)的信號(hào)輸出端與對(duì)應(yīng)ADC電路(2)的采樣時(shí)鐘端口連接。
2.根據(jù)權(quán)利要求1所述的高速多通道同步采樣時(shí)鐘電路，其特征在于:所述的射頻同軸延遲線(3)采用半剛同軸射頻電纜或無外皮的半柔同軸射頻電纜。
3.根據(jù)權(quán)利要求1所述的高速多通道同步采樣時(shí)鐘電路，其特征在于:所述射頻同軸延遲線(3)的內(nèi)導(dǎo)體和屏蔽層均直接錫焊在印刷電路板上。
4.根據(jù)權(quán)利要求1所述的高速多通道同步采樣時(shí)鐘電路，其特征在于:所述的射頻同軸延遲線(3)的長(zhǎng)度與在采樣時(shí)鐘工作頻率下的需要調(diào)整的多個(gè)ADC電路(2)端口相位差值成正比。
5.根據(jù)權(quán)利要求1所述的高速多通道同步采樣時(shí)鐘電路，其特征在于:所述的采樣時(shí)鐘頻率大于等于50MHz。
【文檔編號(hào)】H03K5/14GK203827306SQ201420183591
【公開日】2014年9月10日 申請(qǐng)日期:2014年4月15日 優(yōu)先權(quán)日:2014年4月15日
【發(fā)明者】鄭志剛, 楊松 申請(qǐng)人:成都雷思特電子科技有限責(zé)任公司