一種基于cmos的qbc23電路的制作方法
【專利摘要】本發(fā)明創(chuàng)造了一種把QC轉(zhuǎn)換為BC23的電路，該電路由兩個(gè)閾0.5的NMOS管、一個(gè)閾1.5的NMOS管、一個(gè)閾2.5的NMOS管、四個(gè)閾-0.5的PMOS管、三個(gè)閾-1.5的PMOS管和一個(gè)閾-2.5的PMOS管組成；本發(fā)明的價(jià)值在于：該轉(zhuǎn)換電路在確保QC有用信息不丟失的前提下，將QC信號轉(zhuǎn)換為易于識別和使用的BC23信號；這樣一方面可以使用QC信號驅(qū)動(dòng)基于BC23信號的數(shù)字電路，另一方面解決了QC與BC23間的兼容問題；另外，由于該轉(zhuǎn)換電路把識別難度大的QC轉(zhuǎn)換為了易識別的BC23，所以可采用該轉(zhuǎn)換電路和簡單的BC23識別電路來組成QC的識別電路，這樣可降低QC應(yīng)用電路的復(fù)雜度，進(jìn)而有助于QC的推廣應(yīng)用。
【專利說明】—種基于CMOS的QBC23電路
[0001]【技術(shù)領(lǐng)域】本發(fā)明涉及一種將四值時(shí)鐘(Quaternary Clock, QC)轉(zhuǎn)換為二值時(shí)鐘(Binary Clock, BC)的 CMOS 電路。
[0002]【背景技術(shù)】數(shù)字電路系統(tǒng)包含時(shí)鐘子系統(tǒng)，而時(shí)鐘子系統(tǒng)又分為時(shí)鐘分布網(wǎng)絡(luò)和觸發(fā)器兩部分[1]。現(xiàn)有技術(shù)的時(shí)鐘子系統(tǒng)為二值時(shí)鐘子系統(tǒng)。而多值信號具有信息量大的特點(diǎn)_，例如，四值時(shí)鐘信號QC在一個(gè)周期內(nèi)有六次跳變(邊沿)M，而傳統(tǒng)的二值時(shí)鐘BC在一個(gè)周期內(nèi)只有兩次跳變。由于前者在一個(gè)周期內(nèi)的邊沿?cái)?shù)是后者的三倍，所以數(shù)字電路使用四值時(shí)鐘有利于降低系統(tǒng)功耗[6]。另外，四值信號等多值信號比二值信號更適合與下一代多值的新型納米電子器件設(shè)計(jì)數(shù)字電路系統(tǒng)[6’7]。例如，2012年首次報(bào)道的新型場效應(yīng)管QDG-QDCFET?由于具有四個(gè)工作狀態(tài)而更適合用于設(shè)計(jì)和實(shí)現(xiàn)四值邏輯電路[7]。因此，四值時(shí)鐘也將更適合與多值的納米電子器件設(shè)計(jì)數(shù)字電路系統(tǒng)?；谒闹禃r(shí)鐘的優(yōu)點(diǎn)，目前已經(jīng)有文獻(xiàn)[4-6]對四值時(shí)鐘進(jìn)行了一定的應(yīng)用研究。在研究四值時(shí)鐘應(yīng)用的過程中，出現(xiàn)了以下兩個(gè)問題:一、與二值時(shí)鐘的兼容問題；二、如何高效地識別和利用四值時(shí)鐘，使四值時(shí)鐘的應(yīng)用電路盡可能簡單的問題。目前，現(xiàn)有數(shù)字電路中的鎖存器、觸發(fā)器等時(shí)序部件幾乎都是基于二值時(shí)鐘而設(shè)計(jì)的，而非四值時(shí)鐘。這樣會出現(xiàn)使用四值時(shí)鐘的數(shù)字系統(tǒng)與使用二值時(shí)鐘的數(shù)字系統(tǒng)在進(jìn)行同步數(shù)據(jù)交換時(shí)兩者時(shí)鐘信號不兼容的問題。解決該問題的難點(diǎn)在于:四值時(shí)鐘的六次邊沿既要得到充分利用，又要能驅(qū)動(dòng)使用二值時(shí)鐘的數(shù)字系統(tǒng)進(jìn)行工作。不解決該問題，四值時(shí)鐘就難以得到深入而廣泛的應(yīng)用，其低功耗等優(yōu)勢也難以顯現(xiàn)。另外，由于四值時(shí)鐘有四個(gè)電平值和六種跳變沿，所以檢測和識別四值時(shí)鐘要難于傳統(tǒng)的二值時(shí)鐘。如何使四值時(shí)鐘易于識別和使用，使其識別和應(yīng)用電路盡可能簡單，是四值時(shí)鐘應(yīng)用的第二個(gè)問題。
[0003]參考文獻(xiàn):
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[0012]
【發(fā)明內(nèi)容】
針對上述四值時(shí)鐘QC應(yīng)用中出現(xiàn)的問題，本發(fā)明的任務(wù)就是在保持四值時(shí)鐘QC優(yōu)勢即充分利用四值時(shí)鐘六次跳變的前提下，來解決四值時(shí)鐘QC與二值時(shí)鐘BC間的兼容問題，和四值時(shí)鐘難識別的問題。
[0013]為完成發(fā)明任務(wù)，本發(fā)明創(chuàng)造了一種把四值時(shí)鐘QC轉(zhuǎn)換為二值時(shí)鐘BC的CMOS電路。該電路在保持時(shí)鐘邊沿?cái)?shù)不變的前提下將四值時(shí)鐘QC的六種跳變沿轉(zhuǎn)換為二值時(shí)鐘BC的兩種跳變沿。
[0014]本發(fā)明采取的技術(shù)方案是:首先，結(jié)合相關(guān)研究文獻(xiàn)對四值時(shí)鐘QC的電平邏輯值進(jìn)行分類總結(jié)；然后，在保持時(shí)鐘的邊沿?cái)?shù)不變的前提下，把四值時(shí)鐘QC的四種電平邏輯值轉(zhuǎn)換為兩種電平邏輯值；最后，根據(jù)傳輸電壓開關(guān)理論用MOS管實(shí)現(xiàn)將四值時(shí)鐘QC轉(zhuǎn)換為二值時(shí)鐘BC的電路。該電路輸出的二值時(shí)鐘BC —方面可用于驅(qū)動(dòng)傳統(tǒng)基于二值時(shí)鐘的數(shù)字電路，解決了四值時(shí)鐘QC的兼容問題；另一方面，輸出的二值時(shí)鐘BC只有兩個(gè)電平值，用一個(gè)電平閾值就可以識別，解決了四值時(shí)鐘QC難識別的問題。
[0015]上述的將四值時(shí)鐘QC轉(zhuǎn)換為二值時(shí)鐘BC的電路包含如下技術(shù)特征:
[0016]A、該電路的輸入信號為一個(gè)四值時(shí)鐘QC，其電平邏輯值為O、1、2和3，四值時(shí)鐘的切換次序?yàn)镺 — I — 2 — 3 — 2 — I — 0;
[0017]B、該電路的輸出信號為一個(gè)二值時(shí)鐘BC，其電平邏輯值為2和3，二值時(shí)鐘的切換次序?yàn)? — 3 — 2 ;
[0018]C、當(dāng)四值時(shí)鐘QC輸入O或2時(shí)，二值時(shí)鐘BC輸出電平邏輯值2 ;
[0019]D、當(dāng)四值時(shí)鐘QC輸入I或3時(shí)，二值時(shí)鐘BC輸出電平邏輯值3。
[0020]具有上述技術(shù)特征的電路能把切換次序?yàn)镺— I — 2 — 3 — 2 — I — O的四值時(shí)鐘QC轉(zhuǎn)換為切換次序?yàn)? — 3 — 2的二值時(shí)鐘BC。從該電路的輸入輸出信號可以看出，在一定時(shí)間段內(nèi)，兩種時(shí)鐘的邊沿?cái)?shù)相同，而且輸出的二值時(shí)鐘BC比輸入的四值時(shí)鐘QC易于識別。因此，本發(fā)明采用包含上述技術(shù)特征的技術(shù)方案可以完成本次的發(fā)明任務(wù)。
[0021]根據(jù)上述的技術(shù)特征和傳輸電壓開關(guān)理論[2’3]，可以獲得上述時(shí)鐘轉(zhuǎn)換電路的開關(guān)級函數(shù)表達(dá)式，如式(I)所示，其輸入和輸出信號分別為四值時(shí)鐘QC和二值時(shí)鐘Be。
[0022]BC = 2* (QC0.V.5QC.QC2.5) #3* (°.5QC.QC1.5+2.5QC).(I)
[0023]為易于用MOS管實(shí)現(xiàn)式(I)，對其進(jìn)行開關(guān)級的表達(dá)式變換。變換后的開關(guān)級函數(shù)表達(dá)式如式(2)所示。
[0024]
BC = 2*(QC05 + QC(\.5)°5.0SQC(2.5))#3*(QC(0.5)°5.QC15.+(QC(2.5)°S) (2)
[0025]根據(jù)式⑵可知，需要用到兩個(gè)閾0.5的NMOS管、一個(gè)閾1.5的NMOS管、一個(gè)閾2.5的NMOS管、四個(gè)閾-0.5的PMOS管、三個(gè)閾-1.5的PMOS管和一個(gè)閾-2.5的PMOS管。用這12個(gè)MOS管可構(gòu)成四值時(shí)鐘轉(zhuǎn)換為二值時(shí)鐘的電路，其輸入端接四值時(shí)鐘QC，在輸出端輸出周期為2 — 3 — 2的二值時(shí)鐘BC。由于該電路共使用了 12個(gè)MOS管，所以本發(fā)明的電路簡單。
[0026]該時(shí)鐘轉(zhuǎn)換電路能將四值時(shí)鐘QC的六種邊沿轉(zhuǎn)換為二值時(shí)鐘BC的兩種邊沿，且在相同的時(shí)間段內(nèi)兩種時(shí)鐘的邊沿?cái)?shù)是相同的。這樣就充分利用了四值時(shí)鐘QC的六個(gè)邊沿從而保持了四值時(shí)鐘的優(yōu)勢，又能驅(qū)動(dòng)使用二值時(shí)鐘的數(shù)字電路。這使四值時(shí)鐘QC與二值時(shí)鐘BC的兼容問題得到解決；而且由于轉(zhuǎn)換輸出的二值時(shí)鐘BC只有兩個(gè)電平，比識別四值時(shí)鐘QC的四個(gè)電平要容易，因此本次發(fā)明的電路通過時(shí)鐘轉(zhuǎn)換也解決了四值時(shí)鐘QC難識別的問題。
[0027]從上述內(nèi)容可以看出，發(fā)明的時(shí)鐘轉(zhuǎn)換電路既解決了四值時(shí)鐘QC與二值時(shí)鐘BC的兼容問題又解決了四值時(shí)鐘QC難識別的問題。這樣，可使用有低功耗優(yōu)勢的四值時(shí)鐘來驅(qū)動(dòng)基于二值時(shí)鐘的數(shù)字電路，從而降低系統(tǒng)功耗；另外，本次發(fā)明的時(shí)鐘轉(zhuǎn)換電路輸出的是易識別的二值時(shí)鐘BC，這樣可降低應(yīng)用四值時(shí)鐘電路的復(fù)雜度，進(jìn)而有利于四值時(shí)鐘的推廣應(yīng)用。
[0028]【專利附圖】

【附圖說明】下面結(jié)合附圖和【具體實(shí)施方式】對本發(fā)明作進(jìn)一步詳細(xì)說明。
[0029]圖1是輸入、輸出信號分別為四值時(shí)鐘QC和二值時(shí)鐘BC的時(shí)鐘轉(zhuǎn)換電路的CMOS線路圖。
[0030]圖2是圖1所示電路中四值時(shí)鐘QC和二值時(shí)鐘BC的電壓瞬態(tài)波形圖。
[0031]【具體實(shí)施方式】根據(jù)式(2)，可以得到本次發(fā)明的時(shí)鐘轉(zhuǎn)換電路的開關(guān)級實(shí)現(xiàn)，其線路圖如圖1所示，該電路使用了兩個(gè)閾0.5的NMOS管、一個(gè)閾1.5的NMOS管、一個(gè)閾2.5的NMOS管、四個(gè)閾-0.5的PMOS管、三個(gè)閾-1.5的PMOS管和一個(gè)閾-2.5的PMOS管，共12個(gè)MOS管。其工作原理為:在輸入端(QC)接入四值時(shí)鐘:0 — I — 2 — 3 — 2 — I — 0，在輸出端(BC)就輸出二值時(shí)鐘:2 — 3 — 2。利用本發(fā)明可以輕易獲得電平邏輯值符合發(fā)明技術(shù)特征的二值時(shí)鐘BC。如果其后接閾2.5四值反相器，那么可以獲得周期為3 — 0 — 3的二值時(shí)鐘。因此，本發(fā)明的時(shí)鐘轉(zhuǎn)換電路結(jié)構(gòu)簡單，使用方便。
[0032]為驗(yàn)證本次發(fā)明的電路，下面用HSPICE軟件對其進(jìn)行模擬。模擬采用的工藝為TSMC 180nm CMOS，輸出負(fù)載為30fF。四值時(shí)鐘的四個(gè)電平邏輯值O、1、2和3對應(yīng)的電壓值分別為0V、1.67V、3.33V和5.0V ;二值時(shí)鐘的兩個(gè)電平邏輯值2和3對應(yīng)的電壓值分別為3.33V和5.0V。模擬所得的電壓瞬態(tài)波形如圖2所示，其中QC和BC分別為發(fā)明電路輸入的四值時(shí)鐘和輸出的二值時(shí)鐘。圖2的模擬結(jié)果表明，本發(fā)明能把周期為
O—I — 2 — 3 — 2—I — O的四值時(shí)鐘轉(zhuǎn)換為周期為2 — 3 — 2的二值時(shí)鐘，實(shí)現(xiàn)了在
【發(fā)明內(nèi)容】
中提出的技術(shù)特征。
[0033]總結(jié):本次發(fā)明的時(shí)鐘轉(zhuǎn)換電路具有正確的功能，能將四值時(shí)鐘的六次跳變都轉(zhuǎn)換為二值時(shí)鐘的跳變，使兩種時(shí)鐘的跳變數(shù)保持不變，解決了四值時(shí)鐘應(yīng)用中遇到的兩個(gè)問題，完成了發(fā)明任務(wù)。本發(fā)明只使用了 12個(gè)MOS管，電路簡單；且HSPICE軟件模擬結(jié)果表明，本發(fā)明的電路工作穩(wěn)定可靠。最后需指出的是，本發(fā)明適用于需要將四值時(shí)鐘轉(zhuǎn)換為二值時(shí)鐘且當(dāng)四值時(shí)鐘輸入O或2時(shí)須輸出2而當(dāng)四值時(shí)鐘輸入I或3時(shí)須輸出3的時(shí)鐘轉(zhuǎn)換應(yīng)用場合。
【權(quán)利要求】
1.一種將四值時(shí)鐘轉(zhuǎn)換為二值時(shí)鐘的CMOS電路，它有一個(gè)四值時(shí)鐘輸入端(QC)和一個(gè)二值時(shí)鐘輸出端(BC)，該電路的特征在于:它包括兩個(gè)閾0.5的NMOS管(NI和N2)、一個(gè)閾 1.5 的 NMOS 管(N3)、一個(gè)閾 2.5 的 NMOS 管(N4)、四個(gè)閾-0.5 的 PMOS 管(P2、P3、P5 和P8)、三個(gè)閾-1.5的PMOS (PU P4和P7)管和一個(gè)閾-2.5的PMOS管(P6)，所述MOS管PUP6、N2、P4、P7、N3、P8和N4的柵極與電路輸入端(QC)相接，MOS管P4、P5、P6、P7和P8的源極與電平邏輯值3的電壓源相接，N2、N3和N4的源極與電源地相接，Pl和P2的源極與電平邏輯值2的電壓源相接，P6和N2的漏極與P3的柵極相接，P3的源極與P4的漏極相接，P2的漏極與NI的源極相接，P7和N3的漏極與P2的柵極相接，P8和N4的漏極與P5和NI的柵極相接，PU P3、P5和NI的漏極相接作為電路的輸出端(BC);其功能是把一個(gè)周期內(nèi)電平邏輯值切換次序?yàn)镺—I — 2 — 3 — 2—I — O的四值時(shí)鐘轉(zhuǎn)換為一個(gè)周期內(nèi)電平邏輯值切換次序?yàn)? — 3 — 2的二值時(shí)鐘輸出。
2.根據(jù)權(quán)利要求1所述的四值時(shí)鐘轉(zhuǎn)換二值時(shí)鐘的電路，其特征在于:在一個(gè)CMOS電路中，能把四值時(shí)鐘電平邏輯值O和2轉(zhuǎn)換為二值時(shí)鐘電平邏輯值2且能把四值時(shí)鐘電平邏輯值I和3轉(zhuǎn)換為二值時(shí)鐘電平邏輯值3 ;其電路開關(guān)級表達(dá)式為
BC = 2*(QC05 +QC(LS) 5.°5QC(2.5))#3*(QC(0.5)°5 QCxs -+(QC(2.5)°5)。
【文檔編號】H03K19/0948GK104320128SQ201410648068
【公開日】2015年1月28日 申請日期:2014年11月14日 優(yōu)先權(quán)日:2014年11月14日
【發(fā)明者】郎燕峰 申請人:浙江工商大學(xué)