非時鐘觸發(fā)寄存器的制造方法
【專利摘要】本發(fā)明公開了一種非時鐘觸發(fā)寄存器，其包括：鎖存器，其包括有輸入端、輸出端和控制端，在控制端為第一邏輯電平時，所述輸入端的數(shù)據(jù)信號被傳輸至所述輸出端，在所述控制端為第二邏輯電平時，所述鎖存器的輸出端輸出的數(shù)據(jù)信號保持不變；觸發(fā)電路，其包括接收請求信號的請求輸入端、接收響應(yīng)信號的響應(yīng)輸入端和與所述鎖存器的控制端相連的輸出端，在所述請求信號為有效且所述響應(yīng)信號為無效時，所述觸發(fā)電路輸出第一邏輯電平，在所述請求信號為無效且所述響應(yīng)信號為有效時，所述觸發(fā)電路輸出第二邏輯電平。本發(fā)明使用一組握手信號代替時鐘信號，并且在此基礎(chǔ)上設(shè)計了基于握手信號的非時鐘觸發(fā)寄存器，以消除時序電路的一系列缺點。
【專利說明】非時鐘觸發(fā)寄存器
【【技術(shù)領(lǐng)域】】
[0001]本發(fā)明涉及電子領(lǐng)域，特別涉及一種非時鐘觸發(fā)寄存器。
【【背景技術(shù)】】
[0002]目前最廣泛的數(shù)字電路設(shè)計是基于時鐘觸發(fā)的寄存器(即DFlip-Flop)所構(gòu)建的時序電路，其常用使用方式如圖1所示，是由一系列由時鐘控制的寄存器以及組合邏輯組成。時鐘觸發(fā)寄存器邏輯比較簡單直接，也與工業(yè)界標(biāo)準(zhǔn)結(jié)合較好，但是即使寄存器值不發(fā)生變化，由于時鐘的翻轉(zhuǎn)，依然會造成功耗，同時，以時鐘觸發(fā)寄存器構(gòu)建的時序電路的工作速度完全由時鐘決定，當(dāng)邏輯電路的工作速度遠高于時鐘速度，則相當(dāng)于降低了電路處理信號的速度，如果邏輯電路的工作速度比時鐘速度慢，則造成時序錯誤(timingviolation)。
[0003]有必要提出一種改進的技術(shù)方案來克服上述問題。
【
【發(fā)明內(nèi)容】
】
[0004]本發(fā)明的目的在于提供一種非時鐘觸發(fā)寄存器，其完全摒棄了時鐘信號，其使用一組握手信號代替時鐘信號，并且在此基礎(chǔ)上設(shè)計了基于握手信號的非時鐘觸發(fā)寄存器，以消除時序電路的一系列缺點。
[0005]為了實現(xiàn)上述目的，本發(fā)明公開了一種非時鐘觸發(fā)寄存器，其包括:鎖存器，其包括有輸入端、輸出端和控制端，在控制端為第一邏輯電平時，所述輸入端的數(shù)據(jù)信號被傳輸至所述輸出端，在所述控制端為第二邏輯電平時，所述鎖存器的輸出端輸出的數(shù)據(jù)信號保持不變；觸發(fā)電路，其包括接收請求信號的請求輸入端、接收響應(yīng)信號的響應(yīng)輸入端和與所述鎖存器的控制端相連的輸出`端，在所述請求信號為有效且所述響應(yīng)信號為無效時，所述觸發(fā)電路輸出第一邏輯電平，在所述請求信號為無效且所述響應(yīng)信號為有效時，所述觸發(fā)電路輸出第二邏輯電平，其中在所述請求信號變?yōu)橛行б欢螘r間后，所述響應(yīng)信號變?yōu)橛行?，在所述請求信號變?yōu)闊o效一段時間后，所述響應(yīng)信號變?yōu)闊o效。
[0006]進一步的，所述請求信號變?yōu)闊o效后，所述響應(yīng)信號才變?yōu)橛行?，所述請求信號和所述響?yīng)信號為脈沖信號。
[0007]進一步的，所述請求信號和所述響應(yīng)信號均為高電平有效；或者，所述請求信號和所述響應(yīng)信號均為低電平有效，第一邏輯電平為高電平和低電平中的一個，第二邏輯電平為高電平和低電平中的另一個。
[0008]進一步的，在所述請求信號的邏輯電平與所述響應(yīng)信號的邏輯電平不同時，所述觸發(fā)電路的輸出端輸出與所述請求信號相同的邏輯電平，在所述請求信號的邏輯電平與所述響應(yīng)信號的邏輯電平相同時，所述觸發(fā)電路的輸出端輸出的邏輯電平的狀態(tài)不變，所述請求信號為脈沖信號，所述響應(yīng)信號為基于所述請求信號形成的脈沖信號。
[0009]進一步的，所述觸發(fā)電路包括邏輯模塊和鎖存模塊，所述鎖存模塊包括接收所述請求信號的輸入端、控制端和與所述鎖存器的控制端連接的輸出端，所述邏輯模塊包括有接收所述請求信號的第一輸入端、接收所述響應(yīng)信號的第二輸入端和與所述鎖存模塊的控制端相連的輸出端，在所述請求信號的邏輯電平與所述響應(yīng)信號的邏輯電平不同時，所述邏輯模塊輸出一個邏輯電平的信號以使得所述鎖存模塊的輸出端輸出與其輸入端相同邏輯電平的信號，在所述請求信號的邏輯電平與所述響應(yīng)信號的邏輯電平相同時，所述邏輯模塊輸出另一個邏輯電平的信號以使得所述鎖存模塊的輸出端輸出的邏輯電平的狀態(tài)不變。
[0010]進一步的，所述邏輯模塊包括非門和異或門，所述非門的輸入端作為邏輯模塊的第二輸入端接收所述響應(yīng)信號，所述非門的輸出端連接所述異或門的一個輸入端，所述異或門的另一個輸入端作為邏輯模塊的第一輸入端接收所述請求信號，所述異或門的輸出端作為邏輯模塊的輸出端連接所述鎖存模塊的控制端，所述鎖存模塊為第一多路選擇器，第一多路選擇器的第一輸入端作為鎖存模塊的輸入端接收所述請求信號，第一多路選擇器的第二輸入端連接其輸出端，第一多路選擇器的輸出端作為所述鎖存模塊的輸出端連接所述鎖存器的控制端，第一多路選擇器的選擇端為所述鎖存模塊的控制端，所述鎖存器為第二多路選擇器，第二多路選擇器的第二輸入端接收所述請求信號，第二多路選擇器的第一輸入端連接其輸出端，第二多路選擇器的輸出端作為所述鎖存器的輸出端，第二多路選擇器的選擇端為所述鎖存器的控制端，在第一和第二多路選擇器的選擇端為第一邏輯電平時，第一和第二多路選擇器會選擇第二輸入端的數(shù)據(jù)信號作為其輸出端的輸出信號，在第一和第二多路選擇器的選擇端為第二邏輯電平時，第一和第二多路選擇器會選擇第一輸入端的數(shù)據(jù)信號作為其輸出端的輸出信號。
[0011]與現(xiàn)有技術(shù)相比，本發(fā)明完全摒棄了時鐘信號，其使用一組握手信號(請求信號和響應(yīng)信號)代替時鐘信號，并且在此基礎(chǔ)上設(shè)計了基于握手信號的非時鐘觸發(fā)寄存器，以消除時序電路的一系列缺點。
【【專利附圖】

【附圖說明】】
[0012]下面結(jié)合附圖和實例對本發(fā)明進一步說明。
[0013]圖1是現(xiàn)有技術(shù)中基于時鐘`觸發(fā)的寄存器的時序電路；
[0014]圖2是本發(fā)明中的非時鐘觸發(fā)寄存器在一個實施例中的結(jié)構(gòu)框圖；
[0015]圖3是本發(fā)明中的非時鐘觸發(fā)寄存器在一個更具體的實施例中的結(jié)構(gòu)框圖；
[0016]圖4為圖3中的非時鐘觸發(fā)寄存器的時序波形示意圖。
【具體實施方式】
[0017]下面結(jié)合附圖與實例對本發(fā)明做進一步說明。
[0018]此次所說明的附圖是用來提供對本發(fā)明的進一步理解，構(gòu)成本發(fā)明的一部分，本發(fā)明的示意實例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。
[0019]圖2是本發(fā)明中的非時鐘觸發(fā)寄存器200在一個實施例中的結(jié)構(gòu)框圖。如圖2所示，所述非時鐘觸發(fā)寄存器200包括鎖存器210和觸發(fā)電路220。
[0020]所述鎖存器210包括有輸入端、輸出端和控制端。在控制端為第一邏輯電平時，所述輸入端的數(shù)據(jù)信號被傳輸至所述輸出端，此狀態(tài)也可以被稱為數(shù)據(jù)輸入狀態(tài)。在所述控制端為第二邏輯電平時，所述鎖存器的輸出端輸出的數(shù)據(jù)信號保持不變，即保持在控制端為第一邏輯電平時所述鎖存器的輸出端輸出的數(shù)據(jù)信號，此狀態(tài)也可以被稱為數(shù)據(jù)鎖存狀態(tài)。第一邏輯電平為高電平和低電平中的一個，第二邏輯電平為高電平和低電平中的另一個，比如第一邏輯電平為高電平，第二邏輯電平為低電平。
[0021]觸發(fā)電路220包括接收請求信號的請求輸入端、接收響應(yīng)信號的響應(yīng)輸入端和與所述鎖存器210的控制端相連的輸出端。在所述請求信號為有效且所述響應(yīng)信號為無效時，所述觸發(fā)電路220輸出第一邏輯電平，在所述請求信號為無效且所述響應(yīng)信號為有效時，所述觸發(fā)電路220輸出第二邏輯電平。在所述請求信號變?yōu)橛行б欢螘r間后，所述響應(yīng)信號變?yōu)橛行?，在所述請求信號變?yōu)闊o效一段時間后，所述響應(yīng)信號變?yōu)闊o效。所述請求信號和所述響應(yīng)信號均為高電平有效；或者，所述請求信號和所述響應(yīng)信號均為低電平有效。
[0022]在一個優(yōu)選的實施例中，所述請求信號變?yōu)闊o效后，所述響應(yīng)信號才變?yōu)橛行?，所述請求信號和所述響?yīng)信號為脈沖信號(比如正脈沖信號)。具體的，所述請求信號為數(shù)據(jù)發(fā)送端發(fā)出的，其表示數(shù)據(jù)發(fā)送端有數(shù)據(jù)需要傳送，所述響應(yīng)信號是數(shù)據(jù)接收端發(fā)出的，其表示數(shù)據(jù)接收端已經(jīng)做好了準(zhǔn)備，所述請求信號和所述響應(yīng)信號相當(dāng)于數(shù)據(jù)發(fā)送端和數(shù)據(jù)接收端的握手信號。通常，所述請求信號是一個正脈沖信號，而所述響應(yīng)信號是一個延后的正脈沖信號。
[0023]總結(jié)來講，在所述請求信號為有效(脈沖時段為有效，其余為無效)且所述響應(yīng)信號為無效時，所述觸發(fā)電路200輸出第一邏輯電平，所述鎖存器210進入數(shù)據(jù)輸入狀態(tài)，在所述請求信號為無效且所述響應(yīng)信號為有效時，所述觸發(fā)電路220輸出第二邏輯電平，所述鎖存器210進入數(shù)據(jù)鎖存狀態(tài)。這樣，其完全摒棄了時鐘信號，其使用一組握手信號代替時鐘信號，并且在此基礎(chǔ)上設(shè)計了基于握手信號的非時鐘觸發(fā)寄存器，其完全可以替代現(xiàn)有的時鐘觸發(fā)的寄存器，從而可以消除時序電路的一系列缺點。
[0024]圖3是本發(fā)明中的非時鐘觸發(fā)寄存器在一個更具體的實施例中的結(jié)構(gòu)框圖，其詳細的顯示了鎖存器210和觸發(fā)電路220的具體結(jié)構(gòu)。
[0025]所述觸發(fā)電路220可以實現(xiàn)如下邏輯:在所述請求信號的邏輯電平與所述響應(yīng)信號的邏輯電平不同時，所述觸發(fā)電路220的輸出端輸出與所述請求信號相同的邏輯電平，在所述請求信號的邏輯電平與所述響應(yīng)信號的邏輯電平相同時，所述觸發(fā)電路220的輸出端輸出的邏輯電平的狀態(tài)不變。
[0026]如圖3所示，所述觸發(fā)電路220包括邏輯模塊221和鎖存模塊222。所述鎖存模塊220包括接收所述請求信號REQ_IN的輸入端、控制端和與所述鎖存器210的控制端連接的輸出端。所述邏輯模塊221包括有接收所述請求信號的第一輸入端、接收所述響應(yīng)信號ACK_IN的第二輸入端和與所述鎖存模塊222的控制端相連的輸出端。在所述請求信號的邏輯電平與所述響應(yīng)信號的邏輯電平不同時，所述邏輯模塊221輸出一個邏輯電平的信號以使得所述鎖存模塊222的輸出端輸出與其輸入端(即請求信號)相同邏輯電平的信號。在所述請求信號的邏輯電平與所述響應(yīng)信號的邏輯電平相同時，所述邏輯模塊221輸出另一個邏輯電平的信號以使得所述鎖存模塊222的輸出端輸出的邏輯電平的狀態(tài)不變。
[0027]再次參看圖3所示，所述邏輯模塊221包括非門INV和異或門X0R，所述非門的輸入端作為邏輯模塊221的第二輸入端接收所述響應(yīng)信號，所述非門的輸出端連接所述異或門的一個輸入端，所述異或門的另一個輸入端作為邏輯模塊221的第一輸入端接收所述請求信號，所述異或門的輸出端作為邏輯模塊221的輸出端連接所述鎖存模塊222的控制端。[0028]所述鎖存模塊222為第一多路選擇器MUXl，第一多路選擇器MUXl的第一輸入端SO作為鎖存模塊222的輸入端接收所述請求信號，第一多路選擇器MUXl的第二輸入端連接其輸出端，第一多路選擇器MUXl的輸出端作為所述鎖存模塊222的輸出端連接所述鎖存器210的控制端，第一多路選擇器MUXl的選擇端SEL為所述鎖存模塊221的控制端。
[0029]所述鎖存器210為第二多路選擇器MUX2，第二多路選擇器MUX2的第二輸入端SI接收所述請求信號，第二多路選擇器MUX2的第一輸入端SO連接其輸出端0UT，第二多路選擇器MUX2的輸出端作為所述鎖存器210的輸出端，第二多路選擇器MUX2的選擇端為所述鎖存器210的控制端。
[0030]在第一多路選擇器與第二多路選擇器具有相同的邏輯，在多路選擇器的選擇端為第一邏輯電平時，多路選擇器會選擇第二輸入端Si的數(shù)據(jù)信號作為其輸出端的輸出信號，在多路選擇器的選擇端為第二邏輯電平時，多路選擇器會選擇第一輸入端SO的數(shù)據(jù)信號作為其輸出端的輸出信號。
[0031]在一個更為具體的實施例中，請求信號REQ_IN為正脈沖，響應(yīng)信號ACK_IN為請求信號延遲后的正脈沖，第一邏輯電平為高電平。圖4為圖3中的非時鐘觸發(fā)寄存器的時序波形示意圖，其示意出了請求信號REQ_IN，響應(yīng)信號八0(_11邏輯模塊221的輸出X0R_0UT、鎖存模塊22的輸出MUX1_0UT的時序波形示意圖。如圖4所示，在Tl時間段時，REQ_IN和ACK_IN同為低電平，X0R_0UT為高，MUX1_0UT為低，此時鎖存器210為數(shù)據(jù)鎖存狀態(tài)；在T2時間段，REQ_IN為高(高有效)，ACK_IN為低，X0R_0UT變?yōu)榈?，MUX1_0UT變?yōu)楦?與此時的REQ_IN相同)，此時鎖存器210為數(shù)據(jù)輸入狀態(tài)；在T3時間段，REQ_IN和ACK_IN同為低電平，X0R_0UT為高，MUX1_0UT仍然持續(xù)高，鎖存器210持續(xù)為數(shù)據(jù)輸入狀態(tài)；在T4時間段，REQ_IN為低，ACK_IN為高(高有效)，X0R_0UT再次變?yōu)榈?，MUX1_0UT變?yōu)榈?與此時的REQ.1N相同)，此時鎖存器210回到數(shù)據(jù)鎖存狀態(tài)。
[0032]上述說明已經(jīng)充分揭露了本發(fā)明的【具體實施方式】。需要指出的是，熟悉該領(lǐng)域的技術(shù)人員對本發(fā)明的【具體實施方式】所做的任何改動均不脫離本發(fā)明的權(quán)利要求書的范圍。相應(yīng)地，本發(fā)明的權(quán)利要求的范圍也并不僅僅局限于前述【具體實施方式】。
【權(quán)利要求】
1.一種非時鐘觸發(fā)寄存器，其特征在于:其包括: 鎖存器，其包括有輸入端、輸出端和控制端，在控制端為第一邏輯電平時，所述輸入端的數(shù)據(jù)信號被傳輸至所述輸出端，在所述控制端為第二邏輯電平時，所述鎖存器的輸出端輸出的數(shù)據(jù)信號保持不變； 觸發(fā)電路，其包括接收請求信號的請求輸入端、接收響應(yīng)信號的響應(yīng)輸入端和與所述鎖存器的控制端相連的輸出端，在所述請求信號為有效且所述響應(yīng)信號為無效時，所述觸發(fā)電路輸出第一邏輯電平，在所述請求信號為無效且所述響應(yīng)信號為有效時，所述觸發(fā)電路輸出第二邏輯電平， 其中在所述請求信號變?yōu)橛行б欢螘r間后，所述響應(yīng)信號變?yōu)橛行?，在所述請求信號變?yōu)闊o效一段時間后，所述響應(yīng)信號變?yōu)闊o效。
2.如權(quán)利要求1所述的非時鐘觸發(fā)寄存器，其特征在于:所述請求信號變?yōu)闊o效后，所述響應(yīng)信號才變?yōu)橛行В稣埱笮盘柡退鲰憫?yīng)信號為脈沖信號。
3.如權(quán)利要求1所述的非時鐘觸發(fā)寄存器，其特征在于:所述請求信號和所述響應(yīng)信號均為高電平有效；或者，所述請求信號和所述響應(yīng)信號均為低電平有效，第一邏輯電平為高電平和低電平中的一個，第二邏輯電平為高電平和低電平中的另一個。
4.如權(quán)利要求1所述的非時鐘觸發(fā)寄存器，其特征在于:在所述請求信號的邏輯電平與所述響應(yīng)信號的邏輯電平不同時，所述觸發(fā)電路的輸出端輸出與所述請求信號相同的邏輯電平，在所述請求信號的邏輯電平與所述響應(yīng)信號的邏輯電平相同時，所述觸發(fā)電路的輸出端輸出的邏輯電平的狀態(tài)不變， 所述請求信號為脈沖信號，所述響應(yīng)信號為基于所述請求信號形成的脈沖信號。
5.如權(quán)利要求4所述的非時鐘觸發(fā)寄存器，其特征在于:所述觸發(fā)電路包括邏輯模塊和鎖存模塊， 所述鎖存模塊包括接收所述請求信號的輸入端、控制端和與所述鎖存器的控制端連接的輸出端，所述邏輯模塊包括有接收所述請求信號的第一輸入端、接收所述響應(yīng)信號的第二輸入端和與所述鎖存模塊的控制端相連的輸出端， 在所述請求信號的邏輯電平與所述響應(yīng)信號的邏輯電平不同時，所述邏輯模塊輸出一個邏輯電平的信號以使得所述鎖存模塊的輸出端輸出與其輸入端相同邏輯電平的信號， 在所述請求信號的邏輯電平與所述響應(yīng)信號的邏輯電平相同時，所述邏輯模塊輸出另一個邏輯電平的信號以使得所述鎖存模塊的輸出端輸出的邏輯電平的狀態(tài)不變。
6.如權(quán)利要求5所述的非時鐘觸發(fā)寄存器，其特征在于: 所述邏輯模塊包括非門和異或門，所述非門的輸入端作為邏輯模塊的第二輸入端接收所述響應(yīng)信號，所述非門的輸出端連接所述異或門的一個輸入端，所述異或門的另一個輸入端作為邏輯模塊的第一輸入端接收所述請求信號，所述異或門的輸出端作為邏輯模塊的輸出端連接所述鎖存模塊的控制端， 所述鎖存模塊為第一多路選擇器，第一多路選擇器的第一輸入端作為鎖存模塊的輸入端接收所述請求信號，第一多路選擇器的第二輸入端連接其輸出端，第一多路選擇器的輸出端作為所述鎖存模塊的輸出端連接所述鎖存器的控制端，第一多路選擇器的選擇端為所述鎖存模塊的控制端， 所述鎖存器為第二多路選擇器，第二多路選擇器的第二輸入端接收所述請求信號，第二多路選擇器的第一輸入端連接其輸出端，第二多路選擇器的輸出端作為所述鎖存器的輸出端，第二多路選擇器的選擇端為所述鎖存器的控制端， 在第一和第二多路選擇器的選擇端為第一邏輯電平時，第一和第二多路選擇器會選擇第二輸入端的數(shù)據(jù)信號作為其輸出端的輸出信號，在第一和第二多路選擇器的選擇端為第二邏輯電平時，第一和第二多路選擇器會選擇第一輸入端的數(shù)據(jù)信號作為其輸出端的輸出信號。`
【文檔編號】H03K5/22GK103873031SQ201410080642
【公開日】2014年6月18日 申請日期:2014年3月6日 優(yōu)先權(quán)日:2014年3月6日
【發(fā)明者】李國宏, 湯大勇, 郁仁昌, 毛成烈 申請人:無錫力芯微電子股份有限公司