一種基于fpga的σ-δ型模數(shù)轉(zhuǎn)換器的制造方法
【專利摘要】本實用新型涉及一種基于FPGA的Σ-Δ型模數(shù)轉(zhuǎn)換器，其特點在于包括可編程門陣列控制模塊與重構濾波器，其中可編程門陣列控制模塊由低壓差分電壓信號接口、數(shù)字核、ADC輸出接口及時鐘輸入接口構成，所述重構濾波器由二階RC電路組成，該二階RC電路的一端與低壓差分電壓信號接口的負極相電連接，該二階RC電路的另一端與數(shù)字內(nèi)核的數(shù)字輸出接口相電連接；所述低壓差分電壓信號接口的正極串接有一電容作模擬信號輸入端,所述數(shù)字核為數(shù)字抽取濾波器。本實用新型的優(yōu)點：設計簡單，電路外圍只有簡單的RC電路；實現(xiàn)方便靈活；集成度高，大部分的芯片面積都集成在FPGA芯片內(nèi)部；能夠正確地預測電路性能，減少電路級上的錯誤，縮短開發(fā)周期。
【專利說明】—種基于FPGA的Σ-Δ型模數(shù)轉(zhuǎn)換器
【技術領域】
[0001]本實用新型涉及一種基于FPGA的Σ-Λ型模數(shù)轉(zhuǎn)換器，是一種利用FPGA芯片和Σ-Δ調(diào)制技術實現(xiàn)高精度A/D轉(zhuǎn)換的解決方案。
【背景技術】
[0002]隨著超大規(guī)模集成電路(VLSI)和片上系統(tǒng)(SOC)的快速發(fā)展，Σ-Δ ADC已成為高精度模數(shù)轉(zhuǎn)換器設計的一種切實可行的解決方案。與其他轉(zhuǎn)換器相比，它具有低功耗、低成本、高精度、占有芯片面積較少等優(yōu)勢。
[0003]近年來，國內(nèi)外在結合FPGA與Σ-Λ調(diào)制技術設計A/D轉(zhuǎn)換電路，提高其性能方面做了不少的研究和努力。研究出可以采用FPGA內(nèi)部的LVDS來實現(xiàn)模數(shù)轉(zhuǎn)換器的設計，從而使得該模數(shù)轉(zhuǎn)換器的外圍非常簡單。
[0004]盡管基于FPGA的Σ-Λ模數(shù)轉(zhuǎn)換器非常簡單，但是，大多數(shù)設計都是通過編寫硬件描述語言(VHDL或者是Verilog HDL)完成底層電路的設計來實現(xiàn)的。對于想要設計簡單的Σ-Λ模數(shù)轉(zhuǎn)換芯片、但又不熟悉硬件描述語言的設計者來說，會顯得有些困難。
實用新型內(nèi)容
[0005]本實用新型的目的在于提供一種基于FPGA的Σ - Λ型模數(shù)轉(zhuǎn)換器，該模數(shù)轉(zhuǎn)換器設計簡單，實現(xiàn)方便靈活，集成度高，大部分的芯片面積都集成在FPGA芯片內(nèi)部，能夠正確地預測電路性能，為集成電路設計者提供可靠的電路設計指導，減少電路級上的錯誤，縮短開發(fā)周期。
[0006]本實用新型的技術方案是這樣實現(xiàn)的:
[0007]一種基于FPGA的Σ-Λ型模數(shù)轉(zhuǎn)換器，其特點在于包括可編程門陣列控制模塊與重構濾波器，其中可編程門陣列控制模塊由低壓差分電壓信號接口、數(shù)字核、ADC輸出接口及時鐘輸入接口構成，所述重構濾波器由二階RC電路組成，該二階RC電路的一端與低壓差分電壓信號接口的負極相電連接，該二階RC電路的另一端與數(shù)字內(nèi)核的數(shù)字輸出接口相電連接；所述低壓差分電壓信號接口的正極串接有一電容作模擬信號輸入端，所述數(shù)字核為數(shù)字抽取濾波器。
[0008]本實用新型的有益效果:
[0009](I)設計簡單，外圍只需簡單的RC電路，就能實現(xiàn)A/D轉(zhuǎn)換功能。
[0010](2)采用自頂向下的方法，通過建立模型來進行電路設計；設計思想簡捷，實現(xiàn)方便靈活。
[0011](3)集成度高，大部分的芯片面積都集成在FPGA芯片內(nèi)部。
[0012](4)產(chǎn)生代碼時，通過設置不同的FPGA器件，可以將設計應用到不同的開發(fā)板，可移植性好。
[0013](5)能夠正確地預測電路性能，為集成電路設計者提供可靠的電路設計指導，減少電路級上的錯誤，縮短開發(fā)周期。[0014](6)具有高精度、低功耗、低成本的特點，適合于數(shù)字音頻信號處理、測量、醫(yī)療電子和無線通訊等高精度、高速、低壓、低功耗的領域。
【專利附圖】

【附圖說明】
[0015]圖1為本實用新型的基于FPGA的Σ-Λ型模數(shù)轉(zhuǎn)換器電路實現(xiàn)方框原理圖。
[0016]圖2為本實用新型的基于FPGA的Σ-Λ型模數(shù)轉(zhuǎn)換器設計框圖。其中，大虛線框表示在FPGA內(nèi)部實現(xiàn)的部分，主要包括LVDS、D觸發(fā)器和CIC數(shù)字抽取濾波器；小虛線框則表示積分器部分，是一個二階RC電路，與傳統(tǒng)的Σ-Λ調(diào)制器相比，其不同在于將積分環(huán)節(jié)放到反饋回路中。
[0017]圖3為本本實用新型的基于FPGA的二階Σ-Λ型ADC系統(tǒng)模型圖。根據(jù)電路實現(xiàn)設計框圖，利用Matlab/Simulink建立的基于FPGA的二階Σ-Λ型ADC系統(tǒng)模型圖。主要包括D觸發(fā)器、積分環(huán)節(jié)、CIC數(shù)字抽取濾波器和PSD模塊等。
【具體實施方式】
[0018]如圖1所示，本實用新型所述的一種基于FPGA的Σ-Λ型模數(shù)轉(zhuǎn)換器，其包括可編程門陣列(Field Programmable Gate Array, FPGA)控制模塊I與重構濾波器2,其中可編程門陣列控制模塊I由低壓差分電壓信號接口(Low Voltage Differential Signaling,1^05)11、數(shù)字核1240(:輸出接口 13及時鐘輸入接口 14構成，所述重構濾波器2由二階RC電路組成，該二階RC電路的一端與低壓差分電壓信號接口 11的負極相電連接，該二階RC電路的另一端與數(shù)字內(nèi)核12的數(shù)字輸出接口 16相電連接；所述低壓差分電壓信號接口 11的正極串接有一電容C作模擬信號輸入端15，所述數(shù)字核12為數(shù)字抽取濾波器。
[0019]所述可編程門陣列控制模塊I中自帶的LVDS作為Σ-Λ型模數(shù)轉(zhuǎn)換器中的模擬輸入端，集成在可編程門陣列`控制模塊I內(nèi)部的數(shù)字核12是一個數(shù)字抽取濾波器，它是利用自頂向下(Top-Down)的方法,通過在Matlab/Simulink環(huán)境中進行行為級建模,并自動生成代碼來實現(xiàn)的。在Matlab/Simulink環(huán)境中進行行為級建模，是指對基于FPGA的二階Σ-Δ型模數(shù)轉(zhuǎn)換器進行理想建模仿真，而且實現(xiàn)二階Σ-Λ型ADC的性能指標。輸出信號的信噪失真比(SNDR)達到-86.6dB，有效位數(shù)(ENOB)達到14位。所述可編程門陣列控制模塊I的二階Σ-Δ型模數(shù)轉(zhuǎn)換器模型,利用Synphony Model Compiler AE(簡稱SynphonyHLS)可以自動生成數(shù)字抽取濾波器的Verilog HDL源代碼和測試平臺，并經(jīng)EDA工具仿真驗證了該方法的可實現(xiàn)性。所述的經(jīng)EDA工具仿真驗證成功的源代碼可以直接通過JTAG下載至FPGA開發(fā)板上并進行測試，從而實現(xiàn)基于FPGA的Σ-Λ型模數(shù)轉(zhuǎn)換器。本實用新型的設計過程都是自動產(chǎn)生的代碼，不需要編程。本實用新型所述的FPGA芯片采用Actel公司的ProASIC3系列208引腳的A3P250芯片，主頻為IOOMHz。
[0020]本實用新型的有益效果是:本實用新型運用Matlab和Simulink對A/D模塊進行算法模塊設計，輸出信號的信噪失真比(SNDR)達到_86.6dB，有效位數(shù)(ENOB)達到14位；并利用Synphony HLS根據(jù)算法模塊自動生成Verilog HDL源代碼,最后通過Libero集成設計工具對代碼進行EDA仿真驗證，為基于FPGA的Σ-Λ型模數(shù)轉(zhuǎn)換器的設計提供了一種簡單、直觀的設計方法。其優(yōu)勢主要包括:(1)設計簡單，外圍只需簡單的RC電路，就能實現(xiàn)A/D轉(zhuǎn)換功能；(2)采用自頂向下的方法，通過建立模型來進行電路設計。設計思想簡捷，實現(xiàn)方便靈活；(3)集成度高，大部分的芯片面積都集成在FPGA芯片內(nèi)部；(4)產(chǎn)生代碼時，通過設置不同的FPGA器件，可以將設計應用到不同的開發(fā)板，可移植性好；(5)能夠正確地預測電路性能，為集成電路設計者提供可靠的電路設計指導，減少電路級上的錯誤，縮短開發(fā)周期；(6)具有高精度、低功耗、低成本的特點，適合于數(shù)字音頻信號處理、測量、醫(yī)療電子和無線通訊等高精度、高速、低壓、低功耗的領域。
[0021]下面將結合附圖2和附圖3與對本實用新型作進一步說明:
[0022]如圖2所示為本實用新型的設計框圖，其關鍵在于Σ-Λ調(diào)制器和數(shù)字抽取濾波兩大部分，它的總目標在于:在盡可能低的過采樣率條件下，保持系統(tǒng)的穩(wěn)定性，并用做好的結構獲得最佳的信噪比參數(shù)。其中，大虛線框表示在FPGA內(nèi)部實現(xiàn)的部分，小虛線框則表示積分器部分，與傳統(tǒng)的Σ-Λ調(diào)制器相比，其不同在于將積分環(huán)節(jié)放到反饋回路中。采樣寄存器則通過簡單的D觸發(fā)器來實現(xiàn)。首先，輸入信號與積分器輸出值在LVDS接收端進行比較，結果以比特流的形式輸出到CIC濾波器及后續(xù)的濾波模塊，利用FPGA引腳作為I位輸出DAC，輸出到外部積分器。LVDS的輸出信號只有一位位寬。為了獲得更高比特的分辨率，必須對其進行濾波和抽取才能得到合適的輸出。
[0023]根據(jù)如圖2所示的設計框圖，建立了如圖3所示的基于FPGA的二階Σ-Λ型ADC系統(tǒng)建模圖。其中，模型主要包括Σ-Λ調(diào)制器模塊和CIC數(shù)字抽取濾波器兩大部分。Σ-Δ調(diào)制器主要由比較器、D觸發(fā)器和積分環(huán)節(jié)構成，接下來將重點介紹模型中各部分的參數(shù)設定情況。
[0024](I)D觸發(fā)器:主要進行過采樣，輸出數(shù)字O或數(shù)字1，其重要參數(shù)為采樣時鐘頻率CLK。假設本設計在一個信號周期內(nèi)采樣1024點，選用的FPGA時鐘頻率為100MHz，則輸入信號的頻率范圍為0-48KHZ。本設計設定的輸入信號帶寬fb為IOkHz，過采樣率OSR為64，因此，將時鐘頻率CLK設定為10000 *1024Hz，它意味著在一個信號周期內(nèi)可以采樣1024點，根據(jù)公式Fs=2*fb*0SR，經(jīng)過CIC抽取濾波器64降采樣后將輸出16個AD采樣值，平均每次AD轉(zhuǎn)換的時間為6.25us。
[0025](2)積分環(huán)節(jié):代替基于FPGA的Σ-Λ型模數(shù)轉(zhuǎn)換器設計框圖中的RC電路，在模型中可用傳遞函數(shù)來代替，積分常數(shù)gamma的大小與ADC的轉(zhuǎn)換時間有關，6-7個時間常數(shù)可以達到穩(wěn)定，即在6-7 gamma =6.25us時，可以確保完成一次AD轉(zhuǎn)換，則時間常數(shù)gamma =RC約為lus。從而可以進一步設定R、C的值，R=1000Hz，C=InF ;—階RC電路的傳遞函數(shù)如公式(1.1)所示:
[0026]在進行行為級建模時，二階或L階的Σ-Λ型調(diào)制器則體現(xiàn)在反饋回路中兩個或L個一階RC傳輸函數(shù)的級聯(lián)，形式非常地簡單。
[0027](3)CIC數(shù)字抽取濾波器:主要是將D觸發(fā)器輸出的高速比特流進行抽取、濾波，得到一定的的低速率、高分辨率的數(shù)字量。根據(jù)CIC濾波器的級數(shù)N與模擬調(diào)制器階數(shù)L有關，一般情況下取N =L+1。由于該模擬調(diào)制器階數(shù)為2，過采樣率為64，因此，CIC數(shù)字抽取濾波器的階數(shù)為3、過采樣率為64。
[0028](4)PSD模塊:PSD模塊是SDT00LB0X工具箱中用來計算信號的功率譜密度的模塊，本實施例中主要用它來計算信號噪聲失真比SNDR和有效位數(shù)ΕΝ0Β。
[0029](5)通過上述描述，本實例中以幅度為IV、頻率為IOKHz的正弦信號為輸入信號，二階RC電路傳遞函數(shù)為積分環(huán)節(jié)、采樣頻率CLK為1024*10000Hz，以及CIC數(shù)字抽取濾波器為3階64降采樣為例，對如圖3所示的模型進行仿真，使得輸出信號的信噪失真比(SNDR)達到-86.6dB，有效位數(shù)(ENOB)達到14位；
[0030](6)本實施例還涉及一種通過模型自動產(chǎn)生源代碼和測試平臺的方法。通過將所述的模型導入Synphony HLS,能夠自動產(chǎn)生Verilog HDL源代碼和測試平臺。
[0031](7)本實施例采用的是Actel公司的ProASIC3系列208引腳的A3P250芯片，其主頻為100MHz。將Verilog HDL源代碼和測試平臺放入Libero集成設計工具中進行EDA驗證，達到與Matlab/Simulink中相一致的結果,驗證了該方法的可實現(xiàn)性。
[0032]本實用新型中所述具體實施案例僅為本實用新型的較佳實施案例而已，并非對本實用新型的技術范圍作任何限制，凡是依據(jù)本實用新型的技術實質(zhì)對上面實施例所作的任何細微修改、等同變化與修飾，均仍屬于本實用新型的保護范圍內(nèi)。
【權利要求】
1.一種基于FPGA的Σ-Λ型模數(shù)轉(zhuǎn)換器，其特征在于:包括可編程門陣列控制模塊(I)與重構濾波器(2)，其中可編程門陣列控制模塊(I)由低壓差分電壓信號接口(11)、數(shù)字核(12)、ADC輸出接口( 13)及時鐘輸入接口( 14)構成，所述重構濾波器(2)由二階RC電路組成，該二階RC電路的一端與低壓差分電壓信號接口( 11)的負極相電連接，該二階RC電路的另一端與數(shù)字內(nèi)核(12)的數(shù)字輸出接口相電連接；所述低壓差分電壓信號接口( 11)的正極串接有一電容(C)作模擬信號輸入端(15)，所述數(shù)字核(12)為數(shù)字抽取濾波器。
【文檔編號】H03M1/12GK203445860SQ201320433011
【公開日】2014年2月19日 申請日期:2013年7月20日 優(yōu)先權日:2013年7月20日
【發(fā)明者】丁磊, 江志文, 林小平, 鄧杰航, 張靜 申請人:佛山市廣華合志科技有限公司