實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路的制作方法
【專利摘要】本發(fā)明涉及一種實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其中包括I路信號(hào)鎖存模塊、Q路信號(hào)鎖存模塊、相位差正弦值計(jì)算模塊、相位差余弦值計(jì)算模塊、相位差象限判斷模塊和恢復(fù)補(bǔ)償模塊，所述的相位差正弦值計(jì)算模塊的輸入端分別與所述的I路音頻信號(hào)、所述的I路信號(hào)鎖存模塊的輸出端、所述的Q路音頻信號(hào)和所述的Q路信號(hào)鎖存模塊的輸出端相連接。采用該種結(jié)構(gòu)的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，可以實(shí)現(xiàn)完全利用硬件結(jié)構(gòu)實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能，不需要任何軟件的干預(yù)，大大降低了系統(tǒng)進(jìn)行相位判斷時(shí)對系統(tǒng)資源的損耗，降低了對數(shù)據(jù)處理器的負(fù)擔(dān)，結(jié)構(gòu)簡單，使用方便，具有更廣泛的應(yīng)用范圍。
【專利說明】實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及音頻信號(hào)處理領(lǐng)域，尤其涉及音頻信號(hào)的相位判斷領(lǐng)域，具體是指一種實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路。

【背景技術(shù)】
[0002]目前，NICAM (Near Instantaneous Companded Aud1 Multiplex)即_音的解碼的應(yīng)用不是非常普遍，已有的NICAM解碼部分的相位判斷基本上都用通過軟件實(shí)現(xiàn)，即通過DSP (Digital Signal Processer)即數(shù)字信號(hào)處理器做計(jì)算,將相應(yīng)的輸入輸出和中間處理都存儲(chǔ)在DSP資源中，DSP處理器實(shí)時(shí)接收音頻數(shù)據(jù)存儲(chǔ)后，再進(jìn)行相位判斷。
[0003]用18.432MHz的采樣頻率取得的NICAM音頻信號(hào)經(jīng)過數(shù)字控制振蕩器下變頻，余弦滾降及低通濾波后的解調(diào)過程后就可以進(jìn)行解碼，解碼過程的第一步便是進(jìn)行相位判斷，相位判斷可以用硬件實(shí)現(xiàn)也可以用軟件實(shí)現(xiàn)，因?yàn)榻?jīng)過解調(diào)的數(shù)據(jù)仍為18.432MHz，若用軟件實(shí)現(xiàn)，數(shù)據(jù)量非常大，對DSP的需求也非常高。
[0004]因此如果使用軟件進(jìn)行相位判斷，計(jì)算過程實(shí)現(xiàn)將占用大量的DSP資源，由于提高了 DSP在整個(gè)處理過程中的處理速度，接收的數(shù)據(jù)量非常大，而處理完的數(shù)據(jù)量非常小，因此占用大量的DSP系統(tǒng)資源。


【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的是克服了上述現(xiàn)有技術(shù)的缺點(diǎn)，提供了一種能夠?qū)崿F(xiàn)完全使用硬件對音頻信號(hào)進(jìn)行相位判斷、結(jié)構(gòu)簡單、使用方便、具有更廣泛的應(yīng)用范圍的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路。
[0006]為了實(shí)現(xiàn)上述目的，本發(fā)明的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路具有如下構(gòu)成:
[0007]該實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，主要特點(diǎn)是，所述的電路包括:
[0008]I路信號(hào)鎖存模塊，用以鎖存解調(diào)后的I路音頻信號(hào)；
[0009]Q路信號(hào)鎖存模塊，用以鎖存解調(diào)后的Q路音頻信號(hào)；
[0010]相位差正弦值計(jì)算模塊，用以計(jì)算所述的I路信號(hào)和Q路信號(hào)的相位差的正弦值，該相位差正弦值計(jì)算模塊的輸入端分別與所述的I路音頻信號(hào)、所述的I路信號(hào)鎖存模塊的輸出端、所述的Q路音頻信號(hào)和所述的Q路信號(hào)鎖存模塊的輸出端相連接；
[0011]相位差余弦值計(jì)算模塊，用以計(jì)算所述的I路信號(hào)和Q路信號(hào)的相位差的余弦值，該相位差余弦值計(jì)算模塊的輸入端分別與所述的I路音頻信號(hào)、所述的I路信號(hào)鎖存模塊的輸出端、所述的Q路音頻信號(hào)和所述的Q路信號(hào)鎖存模塊的輸出端相連接；
[0012]相位差象限判斷模塊，用以根據(jù)相位差的正弦值和相位差的余弦值確定相位差所在坐標(biāo)軸的象限，該相位差象限判斷模塊的輸入端分別與所述的相位差正弦值計(jì)算模塊的輸出端和所述的相位差余弦值計(jì)算模塊的輸出端相連接；
[0013]恢復(fù)補(bǔ)償模塊，用以恢復(fù)音頻信號(hào)和輸出相位差值，該恢復(fù)補(bǔ)償模塊的輸入端與所述的相位差象限判斷模塊的輸出端相連接。
[0014]較佳地，所述的I路信號(hào)鎖存模塊包括第一 D觸發(fā)器陣列，所述的第一 D觸發(fā)器陣列的輸入端與所述的I路輸入信號(hào)相連接，所述的第一 D觸發(fā)器陣列的輸出端分別與所述的相位差正弦值計(jì)算模塊和相位差余弦值計(jì)算模塊相連接。
[0015]更佳地，所述的第一 D觸發(fā)器陣列包括51個(gè)I路D觸發(fā)器，第一個(gè)I路D觸發(fā)器的輸入端與所述的I路輸入信號(hào)相連接，第二個(gè)至第51個(gè)I路D觸發(fā)器的輸入端分別與前一個(gè)I路D觸發(fā)器的輸出端相連接，所述的第51個(gè)I路D觸發(fā)器分別與所述的相位差正弦值計(jì)算模塊和相位差余弦值計(jì)算模塊相連接。
[0016]較佳地，所述的Q路信號(hào)鎖存模塊包括第二 D觸發(fā)器陣列，所述的第二 D觸發(fā)器陣列的輸入端與所述的Q路輸入信號(hào)相連接，所述的第二 D觸發(fā)器陣列的輸出端分別與所述的相位差正弦值計(jì)算模塊和相位差余弦值計(jì)算模塊相連接。
[0017]更佳地，所述的第二 D觸發(fā)器陣列包括51個(gè)Q路D觸發(fā)器，第一個(gè)Q路D觸發(fā)器的輸入端與所述的Q路輸入信號(hào)相連接，第二個(gè)至第51個(gè)Q路D觸發(fā)器的輸入端分別與前一個(gè)Q路D觸發(fā)器的輸出端相連接，所述的第51個(gè)Q路D觸發(fā)器的輸出端分別與所述的相位差正弦值計(jì)算模塊和相位差余弦值計(jì)算模塊相連接。
[0018]較佳地，所述的相位差正弦值計(jì)算模塊包括第一乘法器、第二乘法器、第三D觸發(fā)器陣列、第四觸發(fā)器陣列和第一加法器，所述的第一乘法器的輸入端分別與Q路輸入信號(hào)和所述的Q路信號(hào)鎖存模塊相連接，所述的第一乘法器的輸出端通過第三D觸發(fā)器陣列與第一加法器相連接，所述的第二乘法器的輸入端分別與I路輸入信號(hào)和所述的I路信號(hào)鎖存模塊相連接，所述的第二乘法器的輸出端通過第四D觸發(fā)器陣列與第一加法器相連接，所述的第一加法器的輸出端與所述的相位差象限判斷模塊相連接。
[0019]較佳地，所述的相位差余弦值計(jì)算模塊包括第三乘法器、第四乘法器、第五D觸發(fā)器陣列、第六D觸發(fā)器陣列和第二加法器，所述的第一乘法器的輸入端與相連接，所述的第三乘法器的輸入端分別與Q路輸入信號(hào)和Q路信號(hào)鎖存模塊相連接，所述的第三乘法器的輸出端通過第五D觸發(fā)器陣列與第二加法器相連接，所述的第四乘法器的輸入端分別與所述的I路輸入信號(hào)和I路信號(hào)鎖存模塊相連接，所述的第四乘法器的輸出端通過第六D觸發(fā)器陣列與第二加法器相連接，所述的第二加法器與所述的相位差象限判斷模塊相連接。
[0020]較佳地，所述的相位差象限判斷模塊包括第一反相器、第一延時(shí)器、第二反相器、第二延時(shí)器、第一比較器、第二比較器、第三比較器、第一選擇器、第二選擇器和第三選擇器，所述的相位差正弦值計(jì)算模塊的輸出端通過第一反相器、第一延時(shí)器與第一比較器的輸入端相連接，該第一比較器的另一輸入端與所述的相位差正弦值計(jì)算模塊的輸出端相連接，所述的第一選擇器的兩個(gè)選擇端分別與第一象限標(biāo)志位和第二象限標(biāo)志位相連接，該第一選擇器的控制端與第一比較器的輸出端相連接，所述的相位差余弦值計(jì)算模塊的輸出端通過第二反相器、第二延時(shí)器與第二比較器的輸入端相連接，該第二比較器的另一輸入端與所述的相位差正弦值計(jì)算模塊的輸出端相連接，所述的第二選擇器的兩個(gè)選擇端分別與第三象限標(biāo)志位和第四象限標(biāo)志位相連接，該第二選擇器的控制端與所述的第二比較器的輸出端相連接，所述的第三比較器的輸入端分別與所述的相位差正弦計(jì)算模塊的輸出信號(hào)和相位差余弦計(jì)算模塊的輸出信號(hào)相連接，所述的第三選擇器的選擇端分別與所述的第一選擇器的輸出端和第二選擇器的輸出端相連接，該第三選擇器的控制端與所述的第三比較器的輸出端相連接，該第三選擇器的輸出端與所述的恢復(fù)補(bǔ)償模塊相連接。
[0021]更佳地，所述的第一象限標(biāo)志位為0，所述的第二象限標(biāo)志位為1，所述的第三象限標(biāo)志位為2，所述的第四象限標(biāo)志位為3。
[0022]較佳地，所述的恢復(fù)補(bǔ)償模塊包括:
[0023]相位差象限比較單元，與所述的相位差象限判斷模塊的輸出端相連接，用以比較當(dāng)前輸入的象限值和前一次鎖存的象限值是否相同；
[0024]加法鎖存單元，該加法鎖存單元的輸出端與該加法鎖存單元的第一輸入端相連接;
[0025]第四比較器，該第四比較器的第一輸入端與數(shù)字常量信號(hào)50相連接，且該第四比較器的第二輸入端與所述的加法鎖存單元的輸出端相連接，該第四比較器的輸出端分別與所述的加法鎖存單元的控制端和所述的相位差象限比較單元的控制端相連接；
[0026]第五比較器，該第五比較器的第一輸入端與數(shù)字常量信號(hào)9相連接，且該第五比較器的第二輸入端與所述的加法鎖存單元的輸出端相連接；
[0027]第六比較器，該第六比較器的第一輸入端與數(shù)字常量信號(hào)24相連接，且該第六比較器的第二輸入端與所述的加法鎖存單元的輸出端相連接；
[0028]第四選擇器，該第四選擇器的第一選擇端與數(shù)字常量信號(hào)I相連接，且該第四選擇器的第一選擇端與數(shù)字常量信號(hào)“負(fù)49”相連接，該第四選擇器的控制端分別與所述的第五比較器的輸出端、第六比較器的輸出端、相位差象限比較單元相連接，該第四選擇器的輸出端與所述的加法鎖存單元的第二輸入端相連接；
[0029]邏輯與計(jì)算單元，該邏輯與計(jì)算單元的第一輸入端與所述的相位差象限比較單元的輸出端相連接，且該邏輯與計(jì)算單元的輸出端與所述的第六比較器的輸出端相連接；
[0030]選擇鎖存單元，該選擇鎖存單元的第一選擇端與數(shù)字常量信號(hào)O相連接，且該選擇鎖存單元的第二選擇端與數(shù)字常量信號(hào)I相連接；
[0031]邏輯或計(jì)算單元，該邏輯或計(jì)算單元的第一輸入端與所述的第四比較器的輸出端相連接，該邏輯或計(jì)算單元的第二輸入端與所述的與計(jì)算單元的輸出端相連接；該邏輯或計(jì)算單元的輸出端與所述的選擇鎖存單元的控制端相連接；
[0032]第七D觸發(fā)器，該第七D觸發(fā)器的第一輸入端與相位差象限比較單元的鎖存端相連接，該第七D觸發(fā)器的第二輸入端與所述的或計(jì)算單元的輸出端相連接。
[0033]更佳地，所述的相位差象限比較單元包括第八D觸發(fā)器和第七比較器，所述的相位差象限判斷模塊的輸出端通過第八D觸發(fā)器與第七比較器的輸入端相連接，該第七比較器的另一輸入端與所述的相位差象限判斷模塊的輸出端相連接，該第八D觸發(fā)器的輸出端與所述的第七D觸發(fā)器的輸入端相連接，該第八D觸發(fā)器的控制端與所述的第四比較器的輸出端相連接。
[0034]更佳地，所述的加法鎖存單元包括第三加法器和第九D觸發(fā)器，該第三加法器的輸入端分別與所述的第九觸發(fā)器的輸出端、第四選擇器的輸出端相連接，所述的第九觸發(fā)器的輸入端與第三加法器的輸出端相連接，該第九觸發(fā)器的控制端與所述的第七觸發(fā)器的輸出端相連接。
[0035]更佳地，所述的選擇鎖存單元包括第五選擇器和第十D觸發(fā)器，所述的第五選擇器的選擇端分別與數(shù)字常量信號(hào)O和數(shù)字常量信號(hào)I相連接，所述的第五選擇器的輸出端與所述的第十D觸發(fā)器的輸入端相連接。
[0036]采用了該發(fā)明中的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，具有如下有益效果:
[0037]1、通過硬件電路實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能，可將輸入的數(shù)據(jù)量降低50倍后輸出給DSP，大大節(jié)省了后端音頻處理的系統(tǒng)資源使用量，以及降低了后端DSP處理的處理速率。
[0038]2、經(jīng)過硬件相位判斷的過程過程，數(shù)據(jù)從采樣頻率為18.432MHz兩路32位的數(shù)據(jù)得到364KHz的一路2位的數(shù)據(jù)輸出，將解調(diào)后的NICAM數(shù)據(jù)直接進(jìn)行相位判斷，節(jié)省了 DSP進(jìn)行相位判斷的過程，減少了數(shù)據(jù)傳輸?shù)紻SP系統(tǒng)的資源開銷，降低了 DSP進(jìn)行解碼的資源消耗，提高了解碼速度。
[0039]3、完全用硬件實(shí)現(xiàn)相位判斷，不需要任何軟件的干預(yù)，輸入數(shù)據(jù)的頻率較低(18.432MHz)，在這個(gè)頻率下用硬件完成四個(gè)32位的乘法和2個(gè)64位的加法運(yùn)算，大大降低了 DSP進(jìn)行龐大的乘法和加法運(yùn)算的消耗，用硬件流水線的方式實(shí)時(shí)存儲(chǔ)連續(xù)的51對輸入數(shù)據(jù)，減少了 DSP對系統(tǒng)資源的訪問和使用，大大降低了 DSP開銷，節(jié)省了系統(tǒng)資源。

【專利附圖】

【附圖說明】
[0040]圖1為本發(fā)明的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路的結(jié)構(gòu)示意圖。
[0041]圖2為本發(fā)明的第一 D觸發(fā)器陣列的組成示意圖。
[0042]圖3為本發(fā)明的相位差正弦值計(jì)算模塊的組成示意圖。
[0043]圖4為本發(fā)明的相位差象限判斷模塊的組成示意圖。
[0044]圖5為本發(fā)明的恢復(fù)補(bǔ)償模塊的組成示意圖。

【具體實(shí)施方式】
[0045]為了能夠更清楚地描述本發(fā)明的技術(shù)內(nèi)容，下面結(jié)合具體實(shí)施例來進(jìn)行進(jìn)一步的描述。
[0046]本發(fā)明的技術(shù)方案為:采用硬件實(shí)現(xiàn)相位判斷的功能，首先用第一 D觸發(fā)器陣列存儲(chǔ)解調(diào)后的I，Q兩路連續(xù)51個(gè)點(diǎn)的采樣值，用乘法器和加法器計(jì)算相隔51個(gè)采樣點(diǎn)的兩個(gè)采樣點(diǎn)對應(yīng)的相位差的正弦值和預(yù)先值，用比較器比較正弦和預(yù)先的值大小以及符號(hào)位，確定每個(gè)采樣點(diǎn)的相位差所在坐標(biāo)軸的象限，用兩位的D觸發(fā)器存儲(chǔ)用0、1、2、3表示的象限state。根據(jù)算法提供的補(bǔ)償原理，對連續(xù)的state按一定的規(guī)律進(jìn)行每51個(gè)點(diǎn)進(jìn)行抽樣和補(bǔ)償，并用D觸發(fā)器存儲(chǔ)和輸出。
[0047]如圖1所示，為本發(fā)明的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路的結(jié)構(gòu)示意圖。
[0048]所述的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路包括:
[0049]I路信號(hào)鎖存模塊，用以鎖存解調(diào)后的I路音頻信號(hào)；
[0050]Q路信號(hào)鎖存模塊，用以鎖存解調(diào)后的Q路音頻信號(hào)；
[0051]相位差正弦值計(jì)算模塊，用以計(jì)算所述的I路信號(hào)和Q路信號(hào)的相位差的正弦值，該相位差正弦值計(jì)算模塊的輸入端分別與所述的I路音頻信號(hào)、所述的I路信號(hào)鎖存模塊的輸出端、所述的Q路音頻信號(hào)和所述的Q路信號(hào)鎖存模塊的輸出端相連接；
[0052]相位差余弦值計(jì)算模塊，用以計(jì)算所述的I路信號(hào)和Q路信號(hào)的相位差的余弦值，該相位差余弦值計(jì)算模塊的輸入端分別與所述的I路音頻信號(hào)、所述的I路信號(hào)鎖存模塊的輸出端、所述的Q路音頻信號(hào)和所述的Q路信號(hào)鎖存模塊的輸出端相連接；
[0053]相位差象限判斷模塊，用以根據(jù)相位差的正弦值和相位差的余弦值確定相位差所在坐標(biāo)軸的象限，該相位差象限判斷模塊的輸入端分別與所述的相位差正弦值計(jì)算模塊的輸出端和所述的相位差余弦值計(jì)算模塊的輸出端相連接；
[0054]恢復(fù)補(bǔ)償模塊，用以恢復(fù)音頻信號(hào)和輸出相位差值，該恢復(fù)補(bǔ)償模塊的輸入端與所述的相位差象限判斷模塊的輸出端相連接。
[0055]所述的I路信號(hào)鎖存模塊包括第一 D觸發(fā)器陣列，所述的第一 D觸發(fā)器陣列的輸入端與所述的I路輸入信號(hào)相連接，所述的第一 D觸發(fā)器陣列的輸出端分別與所述的相位差正弦值計(jì)算模塊和相位差余弦值計(jì)算模塊相連接。
[0056]所述的Q路信號(hào)鎖存模塊包括第二 D觸發(fā)器陣列，所述的第二 D觸發(fā)器陣列的輸入端與所述的Q路輸入信號(hào)相連接，所述的第二 D觸發(fā)器陣列的輸出端分別與所述的相位差正弦值計(jì)算模塊和相位差余弦值計(jì)算模塊相連接。
[0057]如圖2所示，為本發(fā)明的第一 D觸發(fā)器陣列的組成示意圖。
[0058]所述的第一 D觸發(fā)器陣列的輸入數(shù)據(jù)是連續(xù)的，每輸入一個(gè)數(shù)據(jù)，前一個(gè)數(shù)據(jù)就存儲(chǔ)到后一級(jí)D觸發(fā)器，這個(gè)陣列能實(shí)時(shí)存儲(chǔ)當(dāng)前的51個(gè)連續(xù)數(shù)據(jù)。
[0059]所述的第一 D觸發(fā)器陣列包括51個(gè)I路D觸發(fā)器，第一個(gè)I路D觸發(fā)器的輸入端與所述的I路輸入信號(hào)相連接，第二個(gè)至第51個(gè)I路D觸發(fā)器的輸入端分別與前一個(gè)I路D觸發(fā)器的輸出端相連接，所述的第51個(gè)I路D觸發(fā)器分別與所述的相位差正弦值計(jì)算模塊和相位差余弦值計(jì)算模塊相連接。
[0060]所述的第二 D觸發(fā)器陣列與第一 D觸發(fā)器陣列具有相同的結(jié)構(gòu)，依次存儲(chǔ)Q路的輸入信號(hào)。
[0061 ] 所述的第二 D觸發(fā)器陣列包括51個(gè)Q路D觸發(fā)器，第一個(gè)Q路D觸發(fā)器的輸入端與所述的Q路輸入信號(hào)相連接，第二個(gè)至第51個(gè)Q路D觸發(fā)器的輸入端分別與前一個(gè)Q路D觸發(fā)器的輸出端相連接，所述的第51個(gè)Q路D觸發(fā)器的輸出端分別與所述的相位差正弦值計(jì)算模塊和相位差余弦值計(jì)算模塊相連接。
[0062]如圖3所示，為本發(fā)明的相位差正弦值計(jì)算模塊的組成示意圖。
[0063]所述的相位差正弦值計(jì)算模塊包括第一乘法器、第二乘法器、第三D觸發(fā)器陣列、第四觸發(fā)器陣列和第一加法器，所述的第一乘法器的輸入端分別與Q路輸入信號(hào)和所述的Q路信號(hào)鎖存模塊相連接，所述的第一乘法器的輸出端通過第三D觸發(fā)器陣列與第一加法器相連接，所述的第二乘法器的輸入端分別與I路輸入信號(hào)和所述的I路信號(hào)鎖存模塊相連接，所述的第二乘法器的輸出端通過第四D觸發(fā)器陣列與第一加法器相連接，所述的第一加法器的輸出端與所述的相位差象限判斷模塊相連接。
[0064]所述的相位差余弦值計(jì)算模塊與所述的相位差正弦值計(jì)算模塊具有相同的組成結(jié)構(gòu)。
[0065]所述的相位差余弦值計(jì)算模塊包括第三乘法器、第四乘法器、第五D觸發(fā)器陣列、第六D觸發(fā)器陣列和第二加法器，所述的第一乘法器的輸入端與相連接，所述的第三乘法器的輸入端分別與Q路輸入信號(hào)和Q路信號(hào)鎖存模塊相連接，所述的第三乘法器的輸出端通過第五D觸發(fā)器陣列與第二加法器相連接，所述的第四乘法器的輸入端分別與所述的I路輸入信號(hào)和I路信號(hào)鎖存模塊相連接，所述的第四乘法器的輸出端通過第六D觸發(fā)器陣列與第二加法器相連接，所述的第二加法器與所述的相位差象限判斷模塊相連接。
[0066]如圖4所示，為本發(fā)明的相位差象限判斷模塊的組成示意圖。
[0067]根據(jù)diffsin和diffcos的值的大小和符號(hào)可以得到當(dāng)前點(diǎn)與前第51個(gè)點(diǎn)的相位差所在坐標(biāo)軸中對應(yīng)的區(qū)間，分別用O、1、2、3表示。
[0068]所述的相位差象限判斷模塊包括第一反相器、第一延時(shí)器、第二反相器、第二延時(shí)器、第一比較器、第二比較器、第三比較器、第一選擇器、第二選擇器和第三選擇器，所述的相位差正弦值計(jì)算模塊的輸出端通過第一反相器、第一延時(shí)器與第一比較器的輸入端相連接，該第一比較器的另一輸入端與所述的相位差正弦值計(jì)算模塊的輸出端相連接，所述的第一選擇器的兩個(gè)選擇端分別與第一象限標(biāo)志位和第二象限標(biāo)志位相連接，該第一選擇器的控制端與第一比較器的輸出端相連接，所述的相位差余弦值計(jì)算模塊的輸出端通過第二反相器、第二延時(shí)器與第二比較器的輸入端相連接，該第二比較器的另一輸入端與所述的相位差正弦值計(jì)算模塊的輸出端相連接，所述的第二選擇器的兩個(gè)選擇端分別與第三象限標(biāo)志位和第四象限標(biāo)志位相連接，該第二選擇器的控制端與所述的第二比較器的輸出端相連接，所述的第三比較器的輸入端分別與所述的相位差正弦計(jì)算模塊的輸出信號(hào)和相位差余弦計(jì)算模塊的輸出信號(hào)相連接，所述的第三選擇器的選擇端分別與所述的第一選擇器的輸出端和第二選擇器的輸出端相連接，該第三選擇器的控制端與所述的第三比較器的輸出端相連接，該第三選擇器的輸出端與所述的恢復(fù)補(bǔ)償模塊相連接。
[0069]所述的第一象限標(biāo)志位為0，所述的第二象限標(biāo)志位為1，所述的第三象限標(biāo)志位為2，所述的第四象限標(biāo)志位為3。
[0070]如圖5所示，為本發(fā)明的恢復(fù)補(bǔ)償模塊的組成示意圖。
[0071]所述的恢復(fù)補(bǔ)償模塊包括:
[0072]相位差象限比較單元，與所述的相位差象限判斷模塊的輸出端相連接，用以比較當(dāng)前輸入的象限值和前一次鎖存的象限值是否相同；
[0073]加法鎖存單元，該加法鎖存單元的輸出端與該加法鎖存單元的第一輸入端相連接;
[0074]第四比較器，該第四比較器的第一輸入端與數(shù)字常量信號(hào)50相連接，且該第四比較器的第二輸入端與所述的加法鎖存單元的輸出端相連接，該第四比較器的輸出端分別與所述的加法鎖存單元的控制端和所述的相位差象限比較單元的控制端相連接；
[0075]第五比較器，該第五比較器的第一輸入端與數(shù)字常量信號(hào)9相連接，且該第五比較器的第二輸入端與所述的加法鎖存單元的輸出端相連接；
[0076]第六比較器，該第六比較器的第一輸入端與數(shù)字常量信號(hào)24相連接，且該第六比較器的第二輸入端與所述的加法鎖存單元的輸出端相連接；
[0077]第四選擇器，該第四選擇器的第一選擇端與數(shù)字常量信號(hào)I相連接，且該第四選擇器的第一選擇端與數(shù)字常量信號(hào)“負(fù)49”相連接，該第四選擇器的控制端分別與所述的第五比較器的輸出端、第六比較器的輸出端、相位差象限比較單元相連接，該第四選擇器的輸出端與所述的加法鎖存單元的第二輸入端相連接；
[0078]邏輯與計(jì)算單元，該邏輯與計(jì)算單元的第一輸入端與所述的相位差象限比較單元的輸出端相連接，且該邏輯與計(jì)算單元的輸出端與所述的第六比較器的輸出端相連接；
[0079]選擇鎖存單元，該選擇鎖存單元的第一選擇端與數(shù)字常量信號(hào)O相連接，且該選擇鎖存單元的第二選擇端與數(shù)字常量信號(hào)I相連接；
[0080]邏輯或計(jì)算單元，該邏輯或計(jì)算單元的第一輸入端與所述的第四比較器的輸出端相連接，該邏輯或計(jì)算單元的第二輸入端與所述的與計(jì)算單元的輸出端相連接；該邏輯或計(jì)算單元的輸出端與所述的選擇鎖存單元的控制端相連接；
[0081]第七D觸發(fā)器，該第七D觸發(fā)器的第一輸入端與相位差象限比較單元的鎖存端相連接，該第七D觸發(fā)器的第二輸入端與所述的或計(jì)算單元的輸出端相連接。
[0082]所述的相位差象限比較單元包括第八D觸發(fā)器和第七比較器，所述的相位差象限判斷模塊的輸出端通過第八D觸發(fā)器與第七比較器的輸入端相連接，該第七比較器的另一輸入端與所述的相位差象限判斷模塊的輸出端相連接，該第八D觸發(fā)器的輸出端與所述的第七D觸發(fā)器的輸入端相連接，該第八D觸發(fā)器的控制端與所述的第四比較器的輸出端相連接。
[0083]所述的加法鎖存單元包括第三加法器和第九D觸發(fā)器，該第三加法器的輸入端分別與所述的第九觸發(fā)器的輸出端、第四選擇器的輸出端相連接，所述的第九觸發(fā)器的輸入端與第三加法器的輸出端相連接，該第九觸發(fā)器的控制端與所述的第七觸發(fā)器的輸出端相連接。
[0084]所述的選擇鎖存單元包括第五選擇器和第十D觸發(fā)器，所述的第五選擇器的選擇端分別與數(shù)字常量信號(hào)O和數(shù)字常量信號(hào)I相連接，所述的第五選擇器的輸出端與所述的第十D觸發(fā)器的輸入端相連接。
[0085]所述的電路的輸入數(shù)據(jù)采樣率為18.432MHz，經(jīng)過相位判斷后，相位差diff_state的采樣率仍為18.432MHz，NICAM解調(diào)后信號(hào)比特流應(yīng)為364KHz，再加上采樣時(shí)鐘的漂移等問題，即平均有50.6個(gè)左右的相位差也€乙^&仏應(yīng)屬于同一個(gè)點(diǎn)，算法工程師通過驗(yàn)證得出數(shù)點(diǎn)兼補(bǔ)償?shù)姆椒蓪⒉蓸宇l率18.432MHz的數(shù)據(jù)恢復(fù)為364KHz。
[0086]實(shí)現(xiàn)電路如上圖所示，其中第四比較器的輸出作為第八D觸發(fā)器鎖存有效信號(hào)鎖存當(dāng)前輸入的相位差的值為olcLstate。第七比較器比較當(dāng)前輸入和前一次鎖存的值是否相同，輸入標(biāo)志位。第四選擇器將根據(jù)計(jì)數(shù)值index的值與數(shù)字24或9以及第七比較器輸出的值選擇數(shù)值I或負(fù)49與前一個(gè)時(shí)鐘周期所得到index進(jìn)行累積或者加負(fù)49。第九D觸發(fā)器將鎖存第三加法器的輸出用作下一次的計(jì)算，當(dāng)?shù)诰庞|發(fā)器的輸出與數(shù)值50在第四比較器進(jìn)行比較后，若大于50，第九D觸發(fā)器將將被清O。
[0087]第五比較器和第六比較器分別得到當(dāng)前index計(jì)算的值與數(shù)值9和數(shù)值24的比較結(jié)果，用做第四選擇器的選擇信號(hào)。第七比較器、第六比較器、第四比較器的輸出經(jīng)過與門和或門后作為第五選擇器的選擇信號(hào)，同時(shí)也作為第七觸發(fā)器的鎖存輸出有效信號(hào)。
[0088]第五選擇器和第十觸發(fā)器共同輸出數(shù)據(jù)有效信號(hào)。第七觸發(fā)器將olcLstate鎖存輸出。Index為相同點(diǎn)的計(jì)數(shù)值，每次連續(xù)計(jì)數(shù)后將反饋到下一次連續(xù)點(diǎn)的計(jì)數(shù)中，影響下一次輸出的計(jì)數(shù)值，根據(jù)當(dāng)前點(diǎn)的計(jì)數(shù)值的大小選擇是否輸出相位差和數(shù)據(jù)有效信號(hào)。
[0089]經(jīng)過這個(gè)過程，輸出的數(shù)據(jù)頻率大約為364KHZ，輸出數(shù)據(jù)將傳輸?shù)紻SP的存儲(chǔ)器，DSP讀取后進(jìn)行后續(xù)的NICAM相關(guān)的音頻處理。
[0090]可升高18.432MHz的時(shí)鐘頻率到2倍或這個(gè)4倍，或者用DSP處理器的時(shí)鐘功能進(jìn)行處理，這樣減少乘法器資源，也對NICAM數(shù)據(jù)進(jìn)行了相位判斷，這個(gè)方案同樣能替代上面給出的技術(shù)方案完成發(fā)明。
[0091]采用了該發(fā)明中的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，具有如下有益效果:
[0092]1、通過硬件電路實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能，可將輸入的數(shù)據(jù)量降低50倍后輸出給DSP，大大節(jié)省了后端音頻處理的系統(tǒng)資源使用量，以及降低了后端DSP處理的處理速率。
[0093]2、經(jīng)過硬件相位判斷的過程過程，數(shù)據(jù)從采樣頻率為18.432MHz兩路32位的數(shù)據(jù)得到364KHz的一路2位的數(shù)據(jù)輸出，將解調(diào)后的NICAM數(shù)據(jù)直接進(jìn)行相位判斷，節(jié)省了 DSP進(jìn)行相位判斷的過程，減少了數(shù)據(jù)傳輸?shù)紻SP系統(tǒng)的資源開銷，降低了 DSP進(jìn)行解碼的資源消耗，提高了解碼速度。
[0094]3、完全用硬件實(shí)現(xiàn)相位判斷，不需要任何軟件的干預(yù)，輸入數(shù)據(jù)的頻率較低(18.432MHz)，在這個(gè)頻率下用硬件完成四個(gè)32位的乘法和2個(gè)64位的加法運(yùn)算，大大降低了 DSP進(jìn)行龐大的乘法和加法運(yùn)算的消耗，用硬件流水線的方式實(shí)時(shí)存儲(chǔ)連續(xù)的51對輸入數(shù)據(jù)，減少了 DSP對系統(tǒng)資源的訪問和使用，大大降低了 DSP開銷，節(jié)省了系統(tǒng)資源。
[0095]在此說明書中，本發(fā)明已參照其特定的實(shí)施例作了描述。但是，很顯然仍可以作出各種修改和變換而不背離本發(fā)明的精神和范圍。因此，說明書和附圖應(yīng)被認(rèn)為是說明性的而非限制性的。
【權(quán)利要求】
1.一種實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其特征在于，所述的電路包括: I路信號(hào)鎖存模塊，用以鎖存解調(diào)后的I路音頻信號(hào)； Q路信號(hào)鎖存模塊，用以鎖存解調(diào)后的Q路音頻信號(hào)； 相位差正弦值計(jì)算模塊，用以計(jì)算所述的I路信號(hào)和Q路信號(hào)的相位差的正弦值，該相位差正弦值計(jì)算模塊的輸入端分別與所述的I路音頻信號(hào)、所述的I路信號(hào)鎖存模塊的輸出端、所述的Q路音頻信號(hào)和所述的Q路信號(hào)鎖存模塊的輸出端相連接； 相位差余弦值計(jì)算模塊，用以計(jì)算所述的I路信號(hào)和Q路信號(hào)的相位差的余弦值，該相位差余弦值計(jì)算模塊的輸入端分別與所述的I路音頻信號(hào)、所述的I路信號(hào)鎖存模塊的輸出端、所述的Q路音頻信號(hào)和所述的Q路信號(hào)鎖存模塊的輸出端相連接； 相位差象限判斷模塊，用以根據(jù)相位差的正弦值和相位差的余弦值確定相位差所在坐標(biāo)軸的象限，該相位差象限判斷模塊的輸入端分別與所述的相位差正弦值計(jì)算模塊的輸出端和所述的相位差余弦值計(jì)算模塊的輸出端相連接； 恢復(fù)補(bǔ)償模塊，用以恢復(fù)音頻信號(hào)和輸出相位差值，該恢復(fù)補(bǔ)償模塊的輸入端與所述的相位差象限判斷模塊的輸出端相連接。
2.根據(jù)權(quán)利要求1所述的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其特征在于，所述的I路信號(hào)鎖存模塊包括第一 D觸發(fā)器陣列,所述的第一 D觸發(fā)器陣列的輸入端與所述的I路輸入信號(hào)相連接，所述的第一 D觸發(fā)器陣列的輸出端分別與所述的相位差正弦值計(jì)算模塊和相位差余弦值計(jì)算模塊相連接。
3.根據(jù)權(quán)利要求2所述的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其特征在于，所述的第一 D觸發(fā)器陣列包括51個(gè)I路D觸發(fā)器，第一個(gè)I路D觸發(fā)器的輸入端與所述的I路輸入信號(hào)相連接，第二個(gè)至第51個(gè)I路D觸發(fā)器的輸入端分別與前一個(gè)I路D觸發(fā)器的輸出端相連接，所述的第51個(gè)I路D觸發(fā)器分別與所述的相位差正弦值計(jì)算模塊和相位差余弦值計(jì)算模塊相連接。
4.根據(jù)權(quán)利要求1所述的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其特征在于，所述的Q路信號(hào)鎖存模塊包括第二 D觸發(fā)器陣列，所述的第二 D觸發(fā)器陣列的輸入端與所述的Q路輸入信號(hào)相連接，所述的第二 D觸發(fā)器陣列的輸出端分別與所述的相位差正弦值計(jì)算模塊和相位差余弦值計(jì)算模塊相連接。
5.根據(jù)權(quán)利要求4所述的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其特征在于，所述的第二 D觸發(fā)器陣列包括51個(gè)Q路D觸發(fā)器，第一個(gè)Q路D觸發(fā)器的輸入端與所述的Q路輸入信號(hào)相連接，第二個(gè)至第51個(gè)Q路D觸發(fā)器的輸入端分別與前一個(gè)Q路D觸發(fā)器的輸出端相連接，所述的第51個(gè)Q路D觸發(fā)器的輸出端分別與所述的相位差正弦值計(jì)算模塊和相位差余弦值計(jì)算模塊相連接。
6.根據(jù)權(quán)利要求1所述的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其特征在于，所述的相位差正弦值計(jì)算模塊包括第一乘法器、第二乘法器、第三D觸發(fā)器陣列、第四觸發(fā)器陣列和第一加法器，所述的第一乘法器的輸入端分別與Q路輸入信號(hào)和所述的Q路信號(hào)鎖存模塊相連接，所述的第一乘法器的輸出端通過第三D觸發(fā)器陣列與第一加法器相連接，所述的第二乘法器的輸入端分別與I路輸入信號(hào)和所述的I路信號(hào)鎖存模塊相連接，所述的第二乘法器的輸出端通過第四D觸發(fā)器陣列與第一加法器相連接，所述的第一加法器的輸出端與所述的相位差象限判斷模塊相連接。
7.根據(jù)權(quán)利要求1所述的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其特征在于，所述的相位差余弦值計(jì)算模塊包括第三乘法器、第四乘法器、第五D觸發(fā)器陣列、第六D觸發(fā)器陣列和第二加法器，所述的第一乘法器的輸入端與相連接，所述的第三乘法器的輸入端分別與Q路輸入信號(hào)和Q路信號(hào)鎖存模塊相連接，所述的第三乘法器的輸出端通過第五D觸發(fā)器陣列與第二加法器相連接，所述的第四乘法器的輸入端分別與所述的I路輸入信號(hào)和I路信號(hào)鎖存模塊相連接，所述的第四乘法器的輸出端通過第六D觸發(fā)器陣列與第二加法器相連接，所述的第二加法器與所述的相位差象限判斷模塊相連接。
8.根據(jù)權(quán)利要求1所述的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其特征在于，所述的相位差象限判斷模塊包括第一反相器、第一延時(shí)器、第二反相器、第二延時(shí)器、第一比較器、第二比較器、第三比較器、第一選擇器、第二選擇器和第三選擇器，所述的相位差正弦值計(jì)算模塊的輸出端通過第一反相器、第一延時(shí)器與第一比較器的輸入端相連接，該第一比較器的另一輸入端與所述的相位差正弦值計(jì)算模塊的輸出端相連接，所述的第一選擇器的兩個(gè)選擇端分別與第一象限標(biāo)志位和第二象限標(biāo)志位相連接，該第一選擇器的控制端與第一比較器的輸出端相連接，所述的相位差余弦值計(jì)算模塊的輸出端通過第二反相器、第二延時(shí)器與第二比較器的輸入端相連接，該第二比較器的另一輸入端與所述的相位差正弦值計(jì)算模塊的輸出端相連接，所述的第二選擇器的兩個(gè)選擇端分別與第三象限標(biāo)志位和第四象限標(biāo)志位相連接，該第二選擇器的控制端與所述的第二比較器的輸出端相連接，所述的第三比較器的輸入端分別與所述的相位差正弦計(jì)算模塊的輸出信號(hào)和相位差余弦計(jì)算模塊的輸出信號(hào)相連接，所述的第三選擇器的選擇端分別與所述的第一選擇器的輸出端和第二選擇器的輸出端相連接，該第三選擇器的控制端與所述的第三比較器的輸出端相連接，該第三選擇器的輸出端與所述的恢復(fù)補(bǔ)償模塊相連接。
9.根據(jù)權(quán)利要求8所述的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其特征在于，所述的第一象限標(biāo)志位為O，所述的第二象限標(biāo)志位為1，所述的第三象限標(biāo)志位為2，所述的第四象限標(biāo)志位為3。
10.根據(jù)權(quán)利要求1至9中任一項(xiàng)所述的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其特征在于，所述的恢復(fù)補(bǔ)償模塊包括: 相位差象限比較單元，與所述的相位差象限判斷模塊的輸出端相連接，用以比較當(dāng)前輸入的象限值和前一次鎖存的象限值是否相同； 加法鎖存單元，該加法鎖存單元的輸出端與該加法鎖存單元的第一輸入端相連接；第四比較器，該第四比較器的第一輸入端與數(shù)字常量信號(hào)50相連接，且該第四比較器的第二輸入端與所述的加法鎖存單元的輸出端相連接，該第四比較器的輸出端分別與所述的加法鎖存單元的控制端和所述的相位差象限比較單元的控制端相連接； 第五比較器，該第五比較器的第一輸入端與數(shù)字常量信號(hào)9相連接，且該第五比較器的第二輸入端與所述的加法鎖存單元的輸出端相連接； 第六比較器，該第六比較器的第一輸入端與數(shù)字常量信號(hào)24相連接，且該第六比較器的第二輸入端與所述的加法鎖存單元的輸出端相連接； 第四選擇器，該第四選擇器的第一選擇端與數(shù)字常量信號(hào)I相連接，且該第四選擇器的第一選擇端與數(shù)字常量信號(hào)“負(fù)49”相連接，該第四選擇器的控制端分別與所述的第五比較器的輸出端、第六比較器的輸出端、相位差象限比較單元相連接，該第四選擇器的輸出端與所述的加法鎖存單元的第二輸入端相連接； 邏輯與計(jì)算單元，該邏輯與計(jì)算單元的第一輸入端與所述的相位差象限比較單元的輸出端相連接，且該邏輯與計(jì)算單元的輸出端與所述的第六比較器的輸出端相連接； 選擇鎖存單元，該選擇鎖存單元的第一選擇端與數(shù)字常量信號(hào)O相連接，且該選擇鎖存單元的第二選擇端與數(shù)字常量信號(hào)I相連接； 邏輯或計(jì)算單元，該邏輯或計(jì)算單元的第一輸入端與所述的第四比較器的輸出端相連接，該邏輯或計(jì)算單元的第二輸入端與所述的與計(jì)算單元的輸出端相連接；該邏輯或計(jì)算單元的輸出端與所述的選擇鎖存單元的控制端相連接； 第七D觸發(fā)器，該第七D觸發(fā)器的第一輸入端與相位差象限比較單元的鎖存端相連接，該第七D觸發(fā)器的第二輸入端與所述的或計(jì)算單元的輸出端相連接。
11.根據(jù)權(quán)利要求10所述的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其特征在于，所述的相位差象限比較單元包括第八D觸發(fā)器和第七比較器，所述的相位差象限判斷模塊的輸出端通過第八D觸發(fā)器與第七比較器的輸入端相連接，該第七比較器的另一輸入端與所述的相位差象限判斷模塊的輸出端相連接，該第八D觸發(fā)器的輸出端與所述的第七D觸發(fā)器的輸入端相連接，該第八D觸發(fā)器的控制端與所述的第四比較器的輸出端相連接。
12.根據(jù)權(quán)利要求10所述的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其特征在于，所述的加法鎖存單元包括第三加法器和第九D觸發(fā)器，該第三加法器的輸入端分別與所述的第九觸發(fā)器的輸出端、第四選擇器的輸出端相連接，所述的第九觸發(fā)器的輸入端與第三加法器的輸出端相連接，該第九觸發(fā)器的控制端與所述的第七觸發(fā)器的輸出端相連接。
13.根據(jù)權(quán)利要求10所述的實(shí)現(xiàn)音頻系統(tǒng)中麗音信號(hào)的相位判斷功能的電路，其特征在于，所述的選擇鎖存單元包括第五選擇器和第十D觸發(fā)器，所述的第五選擇器的選擇端分別與數(shù)字常量信號(hào)O和數(shù)字常量信號(hào)I相連接，所述的第五選擇器的輸出端與所述的第十D觸發(fā)器的輸入端相連接。
【文檔編號(hào)】H03D7/16GK104348418SQ201310328989
【公開日】2015年2月11日 申請日期:2013年7月31日 優(yōu)先權(quán)日:2013年7月31日
【發(fā)明者】馮海英 申請人:無錫華潤矽科微電子有限公司