專利名稱：基于set/mos混合結(jié)構(gòu)的可重構(gòu)閾值邏輯單元的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及集成電路技術(shù)領(lǐng)域，特別是一種由納米器件組成的基于SET/M0S混合結(jié)構(gòu)的可重構(gòu)閾值邏輯單元。
背景技術(shù)：
在過去的幾十年中，CMOS技術(shù)占據(jù)了微電子技術(shù)的主導地位，而布爾邏輯能夠有效地利用CMOS器件的特性，實現(xiàn)邏輯功能的設(shè)計。相對于其他邏輯而言，CMOS器件能夠為布爾邏輯提供很好的電路基礎(chǔ)。布爾邏輯與其它邏輯形式相比，邏輯功能易硬件實現(xiàn)，與CMOS器件匹配好。因此，基于CMOS器件設(shè)計的數(shù)字電路大都是基于布爾邏輯進行設(shè)計。但是，隨著集成電路集成度的日益提高，特征エ藝尺寸的不斷縮小，性能與功耗的同步增長，傳統(tǒng)的集成電路設(shè)計遇到了越來越大的挑戰(zhàn)。特征尺寸的不斷縮小，使得微電子技術(shù)的發(fā)展越來越接近其物理極限。CMOS器件的電學特性和可靠性出現(xiàn)了很多的問題，如短溝道效應，強場效應，漏極導致勢壘下降效應等。同時，基于布爾邏輯設(shè)計的電路，在集成電路進一步微型化設(shè)計中遇到了功耗、集成度、可靠性等難題。因此，選擇一種優(yōu)于布爾邏輯的設(shè)計方式成為了目前數(shù)字集成電路設(shè)計過程中急需解決的問題。
發(fā)明內(nèi)容本實用新型的目的是提供一種基于SET/M0S混合結(jié)構(gòu)的可重構(gòu)閾值邏輯單元，能夠?qū)崿F(xiàn)或、或非、與、與非邏輯功能，而不需要改變電路的器件參數(shù)。本實用新型采用以下方案實現(xiàn)一種基于SET/M0S混合結(jié)構(gòu)的可重構(gòu)閾值邏輯單元，其特征在干由一個四輸入的SET/M0S混合電路和第一、ニ反相器構(gòu)成，所述的第一、ニ反相器的輸出端各自與所述SET/M0S混合電路的ー輸入端連接；在本實用新型一實施例中，所述的SET/M0S混合電路包括一PMOS管，其源極接電源端Kdd ; — NMOS管，其漏極與所述PMOS管的漏極連接；以及ー SET管，與所述NMOS管的源極連接。在本實用新型一實施例中，所述第一、ニ反相器是CMOS反相器。本實用新型電路是采用新型納米電子器件與傳統(tǒng)的MOS器件相混合的結(jié)構(gòu)。新型納米器件可以不遵循傳統(tǒng)的基于布爾邏輯的設(shè)計方法，而采用閾值邏輯來進行電路的設(shè)計。閾值邏輯的邏輯過程比布爾邏輯復雜，能夠更有效地實現(xiàn)邏輯功能?；陂撝颠壿嫷碾娐吩O(shè)計，有望增強電路的功能，提高電路的集成度。

圖I為可重構(gòu)閾值邏輯單元示意圖。圖2為可重構(gòu)閾值邏輯單元的電路圖。圖3為可重構(gòu)閾值邏輯單元的邏輯功能仿真圖。圖4為或、或非、與、與非邏輯的電路偏置。[0013]圖5為或、或非、與、與非的邏輯仿真圖。
具體實施方式
以下結(jié)合附圖及實施例對本實用新型做進ー步說明。如圖2所示，本實施例提供一種基于SET/M0S混合結(jié)構(gòu)的可重構(gòu)閾值邏輯單元，其特征在于由一個四輸入的SET/M0S混合電路和第一、ニ反相器構(gòu)成,所述的第一、ニ反相器的輸出端各自與所述SET/M0S混合電路的ー輸入端連接。為了讓一般技術(shù)人員更好的理解本實用新型的機構(gòu)特性，下面結(jié)合結(jié)構(gòu)原理對本實用新型做進ー步說明，本實用新型采用的SET/M0S混合電路的閾值邏輯的主要原理是根據(jù)輸入的權(quán)重計算出總輸入值，將總輸入值與閾值進行比較得出輸出邏輯。若總輸入值大 于等于閾值，則輸出為1，否則為O。閾值邏輯要滿足的邏輯方程如式(I)所示，其中Zfi為輸入石對應的權(quán)重，/7為輸入的個數(shù)，e為閾值。閾值邏輯門的示意圖如圖I所示?；陂撝颠壿嫷碾娐吩O(shè)計首先要確定電路的閾值邏輯表達式，關(guān)鍵是確定電路中各個輸入的權(quán)重和電路的閾值。
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("JL 、 I, if TWiM> 0F(x) = sign=Itf(I)
、ノ 0, otherwise本實用新型采用的新型納米電子器件為單電子晶體管(Single electrontransistor, SET)。作為新一代納米電子器件的典型代表，SET具有極低的功耗和超小的器件尺寸，在功耗、工作速度等方面相對于傳統(tǒng)的微電子器件具有明顯的優(yōu)勢，被認為是制造下一代低功耗、高密度超大規(guī)模集成電路理想的基本器件。SET具有獨特的庫侖阻塞和庫侖振蕩效應，并且能夠與MOS器件很好地兼容。SET/M0S混合結(jié)構(gòu)同時具備SET和MOS管的優(yōu)越性能，表現(xiàn)出極低的功耗、超小的器件尺寸、較強的驅(qū)動能力和較大的輸出擺幅，在多值邏輯電路、模數(shù)/數(shù)模轉(zhuǎn)換器電路、存儲器電路等方面得到了廣泛的應用。請繼續(xù)參照圖2，圖中多柵輸入的SET/M0S混合電路(見虛框內(nèi))由I個PMOS管，I個NMOS管和I個SET串聯(lián)而成。其中PMOS管的源極接電源端Kdd ；NM0S管的漏極與所述PMOS管的漏極連接；SET管與所述NMOS管的源極連接。電路中PMOS管作為恒流源為整個電路提供偏置電流。由于SET正常工作的電流都很小，一般為nA數(shù)量級，所以PMOS管應該工作在亞閾值區(qū)。NMOS管的柵極偏壓Kng是固定的，其值略大于NMOS管的閾值電壓Kth,使SET的漏極電壓固定為Kng-Kth。柵壓V1，V2,……，Kn通過電容耦合到庫侖島上。本實施例中可重構(gòu)閾值邏輯單元由一個四輸入的SET/M0S混合電路和兩個反相器構(gòu)成，如圖2所示，其中的兩個反相器由傳統(tǒng)的CMOS反相器構(gòu)成。該結(jié)構(gòu)能夠?qū)崿F(xiàn)的閾值邏輯功能如式(2)所示，其中X3' ,X/為輸入x3，X4經(jīng)過反相器后得到的信號，其功能的仿真特性曲線如圖3所示。通過4個輸入(X1, X2, X3, x4)的不同組合,就可以直接實現(xiàn)或、或非、與、與非的邏輯功能?；?、或非、與、與非為線性函數(shù)，能夠直接用閾值邏輯門表示，其對應的閾值邏輯表達式如式(3)、(4)、(5)、(6)所示，其中a，b表示各個邏輯門的輸入。因此，根據(jù)需要的邏輯功能，設(shè)置對應的輸入X1, X2, X3, X4，就可以利用閾值邏輯單元實現(xiàn)多種的邏輯功能?；颉⒒蚍?、與、與非對應的輸入端偏置如圖4所示。對于非線性的函數(shù)，不能直接用閾值邏輯門實現(xiàn)?？梢韵葘⒎蔷€性函數(shù)分解多個線性函數(shù)的疊加形式，然后用閾值邏輯實現(xiàn)。因此本文提出的可重構(gòu)閾值邏輯單元能夠?qū)崿F(xiàn)所有的ニ輸入邏輯函數(shù)。
權(quán)利要求1.一種基于SET/MOS混合結(jié)構(gòu)的可重構(gòu)閾值邏輯單元，其特征在于由一個四輸入的SET/M0S混合電路和第一、ニ反相器構(gòu)成，所述的第一、ニ反相器的輸出端各自與所述SET/MOS混合電路的ー輸入端連接。
2.根據(jù)權(quán)利要求I所述的基于SET/M0S混合結(jié)構(gòu)的可重構(gòu)閾值邏輯單元，其特征在干， 所述的SET/M0S混合電路包括 一 PMOS管，其源極接電源端Kdd ； 一 NMOS管，其漏極與所述PMOS管的漏極連接；以及 一 SET管，與所述NMOS管的源極連接。
3.根據(jù)權(quán)利要求I所述的基于SET/M0S混合結(jié)構(gòu)的可重構(gòu)閾值邏輯單元，其特征在于所述第一、ニ反相器是CMOS反相器。
專利摘要本實用新型涉及集成電路技術(shù)領(lǐng)域，特別是一種由納米器件組成的基于SET/MOS混合結(jié)構(gòu)的可重構(gòu)閾值邏輯單元。其由一個四輸入的SET/MOS混合電路和第一、二反相器構(gòu)成，所述的第一、二反相器的輸出端各自與所述SET/MOS混合電路的一輸入端連接；其通過對輸入端的偏置，就能夠?qū)崿F(xiàn)或、或非、與、與非邏輯功能，而不需要改變電路的器件參數(shù)。該可重構(gòu)閾值邏輯單元結(jié)構(gòu)簡單、功耗低、集成度高，同時具有較高的可重構(gòu)特性，能夠有效地實現(xiàn)同一單元的不同邏輯功能。
文檔編號H03K19/20GK202435381SQ201220001500
公開日2012年9月12日 申請日期2012年1月5日 優(yōu)先權(quán)日2012年1月5日
發(fā)明者何明華, 陳壽昌, 陳錦鋒, 魏榕山 申請人:福州大學