專利名稱：移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)裝置和顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及顯示領(lǐng)域，尤其涉及一種移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)裝置和顯示裝置。
背景技術(shù)：
如圖I所示，現(xiàn)有的移位寄存器單元電路包括RS觸發(fā)器11、上拉薄膜晶體管TU、下拉薄膜晶體管TD和復(fù)位薄膜晶體管Treset，其中，所述RS觸發(fā)器11，置位端S接入輸入信號(hào)，復(fù)位端R接入復(fù)位信號(hào)，正相輸出端Q與上拉節(jié)點(diǎn)Pu連接，反相輸出端G與下拉節(jié)點(diǎn)ro連接； 所述上拉薄膜晶體管TU，柵極與上拉節(jié)點(diǎn)連接，源極接入第一時(shí)鐘信號(hào)輸入端CLK連接，漏極與輸出端Output連接；所述下拉薄膜晶體管TD,柵極與下拉節(jié)點(diǎn)F1D連接,源極與輸出端Output連接,漏極與低電平輸出端VGL連接；所述復(fù)位薄膜晶體管Treset，柵極接入復(fù)位信號(hào)，源極與輸出端Output連接，漏極與低電平輸出端連接。為了使輸出端Output放電，一般使用復(fù)位薄膜晶體管Treset，但是，復(fù)位薄膜晶體管Treset需要從柵線(Gate Line)整個(gè)的電容中進(jìn)行放電，需要相當(dāng)大的W/L (寬長(zhǎng)比)的設(shè)計(jì)，導(dǎo)致GOA layout (陣列基板行驅(qū)動(dòng)布局)區(qū)域變大,不利于narrow bezel (窄邊框)的設(shè)計(jì)。如圖2所示，在現(xiàn)有的移位寄存器單元電路中，根據(jù)一種具體實(shí)施方式
，所述RS觸發(fā)器11包括第一薄膜晶體管Tl、第二薄膜晶體管T2、第三薄膜晶體管T3、第四薄膜晶體管T4、第五薄膜晶體管T5、第六薄膜晶體管T6、第七薄膜晶體管T7、第八薄膜晶體管T8、第九薄膜晶體管T9和自舉電容Cl，其中，所述上拉薄膜晶體管TU的柵極與輸出端Output之間并聯(lián)有自舉電容Cl ；所述第一薄膜晶體管Tl，柵極和源極接入輸入信號(hào)，漏極與所述上拉節(jié)點(diǎn)PU連接;所述第二薄膜晶體管T2，柵極接入復(fù)位信號(hào)，源極與所述上拉節(jié)點(diǎn)PU連接，漏極與低電平輸出端VGL連接；所述第三薄膜晶體管T3，柵極與所述第五薄膜晶體管T5的源極連接，源極與第二時(shí)鐘輸入端CLKB連接，漏極與所述下拉節(jié)點(diǎn)ro連接；所述第四薄膜晶體管T4，柵極與所述上拉節(jié)點(diǎn)PU連接，源極與所述下拉節(jié)點(diǎn)ro連接，漏極與低電平輸出端VGL連接；所述第五薄膜晶體管T5，柵極與所述上拉節(jié)點(diǎn)PU連接，漏極與低電平輸出端VGL連接；所述第六薄膜晶體管T6，柵極與源極與第二時(shí)鐘信號(hào)輸入端CLKB連接，漏極與所述第三薄膜晶體管T3的柵極連接；
所述第七薄膜晶體管T7，柵極與所述下拉節(jié)點(diǎn)ro連接，源極與所述上拉節(jié)點(diǎn)PU連接，漏極與低電平輸出端VGL連接；所述第八薄膜晶體管T8，柵極與第二時(shí)鐘信號(hào)輸入端CLKB連接，源極與輸出端Output連接，漏極與低電平輸出端VGL連接；所述第九薄膜晶體管T9，柵極與第二時(shí)鐘信號(hào)輸入端CLKB連接，源極與輸入端Input連接,漏極與所述上拉節(jié)點(diǎn)PU連接；PD_CN節(jié)點(diǎn)是與所述第五薄膜晶體管T3的柵極連接的節(jié)點(diǎn)；第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)反相；在本實(shí)施例中，上拉薄膜晶體管TU、下拉薄膜晶體管TD、第一薄膜晶體管Tl、第二 薄膜晶體管T2、第三薄膜晶體管T3、第四薄膜晶體管T4、第五薄膜晶體管T5、第六薄膜晶體管T6、第七薄膜晶體管T7、第八薄膜晶體管T8和第九薄膜晶體管T9都是η型TFT。目前，a-SiTFT (非晶硅薄膜晶體管)IXD (液晶平板顯示器)也在致力于開發(fā)和poly-Si TFT IXD —樣的在玻璃基板上同時(shí)形成數(shù)據(jù)驅(qū)動(dòng)電路、柵極驅(qū)動(dòng)電路和像素陣列來減少陣列工藝的數(shù)量。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)裝置和顯示裝置，可以去除原有的復(fù)位薄膜晶體管，從而減小了陣列基板行驅(qū)動(dòng)布局的區(qū)域，利于實(shí)現(xiàn)窄邊框的設(shè)計(jì)。為了達(dá)到上述目的，本發(fā)明提供了一種移位寄存器單元，包括RS觸發(fā)器、上拉薄膜晶體管、下拉薄膜晶體管和自舉電容，其中，所述RS觸發(fā)器，置位端與輸入端連接，復(fù)位端與復(fù)位信號(hào)輸入端連接，正相輸出端與上拉節(jié)點(diǎn)連接，反相輸出端與下拉節(jié)點(diǎn)連接；所述上拉薄膜晶體管，柵極與上拉節(jié)點(diǎn)連接，源極與時(shí)鐘信號(hào)輸入端連接，漏極與輸出端連接；所述下拉薄膜晶體管，柵極與下拉節(jié)點(diǎn)連接，源極與輸出端連接，漏極與低電平輸出端連接。實(shí)施時(shí)，所述RS觸發(fā)器還分別與正向掃描控制信號(hào)和反向掃描控制信號(hào)連接；當(dāng)正向掃描控制信號(hào)為高電平而反向掃描控制信號(hào)為低電平時(shí)，輸入信號(hào)接入所述RS觸發(fā)器的置位端，復(fù)位信號(hào)接入所述RS觸發(fā)器的復(fù)位端；當(dāng)正向掃描控制信號(hào)為低電平而反向掃描控制信號(hào)為高電平時(shí)，復(fù)位信號(hào)接入所述RS觸發(fā)器的置位端，輸入信號(hào)接入所述RS觸發(fā)器的復(fù)位端。實(shí)施時(shí),所述RS觸發(fā)器包括上拉控制單元,輸出端復(fù)位控制單元和上拉節(jié)點(diǎn)復(fù)位控制單元，其中，所述上拉控制單元，分別與所述輸入端、所述正向掃描控制信號(hào)、所述上拉節(jié)點(diǎn)和所述輸出端連接，用于控制所述上拉薄膜晶體管上拉所述輸出端的電位；所述輸出端復(fù)位控制單元，分別與所述復(fù)位信號(hào)輸入端、所述反向掃描控制信號(hào)、所述低電平輸出端、所述上拉節(jié)點(diǎn)和所述下拉節(jié)點(diǎn)連接，用于在所述上拉控制單元控制上拉所述輸出端的電位之后，控制所述上拉節(jié)點(diǎn)輸出高電平而所述下拉節(jié)點(diǎn)輸出低電平，從而使得所述輸出端通過上拉薄膜晶體管放電至?xí)r鐘信號(hào)輸入端，從而復(fù)位所述輸出端；所述上拉節(jié)點(diǎn)復(fù)位控制單元,分別與所述高電平輸出端、上拉節(jié)點(diǎn)和下拉節(jié)點(diǎn)連接，用于控制下拉節(jié)點(diǎn)的電位為高電平從而通過所述下拉薄膜晶體管維持所述輸出端輸出低電平，并控制復(fù)位所述上拉節(jié)點(diǎn)。實(shí)施時(shí)，所述上拉控制單元包括第一薄膜晶體管和自舉電容；所述輸出端復(fù)位控制單元包括第二薄膜晶體管、第三薄膜晶體管和第四薄膜晶體管；所述上拉節(jié)點(diǎn)復(fù)位控制單元包括第五薄膜晶體管、第六薄膜晶體管和第七薄膜晶體管；所述自舉電容連接于所述上拉節(jié)點(diǎn)和所述輸出端之間； 所述第一薄膜晶體管，柵極與輸入端連接，源極與正向掃描控制信號(hào)連接，漏極與上拉節(jié)點(diǎn)連接；所述第二薄膜晶體管，柵極與復(fù)位信號(hào)輸入端連接，源極與上拉節(jié)點(diǎn)連接，漏極與反向掃描控制信號(hào)連接；所述第三薄膜晶體管，柵極與上拉節(jié)點(diǎn)連接，源極與下拉節(jié)點(diǎn)連接，漏極與低電平輸出端連接；所述第四薄膜晶體管，柵極與上拉節(jié)點(diǎn)連接，漏極與低電平輸出端連接；所述第五薄膜晶體管，柵極與所述第四薄膜晶體管的源極連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接，漏極與下拉節(jié)點(diǎn)連接；所述第六薄膜晶體管，柵極和源極與高電平輸出端連接，漏極與所述第五薄膜晶體管的柵極連接；所述第七薄膜晶體管，柵極與下拉節(jié)點(diǎn)連接，源極與上拉節(jié)點(diǎn)連接，漏極與低電平輸出端連接。實(shí)施時(shí)，所述第一薄膜晶體管、所述第二薄膜晶體管、所述第三薄膜晶體管、所述第四薄膜晶體管、所述第五薄膜晶體管、所述第六薄膜晶體管、所述第七薄膜晶體管、所述第八薄膜晶體管和所述第九薄膜晶體管都是η型TFT。本發(fā)明還提供了一種驅(qū)動(dòng)移位寄存器單元的方法，應(yīng)用于上述的移位寄存器單元，該方法包括在輸入階段RS觸發(fā)器的正相輸出端輸出高電平，時(shí)鐘信號(hào)輸入端輸入低電平，輸出端輸出低電平；經(jīng)過一個(gè)時(shí)間間隔后，在輸出階段時(shí)鐘信號(hào)輸入端輸入高電平，上拉節(jié)點(diǎn)的電位被自舉而上升，并輸出端輸出高電平；在復(fù)位階段首先時(shí)鐘信號(hào)輸入端輸入低電平，上拉節(jié)點(diǎn)的電位降低，由于復(fù)位信號(hào)仍為低電平，從而上拉節(jié)點(diǎn)的電位仍保持高電平，輸出端通過上拉薄膜晶體管放電至?xí)r鐘信號(hào)輸入端，實(shí)現(xiàn)了輸出端的復(fù)位；之后復(fù)位信號(hào)為高電平，上拉節(jié)點(diǎn)的電位降低，同時(shí)下拉節(jié)點(diǎn)的電位升高，從而輸出端輸出低電平并上拉節(jié)點(diǎn)的電位變?yōu)榈碗娖剑侠?jié)點(diǎn)被復(fù)位。本發(fā)明還提供了一種柵極驅(qū)動(dòng)裝置，包括第一移位寄存器，所述第一移位寄存器包括多級(jí)上述的移位寄存器單元；
在所述第一移位寄存器中，除了第一級(jí)移位寄存器單元和第二級(jí)移位寄存器單元之外，第η級(jí)移位寄存器單元的RS觸發(fā)器的置位端與第(η-2)級(jí)移位寄存器單元的輸出端連接；除了第N級(jí)移位寄存器單元和第(N-I)級(jí)移位寄存器單元之外，第η級(jí)移位寄存器單元的RS觸發(fā)器的復(fù)位端與第(η+2)級(jí)移位寄存器單元的輸出端連接；m除以4所得余數(shù)為I時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第一時(shí)鐘信號(hào)輸入端連接；m除以4所得余數(shù)為2時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第二時(shí)鐘信號(hào)輸入端連接；m除以4所得余數(shù)為3時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第三時(shí)鐘信號(hào)輸入端連接；
m除以4所得余數(shù)為O時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第四時(shí)鐘信號(hào)輸入端連接；η為大于2而小于等于N的整數(shù)，N為所述第一移位寄存器包括的移位寄存器單元的級(jí)數(shù)，N為4的倍數(shù)，m為小于等于N的整數(shù)。實(shí)施時(shí)，本發(fā)明所述的柵極驅(qū)動(dòng)裝置還包括第二移位寄存器，所述第二移位寄存器的結(jié)構(gòu)與所述第一移位寄存器的結(jié)構(gòu)相同；P除以4所得余數(shù)為I時(shí)，所述第二移位寄存器的第P級(jí)移位寄存器單元與第五時(shí)鐘信號(hào)輸入端連接；P除以4所得余數(shù)為2時(shí)，所述第二移位寄存器的第P級(jí)移位寄存器單元與第六時(shí)鐘信號(hào)輸入端連接；P除以4所得余數(shù)為3時(shí)，所述第二移位寄存器的第P級(jí)移位寄存器單元與第七時(shí)鐘信號(hào)輸入端連接；P除以4所得余數(shù)為O時(shí)，所述第二移位寄存器的第P級(jí)移位寄存器單元與第八時(shí)鐘信號(hào)輸入端連接；P為小于等于N的整數(shù)，M為所述第二移位寄存器包括的移位寄存器單元的級(jí)數(shù)，M為4的倍數(shù)；接入第一移位寄存器的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，以及接入第二移位寄存器的第五時(shí)鐘信號(hào)、第六時(shí)鐘信號(hào)、第七時(shí)鐘信號(hào)和第八時(shí)鐘信號(hào)的時(shí)鐘周期相同，都為T ;第一時(shí)鐘信號(hào)、第五時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第六時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)、第七時(shí)鐘信號(hào)、第四時(shí)鐘信號(hào)和第八時(shí)鐘信號(hào)之間的時(shí)間間隔依次為T/8。實(shí)施時(shí)，接入第一移位寄存器的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)的時(shí)鐘周期相同，都為T ；第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)之間的時(shí)間間隔依次為T/8。本發(fā)明還提供了一種顯示裝置，包括上述的柵極驅(qū)動(dòng)裝置。與現(xiàn)有技術(shù)相比，本發(fā)明所述的移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)裝置和顯示裝置，通過將復(fù)位階段分為輸出端復(fù)位子階段和上拉節(jié)點(diǎn)復(fù)位子階段；在輸出端復(fù)位子階段，時(shí)鐘信號(hào)輸入端輸入低電平，因此上拉節(jié)點(diǎn)的電位降低，但由于復(fù)位信號(hào)仍為低電平，上拉節(jié)點(diǎn)保持高電平，那么，上拉薄膜晶體管保持導(dǎo)通，輸出端則通過上拉薄膜晶體管放電至?xí)r鐘信號(hào)輸入端，則實(shí)現(xiàn)了輸出端的復(fù)位，可以去除原有的復(fù)位薄膜晶體管，從而減小了陣列基板行驅(qū)動(dòng)布局的區(qū)域，利于實(shí)現(xiàn)窄邊框的設(shè)計(jì)。


圖I是現(xiàn)有的移位寄存器單元電路的電路圖；圖2是現(xiàn)有的移位寄存器單兀電路的一具體實(shí)施例的電路圖；圖3是本發(fā)明第一實(shí)施例所述的移位寄存器單元的電路圖；圖4是本發(fā)明第二實(shí)施例所述的移位寄存器單元的電路圖；圖5是本發(fā)明第三實(shí)施例所述的移位寄存器單元的電路圖； 圖6是本發(fā)明第四實(shí)施例所述的移位寄存器單元的電路圖；圖7是本發(fā)明第四實(shí)施例所述的移位寄存器單元的工作時(shí)序圖；圖8是本發(fā)明所述的柵極驅(qū)動(dòng)裝置的第一實(shí)施例的結(jié)構(gòu)圖；圖9是本發(fā)明所述的柵極驅(qū)動(dòng)裝置的第二實(shí)施例的結(jié)構(gòu)圖；圖10是本發(fā)明所述的柵極驅(qū)動(dòng)裝置的第二實(shí)施例的工作時(shí)序圖。
具體實(shí)施例方式為了使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加明白，下面結(jié)合實(shí)施例和附圖，對(duì)本發(fā)明的實(shí)施例做進(jìn)一步詳細(xì)的說明。在此，本發(fā)明的示意性實(shí)施例以及說明用于解釋本發(fā)明，但不作為對(duì)本發(fā)明的限定。本發(fā)明提供了一種移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)裝置和顯示裝置，可以去除原有的復(fù)位薄膜晶體管，從而減小了陣列基板行驅(qū)動(dòng)布局的區(qū)域，利于實(shí)現(xiàn)窄邊框的設(shè)計(jì)。實(shí)施例一如圖3所示，本發(fā)明第一實(shí)施例所述的移位寄存器單元包括RS觸發(fā)器31、上拉薄膜晶體管TU和下拉薄膜晶體管TD，其中，所述RS觸發(fā)器31，置位端S與輸入端Input連接，復(fù)位端R與復(fù)位信號(hào)輸入端Reset連接，正相輸出端Q與上拉節(jié)點(diǎn)I3U連接，反相輸出端g與下拉節(jié)點(diǎn)H)連接；所述上拉薄膜晶體管TU，柵極與上拉節(jié)點(diǎn)連接，源極與時(shí)鐘信號(hào)輸入端CLK連接，漏極與輸出端Output連接；所述下拉薄膜晶體管TD,柵極與下拉節(jié)點(diǎn)F1D連接,源極與輸出端Output連接,漏極與低電平輸出端VGL連接。本發(fā)明第一實(shí)施例所述的移位寄存器單元在工作時(shí)，將復(fù)位階段分為輸出端復(fù)位子階段和上拉節(jié)點(diǎn)復(fù)位子階段；在輸出端復(fù)位子階段，時(shí)鐘信號(hào)輸入端CLK輸入低電平，因此上拉節(jié)點(diǎn)的電位降低，但由于復(fù)位信號(hào)仍為低電平，上拉節(jié)點(diǎn)PU保持高電平，那么，TU保持導(dǎo)通，輸出端Output則通過TU放電至?xí)r鐘信號(hào)輸入端CLK，則實(shí)現(xiàn)了輸出端Output的復(fù)位，并且與現(xiàn)有技術(shù)相比，可以去除原有的復(fù)位薄膜晶體管Treset，從而減小了陣列基板行驅(qū)動(dòng)布局的區(qū)域，利于實(shí)現(xiàn)窄邊框的設(shè)計(jì)。
實(shí)施例二如圖4所示，本發(fā)明第二實(shí)施例所述的移位寄存器單元包括RS觸發(fā)器31、上拉薄膜晶體管TU和下拉薄膜晶體管TD，其中，所述RS觸發(fā)器31，置位端S與輸入端Input連接，復(fù)位端R與復(fù)位信號(hào)輸入端Reset連接，正相輸出端Q與上拉節(jié)點(diǎn)I3U連接，反相輸出端g與下拉節(jié)點(diǎn)H)連接；所述上拉薄膜晶體管TU，柵極與上拉節(jié)點(diǎn)連接，源極與時(shí)鐘信號(hào)輸入端CLK連接，漏極與輸出端Output連接；所述下拉薄膜晶體管TD,柵極與下拉節(jié)點(diǎn)F1D連接,源極與輸出端Output連接,漏極與低電平輸出端VGL連接；
所述RS觸發(fā)器31還分別接入正向掃描控制信號(hào)Forward和反向掃描控制信號(hào)Backward；當(dāng)正向掃描控制信號(hào)Forward為高電平而反向掃描控制信號(hào)Backward為低電平時(shí)，所述RS觸發(fā)器31的置位端S與接入輸入信號(hào)，所述RS觸發(fā)器31的復(fù)位端R接入復(fù)位
信號(hào);當(dāng)正向掃描控制信號(hào)Forward為低電平而反向掃描控制信號(hào)Backward為高電平時(shí)，所述RS觸發(fā)器31的置位端S接入復(fù)位信號(hào)，所述RS觸發(fā)器31的復(fù)位端R接入輸入信號(hào)。本發(fā)明第二實(shí)施例所述的移位寄存器單元由于其RS觸發(fā)器還分別接入正向掃描控制信號(hào)Forward和反向掃描控制信號(hào)Backward ;當(dāng)正向掃描控制信號(hào)Forward為高電平而反向掃描控制信號(hào)Backward為低電平時(shí),所述RS觸發(fā)器31的置位端S接入輸入信號(hào)，所述RS觸發(fā)器31的復(fù)位端R接入復(fù)位信號(hào)；當(dāng)正向掃描控制信號(hào)Forward為低電平而反向掃描控制信號(hào)Backward為高電平時(shí)，所述RS觸發(fā)器31的置位端S接入復(fù)位信號(hào)，所述RS觸發(fā)器31的復(fù)位端R接入輸入信號(hào)；因此可以以簡(jiǎn)單的電路結(jié)構(gòu)實(shí)現(xiàn)IXD畫面上下翻轉(zhuǎn)。實(shí)施例三圖5是本發(fā)明第三實(shí)施例所述的移位寄存器單元的電路圖。本發(fā)明第三實(shí)施例所述的移位寄存器單元基于本發(fā)明第二實(shí)施例所述的移位寄存器單元。如圖5所示，在本發(fā)明第三實(shí)施例所述的移位寄存器單元中，所述RS觸發(fā)器31包括上拉控制單元311、輸出端復(fù)位控制單元312和上拉節(jié)點(diǎn)復(fù)位控制單元313,其中，所述上拉控制單元311，分別與所述輸入端Input、所述正向掃描控制信號(hào)Forward、所述上拉節(jié)點(diǎn)PU和所述輸出端Output連接,用于控制所述上拉薄膜晶體管TU上拉所述輸出端Output的電位；所述輸出端復(fù)位控制單元312，分別與所述復(fù)位信號(hào)輸入端Reset、所述反向掃描控制信號(hào)Backward、所述低電平輸出端VGL、所述上拉節(jié)點(diǎn)PU和所述下拉節(jié)點(diǎn)H)連接，用于在所述上拉控制單元311控制上拉所述輸出端Output的電位之后,控制所述上拉節(jié)點(diǎn)PU輸出高電平而所述下拉節(jié)點(diǎn)ro輸出低電平，從而使得所述輸出端Output通過上拉薄膜晶體管TU放電至?xí)r鐘信號(hào)輸入端CLK，從而復(fù)位所述輸出端Output ；所述上拉節(jié)點(diǎn)復(fù)位控制單元313，分別與所述高電平輸出端VGH、上拉節(jié)點(diǎn)PU和下拉節(jié)點(diǎn)ro連接，用于控制下拉節(jié)點(diǎn)ro的電位為高電平從而通過所述下拉薄膜晶體管TD維持所述輸出端輸出低電平，并控制復(fù)位所述上拉節(jié)點(diǎn)PU。在本發(fā)明第三實(shí)施例所述的移位寄存器單元中，所述RS觸發(fā)器31包括上拉控制單元311、輸出端復(fù)位控制單元312和上拉節(jié)點(diǎn)復(fù)位控制單元313 ;首先所述上拉控制單元311控制所述上拉薄膜晶體管TU上拉所述輸出端Output的電位；之后所述輸出端復(fù)位控制單元312控制復(fù)位所述輸出端Output ;所述上拉節(jié)點(diǎn)復(fù)位控制單元313控制復(fù)位所述上拉節(jié)點(diǎn)PU ;并且所述上拉控制單元311與所述正向掃描控制信號(hào)Forward連接,而所述輸出端復(fù)位控制單元312與所述反向掃描控制信號(hào)Backward連接。本發(fā)明第三實(shí)施例所述的移位寄存器單元可以去除原有的復(fù)位薄膜晶體管Treset，從而減小了陣列基板行驅(qū)動(dòng)布局的區(qū)域，利于實(shí)現(xiàn)窄邊框的設(shè)計(jì)，并且可以以簡(jiǎn)單的電路結(jié)構(gòu)實(shí)現(xiàn)LCD畫面上下翻轉(zhuǎn)。實(shí)施例四圖6是本發(fā)明第四實(shí)施例所述的移位寄存器單元的電路圖。本發(fā)明第四實(shí)施例所 述的移位寄存器單元基于本發(fā)明第三實(shí)施例所述的移位寄存器單元。如圖6所示，所述上拉控制單元311包括第一薄膜晶體管Tl和自舉電容Cl ;所述輸出端復(fù)位控制單元312包括第二薄膜晶體管T2、第三薄膜晶體管T3和第四薄膜晶體管T4 ;所述上拉節(jié)點(diǎn)復(fù)位控制單元313包括第五薄膜晶體管T5、第六薄膜晶體管T6和第七薄膜晶體管T7，其中，所述自舉電容Cl連接于所述上拉節(jié)點(diǎn)PU和所述輸出端Output之間；所述第一薄膜晶體管Tl，柵極接入輸入信號(hào)，源極接入正向掃描控制信號(hào)Forward，漏極與上拉節(jié)點(diǎn)PU連接；所述第二薄膜晶體管T2，柵極接入復(fù)位信號(hào)，源極與上拉節(jié)點(diǎn)PU連接，漏極接入反向掃描控制信號(hào)Backward ；所述第三薄膜晶體管T3，柵極與上拉節(jié)點(diǎn)PU連接，源極與下拉節(jié)點(diǎn)ro連接，漏極與低電平輸出端VGL連接；所述第四薄膜晶體管T4，柵極與上拉節(jié)點(diǎn)PU連接，漏極與低電平輸出端VGL連接;所述第五薄膜晶體管T5，柵極與所述第四薄膜晶體管T4的源極連接，源極與驅(qū)動(dòng)電源的高電平輸出端VGH連接，漏極與下拉節(jié)點(diǎn)ro連接；所述第六薄膜晶體管T6，柵極和源極與高電平輸出端VGH連接，漏極與所述第五薄膜晶體管T5的柵極連接；所述第七薄膜晶體管T7，柵極與下拉節(jié)點(diǎn)ro連接，源極與上拉節(jié)點(diǎn)ro連接，漏極與低電平輸出端VGL連接；所述上拉薄膜晶體管TU、所述下拉薄膜晶體管TD、所述第一薄膜晶體管Tl、所述第二薄膜晶體管T2、所述第五薄膜晶體管T5、所述第三薄膜晶體管T3、所述第四薄膜晶體管T4、所述第六薄膜晶體管T6和所述第七薄膜晶體管T7都是η型TFT。在實(shí)際應(yīng)用時(shí)，所述上拉薄膜晶體管TU、所述下拉薄膜晶體管TD、所述第一薄膜晶體管Tl、所述第二薄膜晶體管T2、所述第五薄膜晶體管T5、所述第三薄膜晶體管T3、所述第四薄膜晶體管T4、所述第六薄膜晶體管T6和所述第七薄膜晶體管T7并不僅限于使用η型TFT，也可以為P型TFT。如圖7所示，本發(fā)明第四實(shí)施例所述的移位寄存器單元在工作時(shí)，
正向掃描驅(qū)動(dòng)時(shí)，正向掃描控制信號(hào)Forward為高電平，反向掃描控制信號(hào)Backward為低電平,工作過程如下在第一時(shí)間段A,輸入信號(hào)為高電平,所述第一薄膜晶體管Tl開啟，此時(shí)正向掃描控制信號(hào)Forward為高電平，因此上拉節(jié)點(diǎn)I3U電位也為高電平，TU、T3和T4開啟；TU雖然開啟，但是由于時(shí)鐘信號(hào)輸入端CLK輸入低電平，所以輸出端Output輸出低電平；與此同時(shí)，T5和T6會(huì)因高電平輸出端VGH輸出的高電平而開啟，但由于T3開啟導(dǎo)致下拉節(jié)點(diǎn)H)的電壓下降，所以，TD和T7關(guān)閉；經(jīng)過一個(gè)時(shí)間間隔B后，在第二時(shí)間段C，即輸出階段，時(shí)鐘信號(hào)輸入端CLK輸入高電平，上拉節(jié)點(diǎn)I3U的電位被自舉而上升至近2倍的電壓，并此時(shí)輸出端Output輸出高電平；
在第三時(shí)間段，即復(fù)位階段，本發(fā)明中復(fù)位階段可以分為兩個(gè)子階段，第一子階段D是輸出端Output復(fù)位子階段，第二子階段E是上拉節(jié)點(diǎn)復(fù)位子階段；在第一子階段D，時(shí)鐘信號(hào)輸入端CLK輸入低電平，因此上拉節(jié)點(diǎn)的電位降低，但由于復(fù)位信號(hào)仍為低電平，則T2截止，上拉節(jié)點(diǎn)保持高電平，那么，TU保持導(dǎo)通，輸出端Output則通過TU放電至?xí)r鐘信號(hào)輸入端CLK，則實(shí)現(xiàn)了輸出端Output的復(fù)位，并且與現(xiàn)有技術(shù)相比，可以去除原有的Treset ；在第二子階段E，復(fù)位信號(hào)為高電平，反向掃描控制信號(hào)Backward為低電平，則T2開啟，上拉節(jié)點(diǎn)PU電位降低，隨之TU、T3和T4關(guān)閉，與此同時(shí)，T5和T6因高電平輸出端VGH輸出的高電平而開啟，同時(shí)下拉節(jié)點(diǎn)H)的電位升高，TD和T7開啟，導(dǎo)致輸出端Output輸出低電平并上拉節(jié)點(diǎn)I3U的電位變?yōu)榈碗娖?，上拉?jié)點(diǎn)PU被復(fù)位。在現(xiàn)有技術(shù)中，在復(fù)位階段，上拉節(jié)點(diǎn)I3U的電位變?yōu)榈碗娖?，而在本發(fā)明中，在復(fù)位階段，上拉節(jié)點(diǎn)PU的電位繼續(xù)維持高電平，使得TU開啟，從而實(shí)現(xiàn)輸出端Output輸出低電平，輸出信號(hào)復(fù)位，這樣可以去除圖I中的Treset。并且，在GOA電路中，為了使T5、T6產(chǎn)生的充電和放電消耗的功耗達(dá)到最小，所以使得T5的源極和T6的源極均與驅(qū)動(dòng)電源的高電平輸出端VGH連接，并在輸出端Output復(fù)位子階段，維持上拉節(jié)點(diǎn)PU電位為高電平，使TU維持開啟狀態(tài)，使輸出端Output通過TU進(jìn)行復(fù)位。本發(fā)明第四實(shí)施例所述的移位寄存器單元在反向掃描時(shí)，因?yàn)轵?qū)動(dòng)順序變化，所述RS觸發(fā)器的置位端S接入輸入信號(hào)，所述RS觸發(fā)器的復(fù)位端R接入復(fù)位信號(hào)，所以將反向掃描控制信號(hào)Backward設(shè)為高電平,正向掃描控制信號(hào)Forward設(shè)為低電平，時(shí)鐘驅(qū)動(dòng)順序完全逆轉(zhuǎn)，這樣在相同的工作原理情況下，完成反向掃描。本發(fā)明還提供了一種驅(qū)動(dòng)移位寄存器單元的方法，應(yīng)用于上述的移位寄存器單元，該方法包括在輸入階段RS觸發(fā)器的正相輸出端輸出高電平，時(shí)鐘信號(hào)輸入端輸入低電平，輸出端輸出低電平；經(jīng)過一個(gè)時(shí)間間隔后，在輸出階段時(shí)鐘信號(hào)輸入端輸入高電平，上拉節(jié)點(diǎn)的電位被自舉而上升，并輸出端輸出高電平；在復(fù)位階段首先時(shí)鐘信號(hào)輸入端輸入低電平，上拉節(jié)點(diǎn)的電位降低，由于復(fù)位信號(hào)仍為低電平，從而上拉節(jié)點(diǎn)的電位仍保持高電平，輸出端通過上拉薄膜晶體管放電至?xí)r鐘信號(hào)輸入端，實(shí)現(xiàn)了輸出端的復(fù)位；之后復(fù)位信號(hào)為高電平，上拉節(jié)點(diǎn)的電位降低，同時(shí)下拉節(jié)點(diǎn)的電位升高，從而輸出端輸出低電平并上拉節(jié)點(diǎn)的電位變?yōu)榈碗娖?，上拉?jié)點(diǎn)被復(fù)位。如圖8所示，本發(fā)明所述的柵極驅(qū)動(dòng)裝置的第一實(shí)施例包括第一移位寄存器，所述第一移位寄存器包括上述的移位寄存器單元；在所述第一移位寄存器中，除了第一級(jí)移位寄存器單元SRl和第二級(jí)移位寄存器單元SR2之外，第η級(jí)移位寄存器單元的RS觸發(fā)器的置位端與第(η-2)級(jí)移位寄存器單元的輸出端連接；除了第N級(jí)移位寄存器單元和第(N-I)級(jí)移位寄存器單元之外，第η級(jí)移位寄存器單元的RS觸發(fā)器的復(fù)位端與第(η+2)級(jí)移位寄存器單元的輸出端連接；第一級(jí)移位寄存器單元SRl的輸入端Inputl和第二級(jí)移位寄存器單元SR2的輸入端Input分別接入第一初始信號(hào)STVl ； m除以4所得余數(shù)為I時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第一時(shí)鐘信號(hào)輸入端CLKl連接；m除以4所得余數(shù)為2時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第二時(shí)鐘信號(hào)輸入端CLK2連接；m除以4所得余數(shù)為3時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第三時(shí)鐘信號(hào)輸入端CLK3連接；m除以4所得余數(shù)為O時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第四時(shí)鐘信號(hào)輸入端CLK4連接；η為大于2而小于等于N的整數(shù)，N為所述第一移位寄存器包括的移位寄存器單元的級(jí)數(shù)，N為4的倍數(shù)，m為小于等于N的整數(shù)；在圖8 中，OutputK 0utput2、0utput3、0utput4、0utput5、0utput6、0utput7、Outputs指示的分別是第一移位寄存器包括的第一級(jí)移位寄存器SRl的輸出端、第二級(jí)移位寄存器SR2的輸出端、第三級(jí)移位寄存器SR3的輸出端、第四級(jí)移位寄存器SR4的輸出端、第五級(jí)移位寄存器SR5的輸出端、第六級(jí)移位寄存器SR6的輸出端、第七級(jí)移位寄存器SR7的輸出端、第八級(jí)移位寄存器SR8的輸出端；InputK Input2、Input3、Input4、Input5、Input6、Input7、Input8 指不的分別是第一移位寄存器包括的第一級(jí)移位寄存器SRl的輸入端、第二級(jí)移位寄存器SR2的輸入端、第三級(jí)移位寄存器SR3的輸入端、第四級(jí)移位寄存器SR4的輸入端、第五級(jí)移位寄存器SR5的輸入端、第六級(jí)移位寄存器SR6的輸入端、第七級(jí)移位寄存器SR7的輸入端、第八級(jí)移位寄存器SR8的輸入端；ResetK Reset2、Reset3、Reset4、Reset5、Reset6 指不的分別是第一移位寄存器包括的第一級(jí)移位寄存器SRl的復(fù)位信號(hào)輸入端、第二級(jí)移位寄存器SR2的復(fù)位信號(hào)輸入端、第三級(jí)移位寄存器SR3的復(fù)位信號(hào)輸入端、第四級(jí)移位寄存器SR4的復(fù)位信號(hào)輸入端、第五級(jí)移位寄存器SR5的復(fù)位信號(hào)輸入端、第六級(jí)移位寄存器SR6的復(fù)位信號(hào)輸入端。優(yōu)選情況下，接入所述第一移位寄存器的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)的時(shí)鐘周期相同，都為T ；第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)之間的時(shí)間間隔依次為T/8。
如圖9所示，本發(fā)明所述的柵極驅(qū)動(dòng)裝置的第二實(shí)施例包括第一移位寄存器和第ニ移位寄存器；在所述第一移位寄存器中，除了第一級(jí)移位寄存器單元SRl和第二級(jí)移位寄存器単元SR2之外，第η級(jí)移位寄存器單元的RS觸發(fā)器的置位端與第(η-2)級(jí)移位寄存器單元的輸出端連接；除了第N級(jí)移位寄存器單元和第(N-I)級(jí)移位寄存器單元之外，第η級(jí)移位寄存器單元的RS觸發(fā)器的復(fù)位端與第(η+2)級(jí)移位寄存器單元的輸出端連接；第一級(jí)移位寄存器單元SRl的輸入端Inputl和第二級(jí)移位寄存器單元SR2的輸入端Input2分別接入第一初始信號(hào)STVl ；m除以4所得余數(shù)為I時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第一時(shí)鐘信號(hào)輸入端CLKl連接；m除以4所得余數(shù)為2時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第二時(shí)鐘信號(hào)輸入端CLK2連接； m除以4所得余數(shù)為3時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第三時(shí)鐘信號(hào)輸入端CLK3連接；m除以4所得余數(shù)為O時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第四時(shí)鐘信號(hào)輸入端CLK4連接；η為大于2而小于等于N的整數(shù)，N為所述第一移位寄存器包括的移位寄存器單元的級(jí)數(shù)，N為4的倍數(shù)，m為小于等于N的整數(shù)；在圖9 中，OutputK 0utput2、0utput3、0utput4、0utput5、0utput6、0utput7、0utput8指不的分別是第一移位寄存器包括的第一級(jí)移位寄存器SRl的輸出端、第一移位寄存器包括的第二級(jí)移位寄存器SR2的輸出端、第一移位寄存器包括的第三級(jí)移位寄存器SR3的輸出端、第一移位寄存器包括的第四級(jí)移位寄存器SR4的輸出端、第一移位寄存器包括的第五級(jí)移位寄存器SR5的輸出端、第一移位寄存器包括的第六級(jí)移位寄存器SR6的輸出端、第一移位寄存器包括的第七級(jí)移位寄存器SR7的輸出端、第一移位寄存器包括的第八級(jí)移位寄存器SR8的輸出端；InputK Input2、Input3、Input4、Input5、Input6、Input7、Input8 指不的分別是第一移位寄存器包括的第一級(jí)移位寄存器SRl的輸入端、第一移位寄存器包括的第二級(jí)移位寄存器SR2的輸入端、第一移位寄存器包括的第三級(jí)移位寄存器SR3的輸入端、第一移位寄存器包括的第四級(jí)移位寄存器SR4的輸入端、第一移位寄存器包括的第五級(jí)移位寄存器SR5的輸入端、第一移位寄存器包括的第六級(jí)移位寄存器SR6的輸入端、第一移位寄存器包括的第七級(jí)移位寄存器SR7的輸入端、第一移位寄存器包括的第八級(jí)移位寄存器SR8的輸入端;Resetl、Reset2、Reset3、Reset4、Reset5、Reset6 指不的分別是第一移位寄存器包括的第一級(jí)移位寄存器SRl的復(fù)位信號(hào)輸入端、第一移位寄存器包括的第二級(jí)移位寄存器SR2的復(fù)位信號(hào)輸入端、第一移位寄存器包括的第三級(jí)移位寄存器SR3的復(fù)位信號(hào)輸入端、第一移位寄存器包括的第四級(jí)移位寄存器SR4的復(fù)位信號(hào)輸入端、第一移位寄存器包括的第五級(jí)移位寄存器SR5的復(fù)位信號(hào)輸入端、第一移位寄存器包括的第六級(jí)移位寄存器SR6的復(fù)位信號(hào)輸入端；所述第二移位寄存器的結(jié)構(gòu)與所述第一移位寄存器的結(jié)構(gòu)相同；
在第二移位寄存器中，第二級(jí)移位寄存器單元SR21的輸入端Input21和第二級(jí)移位寄存器單元SR22的輸入端Input22分別接入第二初始信號(hào)STV2 ；P除以4所得余數(shù)為I時(shí)，所述第一移位寄存器的第P級(jí)移位寄存器單元與第五時(shí)鐘信號(hào)輸入端CLK5連接；P除以4所得余數(shù)為2時(shí)，所述第一移位寄存器的第P級(jí)移位寄存器單元與第六時(shí)鐘信號(hào)輸入端CLK6連接；P除以4所得余數(shù)為3時(shí)，所述第一移位寄存器的第P級(jí)移位寄存器單元與第七時(shí)鐘信號(hào)輸入端CLK7連接；P除以4所得余數(shù)為O時(shí)，所述第一移位寄存器的第P級(jí)移位寄存器單元與第八時(shí)鐘信號(hào)輸入端CLK8連接；
P為小于等于N的整數(shù)，M為所述第一移位寄存器包括的移位寄存器單元的級(jí)數(shù)，M為4的倍數(shù)；在圖9 中，0utput21、0utput22、0utput23、0utput24、0utput25、0utput26、0utput27、0utput28指示的分別是第二移位寄存器包括的第一級(jí)移位寄存器SR21的輸出端、第二移位寄存器包括的第二級(jí)移位寄存器SR22的輸出端、第二移位寄存器包括的第三級(jí)移位寄存器SR23的輸出端、第二移位寄存器包括的第四級(jí)移位寄存器SR24的輸出端、第ニ移位寄存器包括的第五級(jí)移位寄存器SR25的輸出端、第二移位寄存器包括的第六級(jí)移位寄存器SR26的輸出端、第二移位寄存器包括的第七級(jí)移位寄存器SR27的輸出端、第二移位寄存器包括的第八級(jí)移位寄存器SR28的輸出端；Input21、Input22、Input23、Input24、Input25、Input26、Input27、Input28 指不的分別是第二移位寄存器包括的第一級(jí)移位寄存器SR21的輸入端、第二移位寄存器包括的第二級(jí)移位寄存器SR22的輸入端、第二移位寄存器包括的第三級(jí)移位寄存器SR23的輸入端、第二移位寄存器包括的第四級(jí)移位寄存器SR24的輸入端、第二移位寄存器包括的第五級(jí)移位寄存器SR25的輸入端、第二移位寄存器包括的第六級(jí)移位寄存器SR26的輸入端、第二移位寄存器包括的第七級(jí)移位寄存器SR27的輸入端、第二移位寄存器包括的第八級(jí)移位寄存器SR28的輸入端；Reset21、Reset22、Reset23、Reset24、Reset25、Reset26 指不的分別是第二移位寄存器包括的第一級(jí)移位寄存器SR21的復(fù)位信號(hào)輸入端、第二移位寄存器包括的第二級(jí)移位寄存器SR22的復(fù)位信號(hào)輸入端、第二移位寄存器包括的第三級(jí)移位寄存器SR23的復(fù)位信號(hào)輸入端、第二移位寄存器包括的第四級(jí)移位寄存器SR24的復(fù)位信號(hào)輸入端、第二移位寄存器包括的第五級(jí)移位寄存器SR25的復(fù)位信號(hào)輸入端、第二移位寄存器包括的第六級(jí)移位寄存器SR26的復(fù)位信號(hào)輸入端；如圖10所示，接入第一移位寄存器的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，以及接入第一移位寄存器的第五時(shí)鐘信號(hào)、第六時(shí)鐘信號(hào)、第七時(shí)鐘信號(hào)和第八時(shí)鐘信號(hào)的時(shí)鐘周期相同，都為T ；第一時(shí)鐘信號(hào)、第五時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第六時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)、第七時(shí)鐘信號(hào)、第四時(shí)鐘信號(hào)和第八時(shí)鐘信號(hào)之間的時(shí)間間隔依次為T/8 ；第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)之間的時(shí)間間隔依次為T/4 ；
PU3指示的是第一移位寄存器的第三級(jí)移位寄存器單元的上拉節(jié)點(diǎn)；A、B、C、D、E指示的分別是輸入階段、時(shí)間間隔、輸出階段、輸出端復(fù)位階段、上拉節(jié)點(diǎn)復(fù)位階段。本發(fā)明還提供了一種顯示裝置，包括上述的柵極驅(qū)動(dòng)裝置。所述述顯示裝置可以包括液晶顯示裝置，例如液晶面板、液晶電視、手機(jī)、液晶顯示器。除了液晶顯示裝置外，所述顯示裝置還可以包括有機(jī)發(fā)光顯示器或者其他類型的顯示裝置，比如電子閱讀器等。
以上說明對(duì)本發(fā)明而言只是說明性的，而非限制性的，本領(lǐng)域普通技術(shù)人員理解，在不脫離所附權(quán)利要求所限定的精神和范圍的情況下，可做出許多修改、變化或等效，但都將落入本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.ー種移位寄存器單元，其特征在于，包括RS觸發(fā)器、上拉薄膜晶體管、下拉薄膜晶體管和自舉電容，其中， 所述RS觸發(fā)器，置位端與輸入端連接，復(fù)位端與復(fù)位信號(hào)輸入端連接，正相輸出端與上拉節(jié)點(diǎn)連接，反相輸出端與下拉節(jié)點(diǎn)連接； 所述上拉薄膜晶體管，柵極與上拉節(jié)點(diǎn)連接，源極與時(shí)鐘信號(hào)輸入端連接，漏極與輸出端連接； 所述下拉薄膜晶體管，柵極與下拉節(jié)點(diǎn)連接，源極與輸出端連接，漏極與低電平輸出端連接。
2.如權(quán)利要求I所述的移位寄存器單元，其特征在干， 所述RS觸發(fā)器還分別與正向掃描控制信號(hào)和反向掃描控制信號(hào)連接； 當(dāng)正向掃描控制信號(hào)為高電平而反向掃描控制信號(hào)為低電平時(shí)，輸入信號(hào)接入所述RS觸發(fā)器的置位端，復(fù)位信號(hào)接入所述RS觸發(fā)器的復(fù)位端； 當(dāng)正向掃描控制信號(hào)為低電平而反向掃描控制信號(hào)為高電平時(shí)，復(fù)位信號(hào)接入所述RS觸發(fā)器的置位端，輸入信號(hào)接入所述RS觸發(fā)器的復(fù)位端。
3.如權(quán)利要求I所述的移位寄存器單元，其特征在干， 所述RS觸發(fā)器包括上拉控制単元，輸出端復(fù)位控制単元和上拉節(jié)點(diǎn)復(fù)位控制単元，其中， 所述上拉控制單元，分別與所述輸入端、所述正向掃描控制信號(hào)、所述上拉節(jié)點(diǎn)和所述輸出端連接，用于控制所述上拉薄膜晶體管上拉所述輸出端的電位； 所述輸出端復(fù)位控制単元，分別與所述復(fù)位信號(hào)輸入端、所述反向掃描控制信號(hào)、所述低電平輸出端、所述上拉節(jié)點(diǎn)和所述下拉節(jié)點(diǎn)連接，用于在所述上拉控制單元控制上拉所述輸出端的電位之后，控制所述上拉節(jié)點(diǎn)輸出高電平而所述下拉節(jié)點(diǎn)輸出低電平，從而使得所述輸出端通過上拉薄膜晶體管放電至?xí)r鐘信號(hào)輸入端，從而復(fù)位所述輸出端； 所述上拉節(jié)點(diǎn)復(fù)位控制單元，分別與所述高電平輸出端、上拉節(jié)點(diǎn)和下拉節(jié)點(diǎn)連接，用于控制下拉節(jié)點(diǎn)的電位為高電平從而通過所述下拉薄膜晶體管維持所述輸出端輸出低電平，并控制復(fù)位所述上拉節(jié)點(diǎn)。
4.如權(quán)利要求3所述的移位寄存器單元，其特征在干， 所述上拉控制單元包括第一薄膜晶體管和自舉電容； 所述輸出端復(fù)位控制単元包括第二薄膜晶體管、第三薄膜晶體管和第四薄膜晶體管； 所述上拉節(jié)點(diǎn)復(fù)位控制單元包括第五薄膜晶體管、第六薄膜晶體管和第七薄膜晶體管； 所述自舉電容連接于所述上拉節(jié)點(diǎn)和所述輸出端之間； 所述第一薄膜晶體管，柵極與輸入端連接，源極與正向掃描控制信號(hào)連接，漏極與上拉節(jié)點(diǎn)連接； 所述第二薄膜晶體管，柵極與復(fù)位信號(hào)輸入端連接，源極與上拉節(jié)點(diǎn)連接，漏極與反向掃描控制信號(hào)連接； 所述第三薄膜晶體管，柵極與上拉節(jié)點(diǎn)連接，源極與下拉節(jié)點(diǎn)連接，漏極與低電平輸出端連接； 所述第四薄膜晶體管，柵極與上拉節(jié)點(diǎn)連接，漏極與低電平輸出端連接；所述第五薄膜晶體管，柵極與所述第四薄膜晶體管的源極連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接，漏極與下拉節(jié)點(diǎn)連接； 所述第六薄膜晶體管，柵極和源極與高電平輸出端連接，漏極與所述第五薄膜晶體管的柵極連接； 所述第七薄膜晶體管，柵極與下拉節(jié)點(diǎn)連接，源極與上拉節(jié)點(diǎn)連接，漏極與低電平輸出端連接。
5.如權(quán)利要求4所述的移位寄存器單元，其特征在干， 所述第一薄膜晶體管、所述第二薄膜晶體管、所述第三薄膜晶體管、所述第四薄膜晶體管、所述第五薄膜晶體管、所述第六薄膜晶體管、所述第七薄膜晶體管、所述第八薄膜晶體管和所述第九薄膜晶體管都是η型TFT。
6.一種驅(qū)動(dòng)移位寄存器單元的方法，應(yīng)用于如權(quán)利要求I至5中任ー權(quán)利要求所述的移位寄存器單元，其特征在于，該方法包括 在輸入階段RS觸發(fā)器的正相輸出端輸出高電平，時(shí)鐘信號(hào)輸入端輸入低電平，輸出端輸出低電平； 經(jīng)過ー個(gè)時(shí)間間隔后，在輸出階段時(shí)鐘信號(hào)輸入端輸入高電平，上拉節(jié)點(diǎn)的電位被自舉而上升,并輸出端輸出高電平； 在復(fù)位階段首先時(shí)鐘信號(hào)輸入端輸入低電平，上拉節(jié)點(diǎn)的電位降低，由于復(fù)位信號(hào)仍為低電平，從而上拉節(jié)點(diǎn)的電位仍保持高電平，輸出端通過上拉薄膜晶體管放電至?xí)r鐘信號(hào)輸入端，實(shí)現(xiàn)了輸出端的復(fù)位；之后復(fù)位信號(hào)為高電平，上拉節(jié)點(diǎn)的電位降低，同時(shí)下拉節(jié)點(diǎn)的電位升高，從而輸出端輸出低電平并上拉節(jié)點(diǎn)的電位變?yōu)榈碗娖剑侠?jié)點(diǎn)被復(fù)位。
7.ー種柵極驅(qū)動(dòng)裝置，其特征在于，包括第一移位寄存器，所述第一移位寄存器包括多級(jí)如權(quán)利要求I至5中任ー權(quán)利要求所述的移位寄存器單元； 在所述第一移位寄存器中，除了第一級(jí)移位寄存器單元和第二級(jí)移位寄存器單元之夕卜，第η級(jí)移位寄存器單元的RS觸發(fā)器的置位端與第(η-2)級(jí)移位寄存器單元的輸出端連接；除了第N級(jí)移位寄存器單元和第(N-I)級(jí)移位寄存器單元之外，第η級(jí)移位寄存器單元的RS觸發(fā)器的復(fù)位端與第(η+2)級(jí)移位寄存器單元的輸出端連接； m除以4所得余數(shù)為I時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第一時(shí)鐘信號(hào)輸入端連接； m除以4所得余數(shù)為2時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第二時(shí)鐘信號(hào)輸入端連接； m除以4所得余數(shù)為3時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第三時(shí)鐘信號(hào)輸入端連接； m除以4所得余數(shù)為O時(shí)，所述第一移位寄存器的第m級(jí)移位寄存器單元與第四時(shí)鐘信號(hào)輸入端連接； η為大于2而小于等于N的整數(shù)，N為所述第一移位寄存器包括的移位寄存器單元的級(jí)數(shù)，N為4的倍數(shù)，m為小于等于N的整數(shù)。
8.如權(quán)利要求7所述的柵極驅(qū)動(dòng)裝置，其特征在于，還包括第二移位寄存器，所述第二移位寄存器的結(jié)構(gòu)與所述第一移位寄存器的結(jié)構(gòu)相同； P除以4所得余數(shù)為I時(shí)，所述第二移位寄存器的第P級(jí)移位寄存器單元與第五時(shí)鐘信號(hào)輸入端連接； P除以4所得余數(shù)為2時(shí)，所述第二移位寄存器的第P級(jí)移位寄存器單元與第六時(shí)鐘信號(hào)輸入端連接； P除以4所得余數(shù)為3時(shí)，所述第二移位寄存器的第P級(jí)移位寄存器單元與第七時(shí)鐘信號(hào)輸入端連接； P除以4所得余數(shù)為O時(shí)，所述第二移位寄存器的第P級(jí)移位寄存器單元與第八時(shí)鐘信號(hào)輸入端連接； P為小于等于N的整數(shù)，M為所述第二移位寄存器包括的移位寄存器單元的級(jí)數(shù)，M為4的倍數(shù)； 接入第一移位寄存器的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，以及接入第二移位寄存器的第五時(shí)鐘信號(hào)、第六時(shí)鐘信號(hào)、第七時(shí)鐘信號(hào)和第八時(shí)鐘信號(hào)的時(shí)鐘周期相同，都為T ; 第一時(shí)鐘信號(hào)、第五時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第六時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)、第七時(shí)鐘信號(hào)、第四時(shí)鐘信號(hào)和第八時(shí)鐘信號(hào)之間的時(shí)間間隔依次為T/8。
9.如權(quán)利要求7所述的柵極驅(qū)動(dòng)裝置，其特征在干， 接入第一移位寄存器的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)的時(shí)鐘周期相同，都為T ; 第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)之間的時(shí)間間隔依次為T/8。
10.一種顯示裝置，其特征在于，包括如權(quán)利要求7至9中任ー權(quán)利要求所述的柵極驅(qū)動(dòng)裝置。
全文摘要
本發(fā)明提供了一種移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)裝置和顯示裝置。所述移位寄存器單元包括RS觸發(fā)器、上拉薄膜晶體管和下拉薄膜晶體管，其中，所述RS觸發(fā)器，置位端與輸入端連接，復(fù)位端與復(fù)位信號(hào)輸入端連接，正相輸出端與上拉節(jié)點(diǎn)連接，反相輸出端與下拉節(jié)點(diǎn)連接；所述上拉薄膜晶體管，柵極與上拉節(jié)點(diǎn)連接，源極與時(shí)鐘信號(hào)輸入端連接，漏極與輸出端連接；所述下拉薄膜晶體管，柵極與下拉節(jié)點(diǎn)連接，源極與輸出端連接，漏極與低電平輸出端連接。本發(fā)明可以去除原有的復(fù)位薄膜晶體管，從而減小了陣列基板行驅(qū)動(dòng)布局的區(qū)域，利于實(shí)現(xiàn)窄邊框的設(shè)計(jì)。
文檔編號(hào)H03K19/0175GK102857207SQ20121026082
公開日2013年1月2日 申請(qǐng)日期2012年7月25日 優(yōu)先權(quán)日2012年7月25日
發(fā)明者韓承佑 申請(qǐng)人:京東方科技集團(tuán)股份有限公司