專利名稱：一種可級聯(lián)的多通道dds信號發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于信號發(fā)生器技術(shù)領(lǐng)域，更為具體地講，涉及一種可級聯(lián)的多通道DDS信號發(fā)生器。
背景技術(shù)：
DDS信號發(fā)生器是一種通用的提供激勵信號的裝置。它所提供的信號包括正弦波、方波、三角波等標準波形，幅度調(diào)制、頻率調(diào)制等調(diào)制波形，以及用戶編輯的任意波形，同時波形的幅度、頻率等參數(shù)也可以由用戶設(shè)定。其基本結(jié)構(gòu)如

圖1，將頻率控制字K輸入到相位累加器進行累加，相位累加器輸出地址尋址波形存儲器中的波形數(shù)據(jù)，然后將尋址到的波形數(shù)據(jù)經(jīng)過數(shù)模轉(zhuǎn)換(DA)得到模擬波形，經(jīng)過模擬電路濾波和幅度控制后輸出波形。其中初始相位寄存器輸出初始相位字與相位累加器輸出的地址進行相加后再尋址波形存儲器中的波形數(shù)據(jù)，用于調(diào)整輸出波形的初始相位；時鐘發(fā)生器用于產(chǎn)生時鐘信號給相位累 加器、加法器、波形存儲器以及D/A轉(zhuǎn)換電路，使它們保持同步。通道數(shù)量是DDS信號發(fā)生器的一項重要指標，相比單通道DDS信號發(fā)生器，多通道DDS信號發(fā)生器能提供更強的實用性及更大的靈活性。它將多個單獨的通道整合在一個機箱內(nèi)部，通道間不僅共享同一個參考地平面和時鐘源，還要求提供精密的通道內(nèi)同步和級聯(lián)能力，以獲得更多的具有精密同步關(guān)系的輸出波形?？杉壜?lián)的多通道DDS信號發(fā)生器的同步包括系統(tǒng)內(nèi)同步和系統(tǒng)間同步。系統(tǒng)內(nèi)同步是指單臺可級聯(lián)的多通道DDS信號發(fā)生器各個通道之間的同步；系統(tǒng)間同步是指多臺可級聯(lián)的多通道DDS信號發(fā)生器級聯(lián)工作時它們之間通道的同步。傳統(tǒng)的低采樣率的可級聯(lián)的多通道DDS信號發(fā)生器的同步，只需保證采樣時鐘的同步即可保證系統(tǒng)內(nèi)同步和系統(tǒng)間同步。隨著采樣速率的不斷提高，由于單片器件工作時鐘的限制，不僅需要采樣時鐘，還需要數(shù)據(jù)時鐘。采樣時鐘用于同步可級聯(lián)的多通道DDS信號發(fā)生器中的DAC，而數(shù)據(jù)時鐘用于同步可級聯(lián)的多通道DDS信號發(fā)生器中的相位累加器和波形存儲器。采樣時鐘和數(shù)據(jù)時鐘不再是同一時鐘速率，數(shù)據(jù)時鐘是采樣時鐘的分頻數(shù)。對于采樣時鐘的分頻，現(xiàn)有技術(shù)多通道DDS信號發(fā)生器是每個通道分別進行的。無論是采用DLL還是PLL實現(xiàn)分頻，在它們對采樣時鐘進行分頻并鎖定的工作過程中，均需要一定的鎖定時間，而這一鎖定時間又會受到物理器件和工作環(huán)境的影響，鎖定時間差異會導致最終鎖定后輸出的分頻得到的數(shù)字時鐘出現(xiàn)相位差。圖2給出了 4分頻情況下數(shù)據(jù)時鐘可能出現(xiàn)的幾種不同的相位差。因此，即使各個通道的采樣時鐘沒有偏差，各通道內(nèi)部的鎖相環(huán)也可能無法同時鎖定各自的數(shù)據(jù)時鐘，引起相位累加時鐘的差異，而在不同的時鐘上升沿開始累加。由于相位累加器開始累加的時刻具有隨機性，因此各通道產(chǎn)生相位地址的時刻也具有隨機性，最終導致無法在同一時刻從波形存儲器取回相同的波形幅值數(shù)據(jù)送入DAC進行數(shù)模轉(zhuǎn)換。相位累加時鐘相差一個采樣時鐘周期，波形幅值序列就會錯開一個點。以采樣時鐘頻率為1GHz，數(shù)據(jù)時鐘頻率為125MHz為例。假設(shè)輸出波形頻率為125MHz,由于一個周期的輸出波形僅有8個波形幅值樣點構(gòu)成，若通道I和通道2的數(shù)據(jù)時鐘存在一個采樣時鐘周期的延遲，就會造成波形幅值樣點序列錯開一個點，波形相位則會相差45度，如圖3所示。下列式子給出了可級聯(lián)的多通道DDS信號發(fā)生器內(nèi)通道間單個輸出波形幅值樣點的延遲所造成的通道間輸出波形相位差。
權(quán)利要求
1.一種可級聯(lián)的多通道DDS信號發(fā)生器，包括η個通道以及時鐘發(fā)生器，每個通道又包括一地址發(fā)生単元、波形存儲器、數(shù)模轉(zhuǎn)換器(ADC)以及模擬通道，地址發(fā)生単元在數(shù)據(jù)時鐘控制下產(chǎn)生地址，波形存儲器根據(jù)地址在數(shù)據(jù)時鐘控制下讀取波形數(shù)據(jù)讀取，數(shù)模轉(zhuǎn)換器在采樣時鐘控制下讀取的波形數(shù)據(jù)進行數(shù)模轉(zhuǎn)換，數(shù)模轉(zhuǎn)換得到的信號經(jīng)過模擬電路濾波以及波形處理后得到所需的波形； 其特征在于，所述的時鐘發(fā)生器包括 ー采樣時鐘產(chǎn)生模塊，用于產(chǎn)生內(nèi)部采樣時鐘，井分為兩路，一路作為內(nèi)部采樣時鐘輸出，另一路送入采樣時鐘選擇模塊； ー采樣時鐘選擇模塊，用于選擇外部采樣時鐘或內(nèi)部采樣時鐘作為采樣時鐘； 一米樣時鐘分配模塊，用于將米樣時鐘分為η+1路,其中η路作為米樣時鐘分別輸入η個通道中同歩數(shù)模轉(zhuǎn)換器，剩下的一路送入數(shù)據(jù)時鐘產(chǎn)生模塊； ー數(shù)據(jù)時鐘產(chǎn)生模塊，用于對采樣時鐘進行分頻，產(chǎn)生內(nèi)部數(shù)據(jù)時鐘，并分為兩路，一路作為內(nèi)部數(shù)據(jù)時鐘輸出，另一路送入數(shù)據(jù)時鐘選擇模塊； ー數(shù)據(jù)時鐘選擇模塊，用于選擇外部數(shù)據(jù)時鐘或內(nèi)部數(shù)據(jù)時鐘作為數(shù)據(jù)時鐘； 一數(shù)據(jù)時鐘分配模塊，用于將數(shù)據(jù)時鐘分為η路，分別作為數(shù)據(jù)時鐘輸入η個通道中同步地址發(fā)生單元、波形存儲器。
2.根據(jù)權(quán)利要求I所述的多通道DDS信號發(fā)生器，其特征在于，所述的時鐘發(fā)生器還包括 ー參考時鐘選擇模塊，用于選擇內(nèi)部參考時鐘或外部參考時鐘作為采樣時鐘產(chǎn)生模塊的參考時鐘。
3.根據(jù)權(quán)利要求I所述的多通道DDS信號發(fā)生器，其特征在于，在級聯(lián)使用時，主設(shè)備的可級聯(lián)的多通道DDS信號發(fā)生器的內(nèi)部采樣時鐘輸出連接到自身的外部采樣時鐘輸入端和從設(shè)備的可級聯(lián)的多通道DDS信號發(fā)生器的外部采樣時鐘輸入端，主設(shè)備的可級聯(lián)的多通道DDS信號發(fā)生器的數(shù)據(jù)同步時鐘輸出連接到自身的數(shù)據(jù)時鐘輸入端和從設(shè)備的可級聯(lián)的多通道DDS信號發(fā)生器的數(shù)據(jù)時鐘輸入，主設(shè)備、從設(shè)備的可級聯(lián)的多通道DDS信號發(fā)生器時鐘發(fā)生器中的采樣時鐘選擇模塊均選擇外部采樣時鐘、數(shù)據(jù)時鐘選擇模塊均選擇外部數(shù)據(jù)時鐘。
全文摘要
本發(fā)明公開了一種可級聯(lián)的多通道DDS信號發(fā)生器，其選擇的采樣時鐘通過采樣時鐘分配模塊分n+1路，其中n路作為采樣時鐘分別輸入n個通道中同步數(shù)模轉(zhuǎn)換器，剩下的一路送入數(shù)據(jù)時鐘產(chǎn)生模塊進行分頻，產(chǎn)生內(nèi)部數(shù)據(jù)時鐘，選擇內(nèi)部數(shù)據(jù)時鐘作為數(shù)據(jù)時鐘送入數(shù)據(jù)時鐘分配模塊，將數(shù)據(jù)時鐘分為n路，分別作為數(shù)據(jù)時鐘輸入n個通道中同步地址發(fā)生單元、波形存儲器。由于n個通道的采樣時鐘、數(shù)據(jù)時鐘都是同一時鐘分出來的，因此是嚴格同頻同相的，n個通道同步，實現(xiàn)了系統(tǒng)內(nèi)同步；在級聯(lián)時，作為從設(shè)備的多通道DDS信號發(fā)生器的外部采樣時鐘以及外部數(shù)據(jù)時鐘分別接作為主設(shè)備的多通道DDS信號發(fā)生器的內(nèi)部采樣時鐘輸出、內(nèi)部數(shù)據(jù)時鐘輸出，這樣實現(xiàn)了系統(tǒng)間同步。
文檔編號H03K3/02GK102739202SQ20121023295
公開日2012年10月17日 申請日期2012年7月6日 優(yōu)先權(quán)日2012年7月6日
發(fā)明者劉娟, 劉科, 王厚軍, 田書林, 肖寅東, 郭廣坤, 黃建國 申請人:電子科技大學