專利名稱：多數(shù)判定電路的制作方法
多數(shù)判定電路
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本申請(qǐng)要求于2011年11月9日提交的韓國(guó)專利申請(qǐng)N0.10-2011-0116205的優(yōu)先權(quán),其全部?jī)?nèi)容通過(guò)引用合并于此。技術(shù)領(lǐng)域
本發(fā)明的示例性實(shí)施例涉及一種多數(shù)判定(majority decision)電路。
背景技術(shù)：
多數(shù)判定電路將兩個(gè)輸入數(shù)據(jù)(具有I個(gè)比特或更多個(gè)比特?cái)?shù)據(jù)的數(shù)字信號(hào))進(jìn)行比較以判定這兩個(gè)輸入數(shù)據(jù)中的任何一個(gè)是否有更多的具有特定邏輯值(例如，“I”或“O”)的比特。模擬多數(shù)判定電路或數(shù)字多數(shù)判定電路可以作為多數(shù)判定電路。
圖1說(shuō)明現(xiàn)有的模擬多數(shù)判定電路的配置。
如圖1所示，模擬多數(shù)判定電路包括接收第一數(shù)據(jù)Dl〈0:3>的第一電流源110、接收第二數(shù)據(jù)D2〈0:3>的第二電流源120、以及第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2，所述第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2每個(gè)都在節(jié)點(diǎn)處具有被確定作為各個(gè)第一數(shù)據(jù)D1〈0: 3>和第二數(shù)據(jù)D2〈0: 3>之中的邏輯值為“I”(或“O”)的比特?cái)?shù)目的比較結(jié)果的電壓。此外，模擬多數(shù)判定電路包括與公共節(jié)點(diǎn)COM連接的公共晶體管T_C0M，所述公共晶體管T_C0M由使能信號(hào)EN接通或關(guān)斷。
第一電流源110響應(yīng)于第一數(shù)據(jù)Dl〈0:3>來(lái)確定流入第一節(jié)點(diǎn)NI的電流量，其中，第一節(jié)點(diǎn)NI的電壓通過(guò)在第一電阻Rl中由電流而出現(xiàn)的電壓降來(lái)確定。另外，第二電流源120響應(yīng)于第二數(shù)據(jù)D2〈0:3>來(lái)確定流入第二節(jié)點(diǎn)N2的電流量，其中第二節(jié)點(diǎn)N2的電壓通過(guò)在第二電阻R2中由電流而生成的電壓降來(lái)決定。根據(jù)一個(gè)例子，第一電流源110包括多個(gè)第一晶體管T1_0至Tl_3，所述多個(gè)第一晶體管Τ1_0至Tl_3每個(gè)都根據(jù)輸入給其的在多個(gè)第一數(shù)據(jù)Dl〈0:3>之中的相應(yīng)比特的邏輯值而接通/關(guān)斷，第二電流源120包括多個(gè)第二晶體管T2_0至Τ2_3，所述多個(gè)第二晶體管Τ2_0至Τ2_3每個(gè)都根據(jù)輸入給其的在多個(gè)第二數(shù)據(jù)D2〈0:3>之中的相應(yīng)比特的邏輯值而接通/關(guān)斷。
模擬多數(shù)判定電路由使能信號(hào)EN激活或去激活。如果公共晶體管T_C0M通過(guò)使能信號(hào)EN的激活(“高”)而接通，則分別由第一電流源110和第二電流源120經(jīng)由公共節(jié)點(diǎn)COM而使電流流入第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2，因此模擬多數(shù)判定電路對(duì)輸入的第一數(shù)據(jù)Dl〈0:3>和第二數(shù)據(jù)D2〈0:3>執(zhí)行多數(shù)判定操作。如果公共晶體管T_C0M通過(guò)使能信號(hào)EN(“低”)的去激活而關(guān)斷，則電流不流經(jīng)公共節(jié)點(diǎn)C0M，因此不會(huì)出現(xiàn)由第一電阻Rl和第二電阻R2所引起的電壓降。因此，模擬多數(shù)判定電路不執(zhí)行多數(shù)判定操作。這里，多數(shù)判定操作是指判定輸入數(shù)據(jù)D1〈0: 3>和D2〈0: 3>中的任何一個(gè)是否有更多的具有特定邏輯值的比特的操作。
圖1所示的模擬多數(shù)判定電路的操作如下。
如果確定第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目大于第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目，則多個(gè)第一晶體管T1_0至Tl_3之中接通的晶體管數(shù)目大于多個(gè)第二晶體管Τ2_0至Τ2_3之中接通的晶體管數(shù)目，從而流入第一節(jié)點(diǎn)NI的電流大于流入第二節(jié)點(diǎn)Ν2的電流。因此，與在第二電阻器R2中相比在第一電阻器Rl中出現(xiàn)更大的電壓降，從而第一節(jié)點(diǎn)NI的電壓小于第二節(jié)點(diǎn)Ν2的電壓。換言之，如果第一數(shù)據(jù)D1〈0: 3>之中具有邏輯“ I ”的比特?cái)?shù)目大于第二數(shù)據(jù)D2〈0: 3>中具有邏輯“ I ”的比特?cái)?shù)目，則第一節(jié)點(diǎn)NI的電壓處于“低”電平而第二節(jié)點(diǎn)N2的電壓處于“高”電平。另一方面，如果第二數(shù)據(jù)D2〈0: 3>之中具有邏輯值“ I ”的比特?cái)?shù)目大于第一數(shù)據(jù)D1〈0: 3>之中具有邏輯值“I”的比特?cái)?shù)目，則第一節(jié)點(diǎn)NI的電壓處于“高”電平而第二節(jié)點(diǎn)N2的電壓處于“低”電平。
這里，當(dāng)使能信號(hào)EN為時(shí)鐘信號(hào)時(shí)，模擬多數(shù)判定電路在時(shí)鐘信號(hào)的“高”電平時(shí)段被激活(執(zhí)行多數(shù)判定操作)，而在時(shí)鐘信號(hào)的“低”電平時(shí)段被去激活(第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2都處于“高”電平)。
模擬多數(shù)判定電路能夠在實(shí)現(xiàn)高速操作的同時(shí)減少晶體管數(shù)目、減小電路面積和降低功耗。然而，模擬多數(shù)判定電路不會(huì)輸出如下信號(hào)，該信號(hào)指示在一個(gè)輸入數(shù)據(jù)之中具有邏輯值“ I ”的比特?cái)?shù)目與在另一個(gè)輸入數(shù)據(jù)之中具有邏輯值“ I ”的比特?cái)?shù)目相等的情況。
另一方面，數(shù)字多數(shù)判定電路使用兩個(gè)加法器，所述兩個(gè)加法器將第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特?cái)?shù)目相加并輸出，以及將第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特?cái)?shù)目相加并輸出。然后，數(shù)字多數(shù)判定電路使用比較器來(lái)對(duì)所述加法器輸出的結(jié)果進(jìn)行比較以判定多數(shù)。當(dāng)所述加法器輸出的結(jié)果相同時(shí)，比較器激活一信號(hào)，所述信號(hào)表示在一個(gè)輸入數(shù)據(jù)之中具有邏輯值“ I”的比特?cái)?shù)目與在另一輸入數(shù)據(jù)之中具有邏輯值“I”的比特?cái)?shù)目相等。然而，加法器和比較器的實(shí)現(xiàn)是復(fù)雜的，并且要使用大量的晶體管，使得電路面積可能增加。發(fā)明內(nèi)容
本發(fā)明的一個(gè)實(shí)施例針對(duì)一種多數(shù)判定電路，所述多數(shù)判定電路能夠在簡(jiǎn)化配置和減小面積的同時(shí)輸出在兩個(gè)輸入數(shù)據(jù)的每個(gè)比特之中表示特定邏輯值的比特的數(shù)目的比較結(jié)果，并輸出一信號(hào)，該信號(hào)表示在一個(gè)輸入數(shù)據(jù)的每個(gè)比特之中表示特定邏輯值的比特的數(shù)目與在另一輸入數(shù)據(jù)的每個(gè)比特之中表示特定邏輯值的比特的數(shù)目相等。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種多數(shù)判定電路包括:多數(shù)判定單元，所述多數(shù)判定單元被配置為將第一數(shù)據(jù)與第二數(shù)據(jù)進(jìn)行比較，以判定所述第一數(shù)據(jù)和所述第二數(shù)據(jù)中的一個(gè)是否有更多具有第一邏輯值的比特；以及偏移量施加單元，所述偏移量施加單元被配置為控制所述多數(shù)判定單元，使得在所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特?cái)?shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特?cái)?shù)目相等的情況下如果偏移量為在第一階段中的第一設(shè)定值則所述多數(shù)判定單元判定，所述第一數(shù)據(jù)有更多具有所述第一邏輯值的比特，而如果所述偏移量為在第二階段中的第二設(shè)定值則所述多數(shù)判定單元判定，所述第二數(shù)據(jù)有更多具有所述第一邏輯值的比特。
根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種多數(shù)判定電路包括:第一電阻性兀件，所述第一電阻性元件與第一節(jié)點(diǎn)連接；第二電阻性元件，所述第二電阻性元件與第二節(jié)點(diǎn)連接;第一電流源，所述第一電流源被配置為向所述第一節(jié)點(diǎn)提供由所述第一數(shù)據(jù)確定的電流；第二電流源，所述第二電流源被配置為向所述第二節(jié)點(diǎn)提供由所述第二數(shù)據(jù)確定的電流；第一附加電流源，所述第一附加電流源被配置為:當(dāng)偏移量在第一階段中被設(shè)定為第一設(shè)定值時(shí)向所述第一節(jié)點(diǎn)提供附加電流；以及第二附加電流源，所述第二附加電流源被配置為:當(dāng)所述偏移量在第二階段中被設(shè)定為第二設(shè)定值時(shí)向所述第二節(jié)點(diǎn)提供附加電流。
根據(jù)本發(fā)明的另一個(gè)實(shí)施例，一種多數(shù)判定電路包括:第一多數(shù)判定單元，所述第一多數(shù)判定單元被配置為將第一數(shù)據(jù)與第二數(shù)據(jù)進(jìn)行比較以輸出關(guān)于所述第一數(shù)據(jù)和所述第二數(shù)據(jù)中的一個(gè)是否有更多具有第一邏輯值的比特的判定結(jié)果，并在所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目相等時(shí)輸出邏輯值；第二多數(shù)判定單元，所述第二多數(shù)判定單元被配置為將第一數(shù)據(jù)與第二數(shù)據(jù)進(jìn)行比較以輸出關(guān)于所述第一數(shù)據(jù)和所述第二數(shù)據(jù)中的一個(gè)是否有更多具有第一邏輯值的比特的判定結(jié)果，并在所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目相等時(shí)輸出與從所述第一多數(shù)判定單元輸出的邏輯值反相的邏輯值；以及相等信號(hào)發(fā)生器，所述相等信號(hào)發(fā)生器被配置為在從所述第一多數(shù)判定單元輸出的邏輯值與從所述第二多數(shù)判定單元輸出的邏輯值不同時(shí)激活相等信號(hào)，所述相等信號(hào)表示所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目相等。


圖1是現(xiàn)有的模擬多數(shù)判定電路的配置圖。
圖2是根據(jù)本發(fā)明一個(gè)實(shí)施例的多數(shù)判定電路的配置圖。
圖3是用于描述圖2的多數(shù)判定電路的操作的波形圖。
圖4是根據(jù)本發(fā)明另一實(shí)施例的多數(shù)判定電路的配置圖。
圖5是用于描述圖4所示的多數(shù)判定電路的操作的波形圖。
具體實(shí)施方式
下面將參照附圖更加詳細(xì)地描述本發(fā)明的示例性實(shí)施例。然而，本發(fā)明可以用不同的方式來(lái)實(shí)施，并且不應(yīng)當(dāng)被理解為限于本文所提出的實(shí)施例。確切地說(shuō)，提供這些實(shí)施例是為了使本說(shuō)明書清楚且完整，并且將會(huì)向本領(lǐng)域技術(shù)人員完全傳達(dá)本發(fā)明的范圍。在本說(shuō)明書中，相同的附圖標(biāo)記在本發(fā)明的各個(gè)附圖和實(shí)施例中表示相同的部件。
下文中，“低”電平是指邏輯值“0”，而“高”電平是指邏輯值“I”。對(duì)于每個(gè)信號(hào)，信號(hào)的激活電平和去激活電平可以改變?yōu)椤案摺彪妷弘娖交颉暗汀彪妷弘娖?，或者可以根?jù)不同的設(shè)計(jì)需求而改變。而且，特定節(jié)點(diǎn)的電壓處于“高”電平或處于“低”電平是指特定節(jié)點(diǎn)的電壓所表示的邏輯值處于“高”電平或處于“低”電平。
圖2是根據(jù)本發(fā)明實(shí)施例的多數(shù)判定電路的配置圖。
如圖2所示，多數(shù)判定電路包括多數(shù)判定單元210，所述多數(shù)判定單元210通過(guò)將第一數(shù)據(jù)D1〈0: 3>與第二數(shù)據(jù)D2〈0: 3>進(jìn)行比較來(lái)判定具有更多帶有第一邏輯值的比特的數(shù)據(jù)。當(dāng)?shù)谝粩?shù)據(jù)D1〈0: 3>之中具有第一邏輯值的比特的數(shù)目與第二數(shù)據(jù)D2〈0: 3>之中具有第一邏輯值的比特的數(shù)目相等時(shí)，偏移量施加單元220將多數(shù)判定單元210使能，以便如果偏移量0FF〈0: 1>為第一設(shè)定值則判定第一數(shù)據(jù)D1〈0: 3>具有更多帶有第一邏輯值的比特，而如果偏移量0FF〈0: 1>為第二設(shè)定值則判定第二數(shù)據(jù)D2〈0: 3>具有更多帶有第一邏輯值的比特。這里，偏移量0FF〈0:1>在第一階段被設(shè)定為第一設(shè)定值，而在第二階段被設(shè)定為第二設(shè)定值。
這里，第一邏輯值可以是“I”(或“高”)或“O”(或“低”)。在下文，將描述第一邏輯值為“I”的情況。
參考圖2將描述多數(shù)判定電路。將單獨(dú)地描述輸入至多數(shù)判定電路的在第一數(shù)據(jù)D1〈0:3>之中具有邏輯值“I”的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目不同和相同的情況。
(I)第一數(shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目與第二數(shù)據(jù)D2〈0: 3>之中具有邏輯值“ I”的比特的數(shù)目不同的情況
當(dāng)?shù)谝粩?shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目與第二數(shù)據(jù)D2〈0: 3>之中具有邏輯值“I”的比特的數(shù)目不同時(shí)，多數(shù)判定單元210在第一階段中的多數(shù)判定結(jié)果與多數(shù)判定單元210在第二階段中的多數(shù)判定結(jié)果相同。
多數(shù)判定單元210接收第一數(shù)據(jù)Dl〈0:3>和第二數(shù)據(jù)D2〈0:3>以判定第一數(shù)據(jù)Dl<0:3>和第二數(shù)據(jù)D2〈0:2>中的任何數(shù)據(jù)是否具有更多為“I”的比特。根據(jù)多數(shù)判定單元210的多數(shù)判定結(jié)果來(lái)如下確定第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的電壓。如果第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目大于第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目，則第一節(jié)點(diǎn)NI的電壓處于“低”電平而第二節(jié)點(diǎn)N2的電壓處于“高”電平。另一方面，如果第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目大于第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目，則第一節(jié)點(diǎn)NI的電壓處于“高”電平而第二節(jié)點(diǎn)N2的電壓處于“低”電平。如果第一數(shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目與第二數(shù)據(jù)D2〈0: 3>之中具有邏輯值“I”的比特的數(shù)目不同，則與偏移量0FF〈0:1>的值無(wú)關(guān)，偏移量施加單元220不影響多數(shù)判定單元210的判定(即，第一節(jié)點(diǎn)NI的電壓和第二節(jié)點(diǎn)N2的電壓)，原因如下所述。
根據(jù)一個(gè)實(shí)例，多數(shù)判定單元210包括與第一節(jié)點(diǎn)N2連接以引起電壓降的第一電阻性元件R1、與第二節(jié)點(diǎn)N2連接以引起電壓降的第二電阻性元件R2、使第一數(shù)據(jù)Dl〈0:3>所確定的正電流在第一節(jié)點(diǎn)NI處流動(dòng)的第一電流源211、使第二數(shù)據(jù)D2〈0:3>所確定的正電流在第二節(jié)點(diǎn)N2處流動(dòng)的第二電流源212。這里，第一電阻性元件Rl的電阻值可以與第二電阻性元件R2的電阻值相等。
第一電流源211可以包括多于一個(gè)的第一晶體管T1_0至Tl_3 (在圖2中假設(shè)為4個(gè))，所述第一晶體管Τ1_0至Tl_3響應(yīng)于第一數(shù)據(jù)的比特D1〈0>至Dl〈3>而接通或關(guān)斷，第二電流源212可以包括多于一個(gè)的第二晶體管T2_0至Τ2_3，所述第二晶體管Τ2_0至Τ2_3響應(yīng)于第二數(shù)據(jù)的比特D2〈0>至D2〈3>而接通或關(guān)斷。如果第一數(shù)據(jù)的比特D1〈0>至Dl<3>中的各個(gè)比特為“I”則每個(gè)第一晶體管T1_0至Tl_3都接通，而如果第一數(shù)據(jù)的比特D1<0>至Dl〈3>中的各個(gè)比特為“O”則每個(gè)第一晶體管T1_0至Tl_3都關(guān)斷。如果第二數(shù)據(jù)的比特D2〈0>至D2〈3>中的各個(gè)比特為“I”則每個(gè)第二晶體管T2_0至Τ2_3都接通，而如果第二數(shù)據(jù)的比特D2〈0>至D2〈3>中的各個(gè)比特為“O”則每個(gè)第二晶體管T2_0至Τ2_3都關(guān)斷。這里，當(dāng)多于一個(gè)的晶體管接通時(shí)，從每個(gè)晶體管Τ1_0至Tl_3和Τ2_0至Τ2_3流出的電流量可以相同。
因此，如果確定第一數(shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目大于第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目，則接通的第一晶體管T1_0至Tl_3的數(shù)目大于接通的第二晶體管Τ2_0至Τ2_3的數(shù)目，使得在第一節(jié)點(diǎn)NI處流動(dòng)的電流量大于在第二節(jié)點(diǎn)Ν2處流動(dòng)的電流量。因此，由第一電阻性元件Rl引起的電壓降大于由第二電阻性元件R2引起的電壓降，于是第一節(jié)點(diǎn)NI的電壓處于“低”電平而第二節(jié)點(diǎn)Ν2的電壓處于“高”電平。此外，在另一方面，如果第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目大于第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目，則第一節(jié)點(diǎn)NI的電壓處于“高”電平，而第二節(jié)點(diǎn)N2的電壓處于“低”電平。
偏移量施加單元220包括響應(yīng)于為第一設(shè)定值(0FF〈0>和0FF〈1>分別為(1，0))或第二設(shè)定值(0FF〈0>和0FF〈1>分別為(0，I))的偏移量信號(hào)0FF〈0:1>而接通或關(guān)斷的第一偏置(offset)晶體管T1_0FF(響應(yīng)于0FF〈0>而接通/關(guān)斷)和第二偏置晶體管T2_0FF(響應(yīng)于0FF〈1>而接通/或關(guān)斷)。
這里，第一偏置晶體管T1_0FF接通時(shí)流動(dòng)的電流量小于單個(gè)第一晶體管T1_0至Tl_3或單個(gè)第二晶體管Τ2_0至Τ2_3接通時(shí)流動(dòng)的電流量。此外，第二偏置晶體管T2_0FF接通時(shí)流動(dòng)的電流量也小于單個(gè)第一晶體管T1_0至Tl_3或單個(gè)第二晶體管Τ2_0至Τ2_3接通時(shí)流動(dòng)的電流量。即，從第一偏置晶體管T1_0FF和第二偏置晶體管T2_0FF中的任何一個(gè)流出的電流小于從經(jīng)晶體管T1_0至Tl_3和Τ2_0至Τ2_3中的每個(gè)流出的電流(幅度小)。
因此，由于第一偏置晶體管T1_0FF或第二偏置晶體管T2_0FF出現(xiàn)的電壓降小于由于單個(gè)第一晶體管T1_0至Tl_3或單個(gè)第二晶體管Τ2_0至Τ2_3出現(xiàn)的電壓降。結(jié)果是，當(dāng)?shù)谝粩?shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目不同時(shí)，第一節(jié)點(diǎn)NI的電壓和第二節(jié)點(diǎn)NI的電壓所表示的邏輯值即使在偏移量0FF〈0:1>的值改變時(shí)也不會(huì)改變(即，偏移量0FF〈0:1>的值不影響多數(shù)判定單元210的判定)。
因此，當(dāng)?shù)谝粩?shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目與第二數(shù)據(jù)D2〈0: 3>之中具有邏輯值“I”的比特的數(shù)目不同時(shí)，第一節(jié)點(diǎn)NI的電壓和第二節(jié)點(diǎn)N2的電壓所表示的邏輯值不會(huì)改變，而無(wú)論偏移量0FF〈0:1>為第一階段中的第一設(shè)定值還是偏移量0FF〈0:1>為第二階段中的第二設(shè)定值。例如，如果第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目大于第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目，則第一節(jié)點(diǎn)NI的電壓在第一階段和第二階段中處于“低”電平而第二節(jié)點(diǎn)N2的電壓處于“高”電平。
(2)第一數(shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目與第二數(shù)據(jù)D2〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目相等的情況。
當(dāng)?shù)谝粩?shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目與第二數(shù)據(jù)D2〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目相等時(shí)，多數(shù)判定單元210在第一階段中的多數(shù)判定結(jié)果與多數(shù)判定單元210在第二階段中的多數(shù)判定結(jié)果不同。
從第一電流源211流至第一節(jié)點(diǎn)NI的電流量與從第二電流源212流至第二節(jié)點(diǎn)N2的電流量相同，并且因此，由于第一電流源211出現(xiàn)的電壓降與由于第二電流源212出現(xiàn)的電壓降相同。因此，在此情況下，由偏移量0FF〈0:1>的值來(lái)確定第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的電壓。
如果偏移量0FF〈0:1>是第一階段中的第一設(shè)定值，即分別為I和0，則第一數(shù)據(jù)D1〈0:3>之中具有邏輯值“I”的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目相等，第一節(jié)點(diǎn)NI的電壓處于“低”電平而第二節(jié)點(diǎn)N2的電壓處于“高”電平。另一方面，如果偏移量0FF〈0:1>為第二階段中的第二設(shè)定值，即分別為O和1，則第一數(shù)據(jù)D1〈0:3>之中具有邏輯值“I”的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目相等，第一節(jié)點(diǎn)NI的電壓處于“高”電平而第二節(jié)點(diǎn)N2處于“低”電平。
因此，當(dāng)?shù)谝粩?shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目與第二數(shù)據(jù)D2〈0: 3>之中具有邏輯值“I”的比特的數(shù)目相等時(shí)，第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的電壓在第一階段中所表示的邏輯值以及第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2在第二階段中所表示的邏輯值每個(gè)都在偏移量0FF〈0: 1>為第一階段中的第一設(shè)定值以及偏移量0FF〈0: 1>為第二階段中的第二設(shè)定值時(shí)改變。在第一階段中，第一節(jié)點(diǎn)NI的電壓處于“低”電平而第二節(jié)點(diǎn)N2的電壓處于“高”電平(在第一階段，判定第一數(shù)據(jù)D1〈0: 3>具有比第二數(shù)據(jù)D2〈0: 3>具有邏輯值“ I”的比特的數(shù)目更多的具有邏輯值“I”的比特的數(shù)目)，而在第二階段中，第一節(jié)點(diǎn)NI的電壓處于“高”電平而第二節(jié)點(diǎn)的電壓處于“低”電平(在第二階段，判定第二數(shù)據(jù)D2〈0:3>具有比第一數(shù)據(jù)D1〈0: 3>具有邏輯值“ I ”的比特的數(shù)目更多的具有邏輯值“ I ”的比特的數(shù)目)。
根據(jù)本發(fā)明實(shí)施例的為模擬多數(shù)判定電路的多數(shù)判定電路可以容易地判定要進(jìn)行比較的數(shù)據(jù)之中具有邏輯值“ I ”的比特的數(shù)目是否相等。
下文中，將參考圖2描述根據(jù)本發(fā)明實(shí)施例的多數(shù)判定電路。
如圖2所示，多數(shù)判定電路包括與第一節(jié)點(diǎn)NI連接以引起電壓降的第一電阻性元件RU與第二節(jié)點(diǎn)N2連接以引起電壓降的第二電阻性元件R2、使第一數(shù)據(jù)Dl〈0:3>所確定的正電流在第一節(jié)點(diǎn)NI處流動(dòng)的第一電流源211、使第二數(shù)據(jù)D2〈0:3>所確定的正電流在第二節(jié)點(diǎn)N2處流動(dòng)的第二電流源212、如果偏移量0FF〈0:1>為第一設(shè)定值(0FF〈0>和0FF〈1>為(1，0))則使附加的電流在第一節(jié)點(diǎn)NI處流動(dòng)的第一附加電流源T1_0FF、以及如果偏移量0FF〈0:1>為第二設(shè)定值(0FF〈0>和0FF〈1>為(0，I))則使附加電流在第二節(jié)點(diǎn)N2處流動(dòng)的第二附加電流源T2_0FF，其中，偏移量(0FF〈0:1>)在第一階段中被設(shè)定為第一設(shè)定值，而在第二階段中被設(shè)定為第二設(shè)定值。在此配置中，第一附加電流源T1_0FF對(duì)應(yīng)于前述偏移量施加單元220的第一偏置晶體管T1_0FF，第二附加電流源T2_0FF對(duì)應(yīng)于前述偏移量施加單元220的第二偏置晶體管T2_0FF。
圖2的多數(shù)判定電路還包括:公共節(jié)點(diǎn)C0M，所述公共節(jié)點(diǎn)COM與第一電流源211、第二電流源212、第一附加電流源T1_0FF(第一偏置晶體管)、第二附加電流源T2_0FF(第二偏置晶體管)全部連接；以及公共電流源T_C0M，所述公共電流源T_C0M與公共節(jié)點(diǎn)COM相連并使電流在公共節(jié)點(diǎn)COM處流動(dòng)。
公共電流源T_C0M由使能信號(hào)EN激活或去激活，所述使能信號(hào)EN將多數(shù)判定電路激活或去激活。如果使能信號(hào)EN被激活(“高”)，則公共電流源T_C0M使電流在公共節(jié)點(diǎn)COM流動(dòng)，從而多數(shù)判定電路執(zhí)行前述的多數(shù)判定操作(多數(shù)判定電路被激活)。另一方面，如果使能信號(hào)EN被去激活(“低”)，則公共電流源T_C0M不使電流在公共節(jié)點(diǎn)COM流動(dòng)。因此，由于電阻性元件Rl和R2不引起電壓降，第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的電壓處于“高”電平，多數(shù)判定電路不執(zhí)行多數(shù)判定操作(多數(shù)判定電路被去激活)。
根據(jù)圖2，晶體管 T1_0 至 Τ1_3、Τ2_0 至 T2_3、T1_0FF、T2_0FF 和公共晶體管 T_C0M每個(gè)都是NMOS晶體管，并且電阻性元件Rl和R2、晶體管T1_0至Tl_3、Τ2_0至Τ2_3、Tl_0FF、T2_0FF和公共晶體管T_C0M順序地從電源VDD級(jí)連接至接地電源VSS級(jí)，但本發(fā)明并不局限于所公開的實(shí)施例。
晶體管T1_0 至 Tl_3、Τ2_0 至 T2_3、T1_0FF、T2_0FF 和 T_C0M 中的至少一個(gè)可以是PMOS晶體管。在此情況下，PMOS晶體管響應(yīng)于“O”(或“低”)而接通并有電流移動(dòng)。在此情況下，第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的電壓可以由第一數(shù)據(jù)D1〈0: 1>之中具有邏輯值“O”的比特的數(shù)目以及在第二數(shù)據(jù)D2〈0:l>中具有邏輯值“O”的比特的數(shù)目來(lái)確定(B卩，第一邏輯值可以是“O”)。
電阻性元件Rl和R2、晶體管T1_0至Tl_3、Τ2_0至T2_3、T1_0FF、T2_0FF和公共晶體管T_C0M的連接順序可以根據(jù)不同的設(shè)計(jì)需求而改變。例如，第一電阻性元件Rl和晶體管T1_0至Tl_3及T1_0FF的位置可以改變，并且第二電阻性元件R2和晶體管T2_0至Τ2_3及T2_0FF的位置可以改變(第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的位置可以分別位于第一電阻性元件Rl與晶體管T1_0至Tl_3及T1_0FF之間，以及第二電阻性元件R2與晶體管T2_0至Τ2_3及T2_0FF之間)。第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)NI的電壓取決于第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目和第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目。
而且，電阻性元件Rl和R2以及公共晶體管T_C0M的位置可以改變。在此情況下，公共節(jié)點(diǎn)COM以及第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的位置也可以改變，并且第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的電壓取決于第一數(shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目和第二數(shù)據(jù)D2〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目。
圖3是用于描述圖2的多數(shù)判定電路的操作的波形圖。
圖3說(shuō)明向圖2的多數(shù)判定電路施加彼此具有相反相位的偏移量0FF〈0:1>的每個(gè)比特0FF〈0>和0FF〈1>的時(shí)鐘信號(hào)。即，施加至第一偏置晶體管TlOFF的柵極的信號(hào)0FF<0>和施加至第二偏置晶體管T2_0FF的柵極的信號(hào)0FF〈1>是具有相同周期(或頻率)和相反相位的時(shí)鐘信號(hào)。在圖2的描述中，前述的第一階段對(duì)應(yīng)于“0FF〈0>”變?yōu)椤案摺倍?0FF< I > ”變?yōu)椤暗汀钡臅r(shí)段PI，而第二階段對(duì)應(yīng)于“ 0FF〈0> ”變?yōu)椤暗汀倍?0FF< I > ”變?yōu)椤案摺钡臅r(shí)段P2。
在第一數(shù)據(jù)Dl〈0:3>和第二數(shù)據(jù)D2〈0:3>的波形圖中所述的數(shù)字表示第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目以及在第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目。也就是說(shuō)，在圖3中，第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目在第一部分SI中為3個(gè)，在第二部分S2中為2個(gè)，在第三部分S3中為I個(gè)。此外，第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目在第一部分SI中為I個(gè)，在第二部分SI中為2個(gè)，在第三部分S3中為3個(gè)。
在第一部分SI和第三部分S3中，第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目不同，并且因此，偏移量0FF<0:1>的值不影響第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的電壓所表示的邏輯值。由于在第一部分SI中第一數(shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目大于第二數(shù)據(jù)D2〈0: 3>中具有邏輯值“I”的比特的數(shù)目，因此第一節(jié)點(diǎn)NI處于“低”電平而第二節(jié)點(diǎn)N2處于“高”電平。由于在第三部分S3中第二數(shù)據(jù)D2〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目大于在第一數(shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目，因此第一節(jié)點(diǎn)NI處于“高”電平而第二節(jié)點(diǎn)N2處于“低”電平。
由于在第二部分S2中第一數(shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目與在第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目相等，因此第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的電壓由偏移量0FF〈0:1>的值決定。因此。如圖3所示，第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2在第一階段中的電壓以及第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2在第二階段中的電壓改變。
圖4是根據(jù)本發(fā)明的另一實(shí)施例的多數(shù)判定電路的配置圖。
如圖4所示，多數(shù)判定電路包括第一多數(shù)判定單元410、第二多數(shù)判定單元420、以及相等信號(hào)發(fā)生器430，其中第一多數(shù)判定單元410將第一數(shù)據(jù)Dl〈0:3>與第二數(shù)據(jù)D2〈0:3>進(jìn)行比較，以輸出具有更多帶有第一邏輯值的比特的數(shù)據(jù)的判定結(jié)果，并且在第一數(shù)據(jù)D1〈0: 3>之中具有第一邏輯值的比特的數(shù)目與第二數(shù)據(jù)D2〈0: 3>之中具有第一邏輯值的比特的數(shù)目相等時(shí)輸出第一邏輯值；第二多數(shù)判定單元420將第一數(shù)據(jù)D1〈0:3>與第二數(shù)據(jù)D2〈0:3>進(jìn)行比較，以輸出具有更多帶有第一邏輯值的比特的數(shù)據(jù)的判定結(jié)果，并且在第一數(shù)據(jù)D1〈0: 3>之中具有第一邏輯值的比特的數(shù)目與第二數(shù)據(jù)D2〈0: 3>之中具有第一邏輯值的比特的數(shù)目相等時(shí)輸出將第一邏輯值反相的第二邏輯值；相等信號(hào)發(fā)生器430在第一多數(shù)判定單元的輸出OUTl的邏輯值與第二多數(shù)判定單元的輸出0UT2的邏輯值不同時(shí)激活相等信號(hào)EQ，所述相等信號(hào)EQ表示第一數(shù)據(jù)D1〈0: 3>之中具有第一邏輯值的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有第一邏輯值的比特的數(shù)目相等。這里，第一邏輯值可以是“1”(或“高”)或“0”(或“低”)。下文中，將描述第一邏輯值為“I”的情況。
也就是說(shuō)，第一多數(shù)判定單元410將第一數(shù)據(jù)Dl〈0:3>與第二數(shù)據(jù)D2〈0:3>進(jìn)行比較，以判定第一數(shù)據(jù)D1〈0:3>和第二數(shù)據(jù)D2〈0:3>中的任何數(shù)據(jù)是否具有更多帶有第一邏輯值的比特。當(dāng)?shù)谝粩?shù)據(jù)Dl〈0:3>中具有第一邏輯值的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>中具有第一邏輯值的比特的數(shù)目相等時(shí)，判定第一數(shù)據(jù)Dl〈0:3>比第二數(shù)據(jù)D2〈0:3>具有更多帶有第一邏輯值的比特。第二多數(shù)判定單元420將第一數(shù)據(jù)Dl〈0:3>與第二數(shù)據(jù)D2〈0: 3>進(jìn)行比較，以判定第一數(shù)據(jù)D1〈0: 3>和第二數(shù)據(jù)D2〈0: 3>中的任何數(shù)據(jù)是否具有更多帶有第一邏輯值的比特。當(dāng)?shù)谝粩?shù)據(jù)Dl〈0:3>具有第一邏輯值的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>中具有第一邏輯值的比特的數(shù)目相等時(shí)，判定第二數(shù)據(jù)D2〈0:3>比第一數(shù)據(jù)Dl<0:3>具有更多帶有第一邏輯值的比特。相等信號(hào)發(fā)生器430在第一多數(shù)判定單元410的判定結(jié)果與第二多數(shù)判定單元420的判定結(jié)果不同時(shí)激活相等信號(hào)(EQ)，所述相等信號(hào)表示第一數(shù)據(jù)D1〈0: 3>中具有第一邏輯值的比特的數(shù)目與在第二數(shù)據(jù)D2〈0: 3>中具有第一邏輯值的比特的數(shù)目相等。
將參考圖2和圖4描述多數(shù)判定電路。將分別描述輸入至多數(shù)判定電路的第一數(shù)據(jù)D1〈0:3>之中具有邏輯值“I”的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目不同或相等的情況。
第一多數(shù)判定單元410和第二多數(shù)判定單元420的配置每個(gè)都與圖2的多數(shù)判定電路相同。即，圖4的多數(shù)判定電路包括圖2的兩個(gè)多數(shù)判定電路。
第一多數(shù)判定電路410包括與第一節(jié)點(diǎn)NI連接以引起電壓降的第一電阻性元件R1、與第二節(jié)點(diǎn)N2連接以引起電壓降的第二電阻性元件R2、使第一數(shù)據(jù)Dl〈0:3>所確定的正電流在第一節(jié)點(diǎn)NI處流動(dòng)的第一電流源211、使第二數(shù)據(jù)D2〈0:3>所確定的正電流在第二節(jié)點(diǎn)N2處流動(dòng)的第二電流源212、如果偏移量0FF〈0:1>為第一設(shè)定值SET〈0> (0FF<0>和0FF〈1>為(1，0))則使附加電流在第一節(jié)點(diǎn)NI處流動(dòng)的第一附加電流源T1_0FF、以及如果偏移量0FF〈0:1>為第二設(shè)定值SET〈1>(0FF〈0>和0FF〈1>為(O，I))則使附加電流在第二節(jié)點(diǎn)N2處流動(dòng)的第二附加電流源T2_0FF，其中第二節(jié)點(diǎn)N2的電壓的邏輯值被設(shè)定為OUTl而偏移量0FF〈0:1>被設(shè)定為第一設(shè)定值SET1〈0: 1>。此外，第一多數(shù)判定單元410包括:第一公共節(jié)點(diǎn)C0M，所述第一公共節(jié)點(diǎn)COM與第一電流源211、第二電流源212、第一附加電流源T1_0FF和第二附加電流源T2_0FF全部連接；以及第一公共電流源T_C0M，所述第一公共電流源T_C0M與第一公共節(jié)點(diǎn)COM連接以使電流在第一公共節(jié)點(diǎn)COM處流動(dòng)(第一多數(shù)判定單元410的配置與圖2的多數(shù)判定單元的配置相同，因此每個(gè)部件的附圖標(biāo)記將以圖2中所使用的附圖標(biāo)記來(lái)表示)。
第二多數(shù)判定電路420包括:與第三節(jié)點(diǎn)NI連接以引起電壓降的第三電阻性元件R1、與第四節(jié)點(diǎn)N2連接以引起電壓降的第四電阻性元件R2、使第一數(shù)據(jù)Dl〈0:3>所確定的正電流在第三節(jié)點(diǎn)NI處流動(dòng)的第三電流源211、使第二數(shù)據(jù)D 2〈 0:3 >所確定的正電流在第四節(jié)點(diǎn)N2處流動(dòng)的第四電流源212、如果偏移量0FF〈0:1>為第二設(shè)定值SET2<0:1>(0FF<0>和0FF〈1>為(0，I))則使附加電流在第三節(jié)點(diǎn)NI處流動(dòng)的第三附加電流源T1_0FF、以及如果偏移量0FF〈0:1>為第二設(shè)定值SET2〈0:1> (0FF<0>和0FF〈1>為(0，I))則使附加電流在第四節(jié)點(diǎn)N2處流動(dòng)的第四附加電流源T2_0FF，其中第四節(jié)點(diǎn)N2的電壓的邏輯值被設(shè)定為0UT2而偏移量0FF〈0: 1>被設(shè)定為第二設(shè)定值SET2〈0: 1>。此外，第二多數(shù)判定單元420包括第二公共節(jié)點(diǎn)C0M，所述第二公共節(jié)點(diǎn)COM與第三電流源211、第四電流源212、第三附加電流源T1_0FF、第四附加電流源T2_0FF全部連接；以及第二公共電流源T_C0M，所述第二公共電流源T_C0M與第二公共節(jié)點(diǎn)COM連接以在第二公共節(jié)點(diǎn)COM處流動(dòng)電流(第二多數(shù)判定單元420的配置與圖2的多數(shù)判定單元的配置相同，因此每個(gè)部件的附圖標(biāo)記將以圖2中所使用的附圖標(biāo)記來(lái)表示)。
第一多數(shù)判定單元410和第二多數(shù)判定單元420的配置可以根據(jù)設(shè)計(jì)需求在圖2的多數(shù)判定電路中變化。
這里，圖4的第一多數(shù)判定單元410的輸出OUTl成為多數(shù)判定電路的輸出MAR (可以根據(jù)設(shè)計(jì)需求改變)。當(dāng)?shù)谝粩?shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特?cái)?shù)目不同時(shí)，第一多數(shù)判定單元的輸出OUTl和第二多數(shù)判定單元的輸出0UT2具有相同的值。然而，當(dāng)?shù)谝粩?shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目相等時(shí)，第一多數(shù)判定單元的輸出OUTl處于“高”電平，而第二多數(shù)判定單元420的輸出0UT2處于“低”電平，使得它們具有不同的值。施加至第一多數(shù)判定單元410的偏移量0FF〈0:1>被設(shè)定為第一設(shè)定值SET〈0: 1>，而施加至第二多數(shù)判定單元420的偏移量0FF〈0: 1>被設(shè)定為第二設(shè)定值SET2〈0: 2>，使得它們彼此不同。
因此，相等信號(hào)發(fā)生器430在第一多數(shù)判定單元的輸出OUTl與第二多數(shù)判定單元的輸出0UT2不同時(shí)激活相等信號(hào)EQ，所述相等信號(hào)EQ表示第一數(shù)據(jù)D1〈0:3>之中具有邏輯值I的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目相等。在圖4中，當(dāng)?shù)谝粩?shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目相等時(shí)，第一多數(shù)判定單元的輸出OUTl處于“高”電平而第二多數(shù)判定單元的輸出0UT2處于“低”電平，使得相等信號(hào)發(fā)生器430在第一多數(shù)判定單元的輸出OUTl處于“高”電平而第二多數(shù)判定單元的輸出0UT2處于“低”電平時(shí)將相等信號(hào)EQ激活(“高”)。
這里，第一設(shè)定值SET1〈0:1>和第二設(shè)定值SET2〈0:1>可以互換。在此情況下，相等信號(hào)發(fā)生器430可以在第一多數(shù)判定單元的輸出OUTl處于“低”電平且第二多數(shù)判定單元的輸出0UT2處于“高”電平時(shí)激活(“高”)。
根據(jù)本發(fā)明所述實(shí)施例的為模擬多數(shù)判定電路的多數(shù)判定電路可以根據(jù)相等信號(hào)EQ是否被激活而容易地判定要比較的數(shù)據(jù)之中具有邏輯值“I”的比特的數(shù)目是否相等。
圖5是用于描述圖4的多數(shù)判定電路的操作的波形圖。
在圖5中，以下將描述第一設(shè)定值SET1〈0:1>(0FF〈0>和0FF〈1>為(1，0))施加于第一多數(shù)判定單元410的偏移量0FF〈0:1>，第二設(shè)定值SET2〈0:1>施加于第二多數(shù)判定單元 420 的偏移量 0FF<0:1>(0FF<0> 和 0FF〈1> 為(O, I))的情況。
第一數(shù)據(jù)Dl〈0:3>和第二數(shù)據(jù)D2〈0:3>的波形圖中所描述的數(shù)字表示第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目和第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目。即，在圖3中，第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目在第一部分SI中為3個(gè)，在第二部分S2中為2個(gè)，在第三部分S3中為I個(gè)。此外，第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目在第一部分SI中為I個(gè)，在第二部分S2中為2個(gè)，在第三部分S3中為3個(gè)。
在第一部分SI和第三部分S3中，第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目不同，并且因此，偏移量0FF<0:1>的值不影響第一多數(shù)判定單元和第二多數(shù)判定單元的輸出OUTl和0UT2。由于在第一部分SI中第一數(shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目大于第二數(shù)據(jù)D2〈0: 3>中具有邏輯值“I”的比特的數(shù)目，因此第一多數(shù)判定單元和第二多數(shù)判定單元的輸出OUTl和0UT2處于“高”電平。由于在第三部分S3中第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目大于第一數(shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目，因此第一多數(shù)判定單元和第二多數(shù)判定單元的輸出OUTl和0UT2處于“低”電平。
由于在第二部分S2中第一數(shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目與第二數(shù)據(jù)D2〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目相等，因此第一多數(shù)判定單元和第二判定單元的輸出OUTl和0UT2由偏移量0FF〈0:1>的值確定。這里，由于第一判定單元410的偏移量0FF〈0:1>被設(shè)定為第一設(shè)定值SET1〈0:1>，因此第一多數(shù)判定單元的輸出OUTl處于“高”電平，并且由于第二多數(shù)判定單元420的偏移量0FF〈0:1>被設(shè)定為第二設(shè)定值SET2〈0:1>，因此第二多數(shù)判定單元的輸出0UT2處于“低”電平。
相等信號(hào)EQ在其中第一數(shù)據(jù)D1〈0: 3>之中具有邏輯值“ I ”的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目不同的第一部分SI和第三部分S3中被去激活(“低”)，而在其中第一數(shù)據(jù)Dl〈0:3>之中具有邏輯值“I”的比特的數(shù)目與第二數(shù)據(jù)D2〈0:3>之中具有邏輯值“I”的比特的數(shù)目相等的第二部分S2中被激活(“高”)。
如以上所述的，根據(jù)本發(fā)明的示例性實(shí)施例的多數(shù)判定電路可以在一個(gè)輸入數(shù)據(jù)的每個(gè)比特之中表示特定邏輯值的比特的數(shù)目與另一輸入數(shù)據(jù)的每個(gè)比特之中表示特定邏輯值的比特的數(shù)目相等時(shí)觸發(fā)輸出信號(hào)，或輸出代表一個(gè)輸入數(shù)據(jù)的每個(gè)比特之中表示特定邏輯值的比特的數(shù)目與另一輸入數(shù)據(jù)的每個(gè)比特之中表示特定邏輯值的比特的數(shù)目相等的信號(hào)。
雖然已經(jīng)結(jié)合具體的實(shí)施例描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解的是，在不脫離所附權(quán)利要求所限定的本發(fā)明的主旨和范圍的情況下可以進(jìn)行各種變化和修改。
權(quán)利要求
1.一種多數(shù)判定電路，包括: 多數(shù)判定單元，所述多數(shù)判定單元被配置為將第一數(shù)據(jù)與第二數(shù)據(jù)進(jìn)行比較，以判定所述第一數(shù)據(jù)和所述第二數(shù)據(jù)中的一個(gè)是否有更多具有第一邏輯值的比特；以及 偏移量施加單元，所述偏移量施加單元被配置為控制所述多數(shù)判定單元，使得在所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目相等的情況下，如果偏移量為第一階段中的第一設(shè)定值則所述多數(shù)判定單元判定所述第一數(shù)據(jù)有更多具有所述第一邏輯值的比特，而如果所述偏移量為第二階段中的第二設(shè)定值則所述多數(shù)判定單元判定所述第二數(shù)據(jù)有更多具有所述第一邏輯值的比特。
2.如權(quán)利要求1所述的多數(shù)判定電路，其中，當(dāng)所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目相等時(shí)，所述多數(shù)判定單元在所述第一階段中的多數(shù)判定結(jié)果與所述多數(shù)判定單元在所述第二階段中的判定結(jié)果不同。
3.如權(quán)利要求1所述的多數(shù)判定電路，其中，所述偏移量施加單元被配置成，當(dāng)所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目不同時(shí)，不影響所述多數(shù)判定單元的判定。
4.如權(quán)利要求1所述的多數(shù)判定電路，其中，所述多數(shù)判定單元包括: 第一電阻性元件，所述第一電阻性元件與第一節(jié)點(diǎn)連接； 第一電阻性元件，所述第二電阻性元件與第二節(jié)點(diǎn)連接； 第一電流源，所述第一電流源被配置為在所述第一節(jié)點(diǎn)處提供由所述第一數(shù)據(jù)確定的電流；以及 第二電流源，所述第二電流源被配置為向所述第二節(jié)點(diǎn)提供由所述第二數(shù)據(jù)確定的電流， 其中所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)每個(gè)的電壓根據(jù)所述多數(shù)判定單元的判定結(jié)果來(lái)確定。
5.如權(quán)利要求4所述的多數(shù)判定電路，其中所述第一電流源包括多個(gè)第一晶體管，所述多個(gè)第一晶體管被配置為，每個(gè)第一晶體管響應(yīng)于所述第一數(shù)據(jù)的相應(yīng)比特而接通/關(guān)斷，所述第二電流源包括多個(gè)第二晶體管，所述多個(gè)第二晶體管被配置為，每個(gè)第二晶體管響應(yīng)于所述第二數(shù)據(jù)的相應(yīng)比特而接通/關(guān)斷。
6.如權(quán)利要求5所述的多數(shù)判定電路，其中，所述偏移量施加單元包括第一偏置晶體管和第二偏置晶體管，所述第一偏置晶體管和第二偏置晶體管被配置為每個(gè)響應(yīng)于所述第一設(shè)定值或所述第二設(shè)定值而接`通/關(guān)斷。
7.如權(quán)利要求6所述的多數(shù)判定電路，其中，在所述第一偏置晶體管和所述第二偏置晶體管中的一個(gè)接通時(shí)流動(dòng)的電流量比所述第一晶體管和所述第二晶體管中的一個(gè)接通時(shí)流動(dòng)的電流量小。
8.一種多數(shù)判定電路，包括: 第一電阻性元件，所述第一電阻性元件與第一節(jié)點(diǎn)連接； 第二電阻性元件，所述第二電阻性元件與第二節(jié)點(diǎn)連接； 第一電流源，所述第一電流源被配置為向所述第一節(jié)點(diǎn)提供由所述第一數(shù)據(jù)確定的電流；第二電流源，所述第二電流源被配置為向所述第二節(jié)點(diǎn)提供由所述第二數(shù)據(jù)確定的電流； 第一附加電流源，所述第一附加電流源被配置為，當(dāng)偏移量被設(shè)定為第一階段中的第一設(shè)定值時(shí)向所述第一節(jié)點(diǎn)提供附加電流；以及 第二附加電流源，所述第二附加電流源被配置為，當(dāng)所述偏移量被設(shè)定為第二階段中的第二設(shè)定值時(shí)向所述第二節(jié)點(diǎn)提供附加電流。
9.如權(quán)利要求8所述的多數(shù)判定電路，其中，當(dāng)所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目相等時(shí)，在所述第一階段中由所述第一節(jié)點(diǎn)的電壓表示的邏輯值和在所述第二階段中由所述第一節(jié)點(diǎn)的電壓表示的邏輯值改變，或者在所述第一階段中由所述第二節(jié)點(diǎn)的電壓表示的邏輯值和在所述第二階段中由所述第二節(jié)點(diǎn)的電壓表示的邏輯值改變。
10.如權(quán)利要求8所述的多數(shù)判定電路，還包括: 公共節(jié)點(diǎn)，所述公共節(jié)點(diǎn)與所述第一電流源、所述第二電流源、所述第一附加電流源、以及所述第二附加電流源連接；以及 公共電流源，所述公共電流源與所述公共節(jié)點(diǎn)連接，并被配置為向所述公共節(jié)點(diǎn)提供電流。
11.如權(quán)利要求8所述的多數(shù)判定電路，其中，所述第一電流源包括多個(gè)第一晶體管，所述多個(gè)第一晶體管每個(gè)響應(yīng)于所述第一數(shù)據(jù)的相應(yīng)比特而接通/關(guān)斷，所述第二電流源包括多個(gè)第二晶體管，所述多個(gè)第二晶體管每個(gè)響應(yīng)于所述第二數(shù)據(jù)的相應(yīng)比特而接通/關(guān)斷。
12.如權(quán)利要求11所述的多數(shù)判定電路，其中，流經(jīng)所述第一附加電流源和所述第二附加電流源中的一個(gè)的電流量小于在所述第一晶體管和所述第二晶體管中的一個(gè)接通時(shí)流動(dòng)的電流量。
13.一種多數(shù)判定電路，包括: 第一多數(shù)判定單元，所 述第一多數(shù)判定單元被配置為將第一數(shù)據(jù)與第二數(shù)據(jù)進(jìn)行比較以輸出關(guān)于所述第一數(shù)據(jù)和所述第二數(shù)據(jù)中的一個(gè)是否有更多具有第一邏輯值的比特的判定結(jié)果，并在所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目相等時(shí)輸出邏輯值； 第二多數(shù)判定單元，所述第二多數(shù)判定單元被配置為將第一數(shù)據(jù)與第二數(shù)據(jù)進(jìn)行比較以輸出關(guān)于所述第一數(shù)據(jù)和所述第二數(shù)據(jù)中的一個(gè)是否有更多具有第一邏輯值的比特的判定結(jié)果，并在所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目相等時(shí)輸出與從所述第一多數(shù)判定單元輸出的邏輯值反相的邏輯值；以及 相等信號(hào)發(fā)生器，所述相等信號(hào)發(fā)生器被配置為，在從所述第一多數(shù)判定單元輸出的邏輯值與從所述第二多數(shù)判定單元輸出的邏輯值不同時(shí)激活相等信號(hào)，所述相等信號(hào)表示所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目相等。
14.如權(quán)利要求13所述的多數(shù)判定電路，其中，所述第一多數(shù)判定單元包括: 第一電阻性元件，所述第一電阻性元件與第一節(jié)點(diǎn)連接；第二電阻性元件，所述第二電阻性元件與第二節(jié)點(diǎn)連接；第一電流源，所述第一電流源被配置為向所述第一節(jié)點(diǎn)提供由所述第一數(shù)據(jù)確定的電流； 第二電流源，所述第二電流源被配置為向所述第二節(jié)點(diǎn)提供由所述第二數(shù)據(jù)確定的電流； 第一附加 電流源，所述第一附加電流源被配置為，當(dāng)偏移量被設(shè)定為第一設(shè)定值時(shí)在所述第一節(jié)點(diǎn)處提供附加電流；以及 第二附加電流源，所述第二附加電流源被配置為，當(dāng)所述偏移量被設(shè)定為第二設(shè)定值時(shí)在所述第二節(jié)點(diǎn)處提供附加電流， 其中，所述第二節(jié)點(diǎn)的電壓被輸出作為邏輯值。
15.如權(quán)利要求14所述的多數(shù)判定電路，其中，所述第一多數(shù)判定單元還包括: 第一公共節(jié)點(diǎn)，所述第一公共節(jié)點(diǎn)與所述第一電流源、所述第二電流源、所述第一附加電流源、以及所述第二附加電流源連接；以及 第一公共電流源，所述第一公共電流源與所述第一公共節(jié)點(diǎn)連接，并被配置為在所述第一公共節(jié)點(diǎn)處提供電流。
16.如權(quán)利要求15所述的多數(shù)判定電路，其中，所述第二多數(shù)判定單元包括: 第三電阻性元件，所述第三電阻性元件與第三節(jié)點(diǎn)連接； 第四電阻性元件，所述第四電阻性元件與第四節(jié)點(diǎn)連接； 第三電流源，所述第三電流源被配置為向所述第三節(jié)點(diǎn)提供由所述第一數(shù)據(jù)確定的電流； 第四電流源，所述第四電流源被配置為向所述第四節(jié)點(diǎn)提供由所述第二數(shù)據(jù)確定的電流； 第三附加電流源，所述第三附加電流源被配置為，當(dāng)偏移量被設(shè)定為第一設(shè)定值時(shí)向所述第三節(jié)點(diǎn)提供附加電流；以及 第四附加電流源，所述第四附加電流源被配置為，當(dāng)所述偏移量被設(shè)定為第二設(shè)定值時(shí)向所述第四節(jié)點(diǎn)提供附加電流， 其中，所述第四節(jié)點(diǎn)的電壓被輸出作為邏輯值。
17.如權(quán)利要求16所述的多數(shù)判定電路，其中，所述第二多數(shù)判定單元還包括: 第二公共節(jié)點(diǎn)，所述第二公共節(jié)點(diǎn)與所述第三電流源、所述第四電流源、所述第三附加電流源、以及所述第四附加電流源連接；以及 第二公共電流源，所述第二公共電流源與所述第二公共節(jié)點(diǎn)連接，并被配置為向所述第二公共節(jié)點(diǎn)提供電流。
18.一種多數(shù)判定電路，包括: 第一多數(shù)判定單元，所述第一多數(shù)判定單元被配置為將第一數(shù)據(jù)與第二數(shù)據(jù)進(jìn)行比較以判定所述第一數(shù)據(jù)和所述第二數(shù)據(jù)中的一個(gè)是否有更多具有第一邏輯值的比特，并在所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目相等時(shí)判定所述第一數(shù)據(jù)比所述第二數(shù)據(jù)相有更多具有所述第一邏輯值的比特； 第二多數(shù)判定單元，所述第二多數(shù)判定單元被配置為將第一數(shù)據(jù)與第二數(shù)據(jù)進(jìn)行比較以判定所述第一數(shù)據(jù)和所述第二數(shù)據(jù)中的一個(gè)是否有更多具有第一邏輯值的比特，并在所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目相等時(shí)判定所述第一數(shù)據(jù)比所述第二數(shù)據(jù)有更多具有所述第一邏輯值的比特；以及 相等信號(hào)發(fā)生器，所述相等信號(hào)發(fā)生器被配置為，在所述第一多數(shù)判定單元的判定結(jié)果與所述第二多數(shù)判定單元的判定結(jié)果不同時(shí)激活相等信號(hào)，所述相等信號(hào)表示所述第一數(shù)據(jù)之中具有所述第一數(shù)據(jù)和所述第二數(shù)據(jù)的第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一 邏輯值的比特的數(shù)目相等。
全文摘要
本發(fā)明提供一種多數(shù)判定電路，包括多數(shù)判定單元，所述多數(shù)判定單元被配置為將第一數(shù)據(jù)與第二數(shù)據(jù)進(jìn)行比較，以判定所述第一數(shù)據(jù)和所述第二數(shù)據(jù)中的一個(gè)是否有更多具有第一邏輯值的比特；以及偏移量施加單元，所述偏移量施加單元被配置為控制所述多數(shù)判定單元，使得在所述第一數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目與所述第二數(shù)據(jù)之中具有所述第一邏輯值的比特的數(shù)目相等的情況下，如果偏移量為第一階段中的第一設(shè)定值則所述多數(shù)判定單元判定所述第一數(shù)據(jù)有更多具有所述第一邏輯值的比特，而如果所述偏移量為第二階段中的第二設(shè)定值則所述多數(shù)判定單元判定所述第二數(shù)據(jù)有更多具有所述第一邏輯值的比特。
文檔編號(hào)H03K19/00GK103107797SQ201210083649
公開日2013年5月15日 申請(qǐng)日期2012年3月27日 優(yōu)先權(quán)日2011年11月9日
發(fā)明者崔海郎, 金龍珠, 權(quán)五敬, 郭康燮, 宋浚踴, 楔賢天 申請(qǐng)人:海力士半導(dǎo)體有限公司, 漢陽(yáng)大學(xué)校產(chǎn)學(xué)協(xié)力團(tuán)