專利名稱：用于fpga的時(shí)鐘的電路的制作方法
用于FPGA的時(shí)鐘的電路本發(fā)明涉及一種用于FPGA的時(shí)鐘的電路。具有低功耗的FPGA是公知的。例如，在測(cè)量技術(shù)中可以采用FPGA，其包括約80 μ A的電流負(fù)載。另一方面，例如，在測(cè)量技術(shù)中應(yīng)用需要精確的時(shí)鐘，即根據(jù)實(shí)際情況，與基頻的偏差不應(yīng)占超過(guò)+/-0. 1%或+/-0. 2%。這種具有低功耗的精確時(shí)鐘不能由市售振蕩器容易地提供?？赡艿氖抢眉傻紽PGA中的PLL電路產(chǎn)生非常精確的時(shí)鐘信號(hào)，其基于外部基準(zhǔn)時(shí)鐘產(chǎn)生較高的時(shí)鐘頻率。但是，這種PLL電路的缺點(diǎn)在于它們的功耗太高。實(shí)際上，它們所占的典型功耗約為1mA，即約為FPGA本身的上述功耗的12倍。這使得借助集成的PLL電路提供系統(tǒng)時(shí)鐘的方式?jīng)]有吸引力。因此，本發(fā)明的目的是提供一種克服現(xiàn)有技術(shù)缺陷的電路。根據(jù)本發(fā)明，該目的通過(guò)根據(jù)獨(dú)立權(quán)利要求I的電路實(shí)現(xiàn)。本發(fā)明的電路包括FPGA，其包括FLL電路；第一頻率的基準(zhǔn)時(shí)鐘，或用于接收具有第一頻率的基準(zhǔn)時(shí)鐘的信號(hào)的基準(zhǔn)時(shí)鐘輸入；
數(shù)字控制振蕩器，其輸出用于FPGA的時(shí)鐘信號(hào)，其中將FLL電路設(shè)計(jì)為，以便在基準(zhǔn)時(shí)鐘的第二數(shù)目的周期期間記錄來(lái)自數(shù)字控制振蕩器的時(shí)鐘信號(hào)的第一數(shù)目，其中第一數(shù)目大于第二數(shù)目，以及，以便給出反饋信號(hào)以控制第一數(shù)目和第二數(shù)目之間的比率，因?yàn)榉答佇盘?hào)作用于數(shù)字控制振蕩器的頻率。在本發(fā)明的進(jìn)一步的實(shí)施例中，由于反饋信號(hào)，數(shù)字控制振蕩器的頻率變化不超過(guò)5%，特別是不超過(guò)2%并且優(yōu)選地不超過(guò)1%。在本發(fā)明的當(dāng)前優(yōu)選實(shí)施例中，在基準(zhǔn)時(shí)鐘的一個(gè)周期期間記錄來(lái)自數(shù)字控制振蕩器的時(shí)鐘信號(hào)的數(shù)目。在這種情況下，則第二數(shù)目為I。顯然地，第二數(shù)目也可以是另一值，例如，諸如2、3、4或5。第一數(shù)目和第二數(shù)目之間的比率包括預(yù)設(shè)或可預(yù)設(shè)的期望值，該期望值大于10:1，優(yōu)選地大于100:1并且特別優(yōu)選地不小于500:1。根據(jù)本發(fā)明的實(shí)施例，經(jīng)由至少一個(gè)電阻值控制數(shù)字控制振蕩器的頻率，其中反饋信號(hào)作用于該電阻值。在本發(fā)明的實(shí)施例中，經(jīng)由單獨(dú)電阻器的串聯(lián)可調(diào)整電阻值，為了降低電阻，該單獨(dú)電阻器的串聯(lián)可以至少部分地關(guān)于接地而被選擇性旁路。例如，可以被選擇性旁路的電阻器的串聯(lián)占電阻總值不超過(guò)20%，并且特別地不超過(guò)10%。例如，可以被旁路的電阻器的串聯(lián)包括至少5個(gè)，特別是至少10個(gè)并且優(yōu)選地至少20個(gè)單獨(dú)電阻器。根據(jù)本發(fā)明的進(jìn)一步的實(shí)施例，單獨(dú)電阻器的串聯(lián)包括至少一個(gè)具有可變電阻值的電阻元件。因此，該可變阻值特別地可以在最小值和最大值之間變化，其中特別是對(duì)于可以被旁路的電阻元件全部包括相同電阻值的情況，最大值等于可以被旁路的電阻元件的電阻值。最小值盡可能??；其特別是占最大值的小于5%，優(yōu)選地小于2%并且特別優(yōu)選地小于1%。以這種方式，控制數(shù)字控制振蕩器的電阻的總值可通過(guò)將選擇的電阻元件旁路并且借助可變電阻元件調(diào)整中間值而以幾乎連續(xù)的方式調(diào)整。R 總=R0+i*R 單獨(dú)+a*R 單獨(dú)其中Rtl是固定的基礎(chǔ)電阻值，其例如占總電阻的80%或更多，并且其中R_是可以被旁路的單獨(dú)電阻元件的電阻值。即，R單獨(dú)=(R 總 _R0) /N其中N-I是可以被旁路的電阻器的數(shù)目，其中i=0，1，···，Ν-1，并且其中a=0...1。參數(shù)“ i ”表示對(duì)總電阻值有貢獻(xiàn)的單獨(dú)電阻器的數(shù)目，而因子“a”表示連續(xù)可調(diào)整的電阻元件作為其最大電阻Ri^的一部分的有效貢獻(xiàn)。對(duì)于沒(méi)有設(shè)置可變電阻元件的情況，則R 總=RQ+i*R 單獨(dú)特別地適用，其中 R 單獨(dú)=(R 總-R0) /N其中N是可以被旁路的電阻器的數(shù)目，并且其中i=0, 1，· · · N。 在本發(fā)明的進(jìn)一步的實(shí)施例中，經(jīng)由至少部分地可旁路的單獨(dú)電阻器的網(wǎng)絡(luò)可調(diào)整電阻值，其中該網(wǎng)絡(luò)包括并聯(lián)和串聯(lián)布置的電阻器。在本發(fā)明的進(jìn)一步的實(shí)施例中，基準(zhǔn)時(shí)鐘的第一頻率不小于10Hz，特別是不小于50Hz，并且特別優(yōu)選地不小于100Hz。根據(jù)本發(fā)明的該進(jìn)一步的實(shí)施例，基準(zhǔn)時(shí)鐘的頻率不超過(guò)1kHz，特別是不超過(guò)500Hz，并且特別優(yōu)選地不超過(guò)250Hz。根據(jù)本發(fā)明的進(jìn)一步的實(shí)施例，F(xiàn)LL電路可以進(jìn)一步包括用于輸出第三頻率f3的縮放組件(scaling component),其中第三頻率f3由與第二頻率的比率N:M給出，使得M*f3=N*f2 ο借助下述附圖
中的說(shuō)明性實(shí)施例來(lái)說(shuō)明本發(fā)明。附圖示出了 圖I :本發(fā)明電路的示意圖；圖2 :借助電阻器鏈控制數(shù)字控制振蕩器的電路框圖；以及圖3 :根據(jù)本發(fā)明的、通過(guò)借助電阻器鏈借助FPGA控制數(shù)字控制振蕩器的電路的電路框圖。圖I中所示的電路I包括FPGA 2、數(shù)字控制振蕩器3、具有低時(shí)鐘頻率的基準(zhǔn)時(shí)鐘4以及FLL電路5(鎖頻環(huán))，其中FLL電路一方面接收來(lái)自基準(zhǔn)時(shí)鐘4的低頻輸入以及來(lái)自數(shù)字控制振蕩器3的高頻輸入。基準(zhǔn)時(shí)鐘和數(shù)字控制振蕩器是連接至FPGA的外部組件。因此，F(xiàn)LL電路借助計(jì)數(shù)方法關(guān)于基準(zhǔn)時(shí)鐘的較低頻率信號(hào)控制數(shù)字控制振蕩器的較高頻率輸出。在這種情況下，較高頻率信號(hào)的邊沿觸發(fā)計(jì)數(shù)發(fā)生在由基準(zhǔn)時(shí)鐘預(yù)設(shè)的時(shí)間窗期間，并且隨后與期望值比較。數(shù)字控制振蕩器的頻率取決于比較結(jié)果而提高或降低。數(shù)字控制振蕩器是外部的電阻器控制振蕩器，在本發(fā)明的當(dāng)前優(yōu)選實(shí)施例中具有低能耗，例如是LTC6906。該數(shù)字控制振蕩器可以產(chǎn)生在IOkHz和IMHz之間的信號(hào)，其中在約3. 15V的電源電壓和約300kHz的信號(hào)頻率下消耗的電流在20 μ A的數(shù)量級(jí)。圖2中詳細(xì)示出數(shù)字控制振蕩器3的引腳設(shè)置。數(shù)字控制振蕩器5的引腳用途如下5-1 :具有在IOkHz和IMHz之間頻率的時(shí)鐘5-2 電路接地
5-3 :分壓器5-4 :控制輸入5-6:電源電壓輸入將分壓器輸入5-3接地，使得時(shí)鐘5-1輸出未改變的信號(hào)頻率。在控制輸入5-4處設(shè)置電阻元件的串聯(lián)電路，其被選擇為使得將約300kHz和330kHz之間的、特別是約314kHz的期望值輸出作為時(shí)鐘信號(hào)。電阻器鏈包括多個(gè)電阻元件，該電阻元件不能被旁路并且總共包括約318kQ的電阻值。向該電阻器鏈連接可以被旁路的22個(gè)680 Ω的電阻器鏈。電阻元件可以借助FPGA 2而被旁路，其中通過(guò)連接至控制引腳“控制O (Control O)”至“控制21 (Control 21)”中的一個(gè)，使電阻鏈的一部分關(guān)于接地而被旁路。以此方式能夠以離散的步驟將有效電阻的總值降低多達(dá)約5%。在理想條件下，在總值的97. 5%處達(dá)到期望頻 率，由此在電阻值或振蕩器中由于例如溫度改變或因?yàn)橹圃旃畹钠畹那闆r下，通過(guò)與另一控制引腳連接來(lái)提高或降低頻率。當(dāng)前選擇的控制引腳是否太高或太低由該期望值與在基準(zhǔn)時(shí)鐘的一個(gè)周期期間數(shù)字控制振蕩器的時(shí)鐘信號(hào)的比較來(lái)決定。圖3示出概略圖，其中出于簡(jiǎn)化的目的，僅示出能夠旁路部分電阻器鏈的7個(gè)控制引腳“控制 I (Control I)”至“控制 7 (Control 7)”。例如，電阻器鏈可以在控制引腳“控制4 (Control 4)”處被旁路而作為初始默認(rèn)值，其中取決于數(shù)字控制振蕩器的計(jì)數(shù)時(shí)鐘信號(hào)與期望值的偏差，激活另一控制引腳以便提高或降低時(shí)鐘頻率。用于控制節(jié)點(diǎn)以及FLL電路的控制的能耗占約10 μ A (在3. 15V的電源電壓下)，使得在當(dāng)前電源電壓下的用于產(chǎn)生快速和可接受地精確時(shí)鐘的總電流消耗約為30μ Α。這表示相對(duì)于在當(dāng)前電源電壓下包括約IrnA的電流消耗的電流PLL電路，功耗降低至30分之
O實(shí)際上，如果頻率不是隨機(jī)地由預(yù)設(shè)電阻器配置實(shí)現(xiàn)，則在離散的電阻值之間切換意味著振蕩器的時(shí)鐘頻率將包括特定量的抖動(dòng)這一結(jié)果。在不希望抖動(dòng)的情況下，電阻器鏈可以包括另外的可變電阻器，其值可以被連續(xù)地控制。此外，代替具有相同值的多個(gè)電阻元件的一行電阻器，可以采用具有并聯(lián)和串聯(lián)的電阻電路元件的電阻網(wǎng)絡(luò)，因?yàn)殡娮柙目倲?shù)增加，利用該電阻網(wǎng)絡(luò)可以形成其他增加值。在不脫離本發(fā)明核心的情況下，本發(fā)明的其他實(shí)施例和可能的變型對(duì)于本公開(kāi)的上下文中的領(lǐng)域內(nèi)的技術(shù)人員是不言自明的。
權(quán)利要求
1.一種電路(I)，包括 FPGA (2)，所述 FPGA (2)包括 FLL 電路(5); 第一頻率的基準(zhǔn)時(shí)鐘(4)，或用于接收具有第一頻率的基準(zhǔn)時(shí)鐘的信號(hào)的基準(zhǔn)時(shí)鐘輸A ； 數(shù)字控制振蕩器(3)，所述數(shù)字控制振蕩器(3)輸出用于所述FPGA (2)的時(shí)鐘信號(hào)， 其中所述FLL電路(5)被設(shè)計(jì)為，以便在所述基準(zhǔn)時(shí)鐘的第二數(shù)目的周期期間記錄來(lái)自所述數(shù)字控制振蕩器(3)的時(shí)鐘信號(hào)的第一數(shù)目， 其中所述第一數(shù)目大于所述第二數(shù)目，以及， 以便給出反饋信號(hào)以控制所述第一數(shù)目和所述第二數(shù)目之間的比率，因?yàn)樗龇答佇盘?hào)作用于所述數(shù)字控制振蕩器(3)的頻率。
2.根據(jù)權(quán)利要求I所述的電路， 其中由于所述反饋信號(hào)，所述數(shù)字控制振蕩器的頻率變化不超過(guò)5%，特別是不超過(guò)2%并且優(yōu)選地不超過(guò)1%。
3.根據(jù)權(quán)利要求I或2所述的電路， 其中所述第二數(shù)目為I。
4.根據(jù)權(quán)利要求I至3中的一項(xiàng)所述的電路， 其中所述第一數(shù)目和所述第二數(shù)目之間的比率包括預(yù)設(shè)或可預(yù)設(shè)的期望值，所述期望值大于10:1，優(yōu)選地大于100:1并且特別優(yōu)選地不小于500: I。
5.根據(jù)權(quán)利要求I至4中的一項(xiàng)所述的電路， 其中經(jīng)由所述反饋信號(hào)作用于其的至少一個(gè)電阻值控制所述數(shù)字控制振蕩器的頻率。
6.根據(jù)權(quán)利要求5所述的電路， 其中經(jīng)由單獨(dú)電阻器的串聯(lián)可調(diào)整所述電阻值，為了降低電阻，所述單獨(dú)電阻器的串聯(lián)能夠至少部分地關(guān)于接地而被選擇性旁路。
7.根據(jù)權(quán)利要求6所述的電路， 其中能夠被選擇性旁路的電阻器的串聯(lián)占電阻總值的例如不超過(guò)20%，并且特別地不超過(guò)10%。
8.根據(jù)權(quán)利要求6或7所述的電路， 其中能夠被旁路的電阻器的串聯(lián)包括至少5個(gè)，特別是至少10個(gè)并且優(yōu)選地至少20個(gè)單獨(dú)電阻器。
9.根據(jù)權(quán)利要求6至8中的一項(xiàng)所述的電路， 其中所述單獨(dú)電阻器的串聯(lián)包括至少一個(gè)具有可變電阻值的電阻元件。
10.根據(jù)權(quán)利要求5至9中的一項(xiàng)所述的電路， 其中經(jīng)由能夠至少部分地被旁路的單獨(dú)電阻器的網(wǎng)絡(luò)可調(diào)整所述電阻值， 其中所述網(wǎng)絡(luò)包括并聯(lián)和串聯(lián)布置的電阻器。
11.根據(jù)前述權(quán)利要求中的一項(xiàng)所述的電路， 其中所述基準(zhǔn)時(shí)鐘的所述第一頻率不小于10HZ，特別是不小于50Hz，并且特別優(yōu)選地不小于IOOHz。
12.根據(jù)前述權(quán)利要求中的一項(xiàng)所述的電路， 其中所述基準(zhǔn)時(shí)鐘的頻率不超過(guò)1kHz，特別是不超過(guò)500Hz，并且特別優(yōu)選地不超過(guò)250Hz。
13.根據(jù)前述權(quán)利要求中的一項(xiàng)所述的電路， 其中所述FLL電路進(jìn)一步包括用于輸出第三頻率f3的縮放組件， 其中所述第三頻率f3由與第二頻率f2的比率N:M給出。
全文摘要
一種電路(1)，包括FPGA(2)，其具有FLL電路(5)；第一頻率的基準(zhǔn)時(shí)鐘(4)，或用于接收具有第一頻率的基準(zhǔn)時(shí)鐘的信號(hào)的基準(zhǔn)時(shí)鐘輸入；數(shù)字控制振蕩器(3)，其輸出用于FPGA(2)的時(shí)鐘信號(hào)，其中FLL電路(5)被設(shè)計(jì)為在基準(zhǔn)時(shí)鐘的第二數(shù)目的周期期間檢測(cè)數(shù)字控制振蕩器(4)的時(shí)鐘信號(hào)的第一數(shù)目，其中第一數(shù)目大于第二數(shù)目，以及輸出反饋信號(hào)以控制第一數(shù)目和第二數(shù)目之間的比率，因?yàn)榉答佇盘?hào)作用于數(shù)字控制振蕩器的頻率。
文檔編號(hào)H03L7/181GK102893527SQ201180023616
公開(kāi)日2013年1月23日 申請(qǐng)日期2011年4月14日 優(yōu)先權(quán)日2010年5月12日
發(fā)明者馬克·施拉赫特爾, 羅穆亞爾德·吉拉爾迪 申請(qǐng)人:恩德萊斯和豪瑟爾兩合公司