專利名稱：一種直接數(shù)字頻率合成器及其同步鑒相電路裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及電子技術(shù)領(lǐng)域，尤其涉及一種用于DDS(Direct Digital Synthesizer，直接數(shù)字頻率合成器)及其同步鑒相電路裝置。
背景技術(shù)：
與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時間等優(yōu)點，已廣泛應用于電信與電子儀器領(lǐng)域。如圖1所示，DDS主要由參考頻率源、相位累加器、存儲器(存儲正弦函數(shù)功能表)、D/A(數(shù)/模)轉(zhuǎn)換器及低通濾波器組成。該DDS的工作原理如下根據(jù)奈奎斯特取樣，從連續(xù)信號的相位出發(fā)將一個正弦信號取樣、量化、編碼， 形成所述正弦函數(shù)功能表，存在EPROM(ErasabIe Programmable ROM,可擦除可編程ROM) 中。頻率合成時，通過改變相位累加器的頻率控制字，來改變相位增量，相位增量不同將導致一周內(nèi)的取樣點數(shù)的不同。因角頻率 ,在取樣頻率不變的情況下，通過改變相位累加器的頻率控制字，將這種變化的相位/幅值量化的數(shù)字信號，通過D/A變換及低通濾波器即可得到合成的相位變化的模擬信號頻率。從以上描述中可以看出，DDS用外部時鐘參考頻率對所要合成的信號進行相位取樣，單位時間內(nèi)取樣量越大，則合成的頻率越低。取樣量的大小是由可程控的頻率設定數(shù)據(jù)，即前述頻率控制字決定的，因此在DDS系統(tǒng)中，可方便地通過設定數(shù)據(jù)實現(xiàn)較高的分辨率。如前所述，參考頻率源用以同步DDS中各部件的工作，因此DDS輸出的合成信號的頻率穩(wěn)定度和參考頻率源是一樣的。這樣，對一些要求高穩(wěn)定度指標的場合而言，DDS就必須用高穩(wěn)定的外部時鐘參考頻率源作為參考時鐘信號。

實用新型內(nèi)容本實用新型要解決的技術(shù)問題在于提供一種輸出的合成頻率的穩(wěn)定度高的DDS 及其同步鑒相電路裝置。為了解決上述技術(shù)問題，本實用新型提供了一種用于DDS的同步鑒相電路裝置， 其包括與所述直接數(shù)字頻率合成器的輸出端相連的用戶鑒頻環(huán)路、與所述直接數(shù)字頻率合成器的參考頻率源輸入端相連的壓控晶體振蕩器、和用于產(chǎn)生同步鑒相信號和頻移鍵控調(diào)制信號的微處理器，所述微處理器分別與所述用戶鑒頻環(huán)路的輸出端、所述直接數(shù)字頻率合成器的頻率控制字輸入端和調(diào)制信號輸入端、以及所述壓控晶體振蕩器的控制端和輸出端相連?？蛇x地，所述DDS內(nèi)設有鎖相環(huán)，所述DDS的參考頻率源輸入端輸入的頻率高于所述DDS的輸出端的4倍。優(yōu)選地，所述DDS的兩個相位調(diào)節(jié)端接地。進一步地，所述調(diào)制信號為占空比為1 1的方波信號，所述同步鑒相信號為矩形信號且與所述調(diào)制信號有固定的相位關(guān)系。優(yōu)選地，所述用戶鑒頻環(huán)路為鎖相環(huán)。[0010]本實用新型還提供了一種DDS，包括依次連接的相位累加器、存儲器、D/A轉(zhuǎn)換器及低通濾波器、與所述低通濾波器的輸出端相連的用戶鑒頻環(huán)路、與所述相位累加器和D/ A轉(zhuǎn)換器連接的壓控晶體振蕩器、和用于產(chǎn)生同步鑒相信號和頻移鍵控調(diào)制信號的微處理器，所述微處理器分別與所述用戶鑒頻環(huán)路的輸出端、所述相位累加器的頻率控制字輸入端和調(diào)制信號輸入端、以及所述壓控晶體振蕩器的控制端和輸出端相連。本實用新型的DDS及其同步鑒相電路裝置中，DDS輸出的射頻信號經(jīng)過用戶鑒頻環(huán)路，完成DDS射頻信號與用戶端待測信號的鑒頻處理，得到相應的鑒頻信號，發(fā)送至微處理器；微處理器根據(jù)與DDS的調(diào)制信號具有同頻同相的同步鑒頻信號以及前述鑒頻信號， 進行同步鑒相處理，得到相應的壓控信號作用于所述壓控晶體振蕩器，從而改變壓控晶體振蕩器的頻率信號輸出，也就是改變DDS外部參考時鐘的頻率，整個系統(tǒng)完成閉環(huán)，從而可以提高了 DDS輸出的頻率信號的穩(wěn)定度。

圖1為DDS的原理框圖；圖2為本實用新型用于DDS的同步鑒相電路裝置的一個實施例的結(jié)構(gòu)示意圖；圖3為圖2中DDS的端口示意圖；圖4為圖2中的微處理器與DDS的通訊時序示意圖；圖5為圖2中微處理器產(chǎn)生的調(diào)制信號和同步鑒相信號的波形圖；圖6為本實用新型DDS的一個實施例的結(jié)構(gòu)示意圖。為了使本實用新型的技術(shù)方案更加清楚、明了，下面將結(jié)合附圖作進一步詳述。
具體實施方式
本實用新型提供了一種輸出的合成頻率的穩(wěn)定度高的DDS及其同步鑒相電路裝置。圖2為本實用新型用于DDS的同步鑒相電路裝置的一個實施例的結(jié)構(gòu)示意圖，本實施例以AD9832芯片為例來說明本實用新型的結(jié)構(gòu)。參見圖2和圖3，本實施例的用于DDS 的同步鑒相電路裝置包括用戶鑒頻環(huán)路21、微處理器22和壓控晶體振蕩器23。所述用戶鑒頻環(huán)路21與所述DDS24的輸出端相連，所述壓控晶體振蕩器23與所述DDS24的參考頻率源輸入端MCLK相連，所述微處理器22分別與所述用戶鑒頻環(huán)路21的輸出端、所述DDS 的頻率控制字輸入端FSYNC、SCLK、SDATA和調(diào)制信號輸入端FSELECT、及所述壓控晶體振蕩器23的控制端和輸出端相連。所述用戶鑒頻環(huán)路可以為PLLO^hase Lock Loop，鎖相環(huán)) 等需要鑒頻的環(huán)路，通過輸入不同的頻率值，得到不同的輸出值，比如電壓信號。具體地，所述DDS24內(nèi)部有兩個頻率控制寄存器，通過編程的方式將預先設置好的頻率值F0、Fl保存在寄存器中，當調(diào)制信號輸入端FSELECT有方波信號輸入時(即電平上升沿或下降沿轉(zhuǎn)換)，DDS的IOUT端將會隨之分別從頻率控制寄存器中讀出Fl或FO的值作為輸出，并且會保持信號的相位無變化。所述微處理器22與所述DDSM的串行通訊的時序如圖3所示。當FSYNC為高電平時，SCLK，SDATA引腳為高阻狀態(tài)。當FSYNC為低電平時，DDS將處于通訊狀態(tài)，此時引腳SCLK有一下降沿的脈沖時，將使掛在數(shù)據(jù)總線SDATA上的DATA寫入DDS數(shù)據(jù)緩沖區(qū)，直至最終一個DATA寫入時，DDS將根據(jù)引腳FSELECT上的狀
4態(tài)選擇Fl或FO作為IOUT端的輸出。優(yōu)選地，為了保持Fl、FO在切換時的相位連續(xù)，故直接將DDS的兩個相位調(diào)節(jié)端 PSELO、PSELl 接地?？蛇x地，所述DDS中可以設有PLL倍頻模塊，也可以沒有PLL倍頻模塊。若DDS中設有PLL倍頻模塊，則所述參考頻率源輸入端MLCK輸入的頻率應高于所述直接數(shù)字頻率合成器的輸出信號頻率的4倍，如輸出頻率為5MHz，那么MCLK端的信號頻率應該大于20MHz， 以期望得到更好的相位噪聲，通過外部濾波電路后，可得到比較純凈的信號譜。而對于內(nèi)部無PLL倍頻模塊的DDS，參考頻率源輸入端MCLK輸入的外部時鐘頻率即為DDS系統(tǒng)的時鐘頻率，以輸出5MHz頻率信號為例，MCLK端的信號頻率為20MHz。DDS內(nèi)部有2個32位頻率控制寄存器(F0、Fl)，在上述串行通訊時序中，DATA位應該是32位。由此可知，在此MCLK
端外部輸入時鐘頻率20MHz時，DDS的最小的頻率分辨率為20^ffe = 4.66mHz(^ 5mHz),
IOUT輸出20MHz時，對應的32位頻率控制寄存器的值全為1 ；輸出5MHz時，對應的數(shù)值為 (5MHz/20MHz)*232，將所得到的十進制值轉(zhuǎn)化為二進制對應32位頻率控制寄存器的值。根據(jù)串行通訊時序，通過微處理器將相應的32位值寫入到相應的頻率控制寄存器中(如F0)。 同樣的原理，調(diào)制的另一路單頻亦能夠通過相類似的方法將32位值寫入到相應的頻率控制寄存器中(如F1)。進一步地，所述調(diào)制信號和同步鑒相信號的關(guān)系如圖5所示，所述調(diào)制信號A為占空比為1 1的方波信號，作用于DDS的FSELECT端。其中改變引腳FSELECT電平的信號由單片機產(chǎn)生。所述同步鑒相信號B和C為占空比為非11的矩形脈沖且與所述調(diào)制信號A有固定的相位關(guān)系。這些信號的產(chǎn)生由微處理器通過相應的時鐘中斷或分頻率技術(shù)來實現(xiàn)的。在設計時，可以采用單片機內(nèi)部16位定時器實現(xiàn)上述各路信號，實際選用的單片機的機器周期為ο. ans。定義一個變量τ、進行循環(huán)來實現(xiàn)。在單片機相應的引腳上(如 Ρ2. 0)實現(xiàn)上圖中方波Α，只需在相應的16位定時器溢出中斷響應函數(shù)中將Ρ2.0引腳電平取反(Ρ2.0 = ! Ρ2.0)。同理，可以在單片機另兩個引腳上(Ρ2. 2、Ρ2. 3)實現(xiàn)B和C兩路方波信號，只是B和C是在相位上與Ρ2.0有一定的移相，占空比不是1 1的方波。實現(xiàn)的方法是"延時"，即數(shù)字移相?！把訒r"在單片機中是通過固定的機器執(zhí)行周期語句來實現(xiàn)的，上述提及的機器周期是由加在單片機時鐘端的外部時鐘信號的頻率決定的，其實在每一條語句的執(zhí)行中也會涉及執(zhí)行周期，不同的語句根據(jù)所執(zhí)行命令行為的不同可分別為1個、2個、4個機器周期，但是同一個語句執(zhí)行的周期是固定的，這就為"延時"機制提供了保障。下面結(jié)合圖2、圖3和圖4說明本實施例的用于DDS的同步鑒相電路裝置的工作原理。DDSM輸出的射頻信號經(jīng)過用戶鑒頻環(huán)路21，完成DDS射頻信號與用戶端待測信號的鑒頻處理，得到相應的鑒頻信號，發(fā)送至微處理器22 ；微處理器22根據(jù)與DDS24的 FSK(Frequency-Shift Keying，頻移鍵控)調(diào)制信號具有同頻同相的同步鑒頻信號以及前述鑒頻信號，進行同步鑒相處理，得到相應的壓控信號作用于所述壓控晶體振蕩器21，從而改變壓控晶體振蕩器21的頻率信號輸出，也就是改變DDS外部參考時鐘的頻率，整個系統(tǒng)完成閉環(huán)，從而可以提高了 DDS輸出的頻率信號的穩(wěn)定度。[0027]圖6為本實用新型DDS的一個實施例的結(jié)構(gòu)示意圖。如圖6所示，本實施例的DDS 包括依次連接的相位累加器61、存儲器62、D/A轉(zhuǎn)換器63及低通濾波器64、與所述低通濾波器64的輸出端相連的用戶鑒頻環(huán)路65、與所述相位累加器16和D/A轉(zhuǎn)換器63連接的壓控晶體振蕩器66、和用于產(chǎn)生同步鑒相信號和頻移鍵控調(diào)制信號的微處理器67，所述微處理器67分別與所述用戶鑒頻環(huán)路65的輸出端、所述相位累加器61的頻率控制字輸入端和調(diào)制信號輸入端、以及所述壓控晶體振蕩器66的控制端和輸出端相連。具體地，所述用戶鑒頻環(huán)路65可以為鎖相環(huán)。進一步地，所述調(diào)制信號為占空比為1 1的方波信號，所述同步鑒相信號為矩形信號且與所述調(diào)制信號有固定的相位關(guān)系。本實施例的DDS的低通濾波器輸出的射頻信號經(jīng)過用戶鑒頻環(huán)路65，完成射頻信號與用戶端待測信號的鑒頻處理，得到相應的鑒頻信號，發(fā)送至微處理器67 ；微處理器67 根據(jù)與DDS的FSK調(diào)制信號具有同頻同相的同步鑒頻信號以及前述鑒頻信號，進行同步鑒相處理，得到相應的壓控信號作用于所述壓控晶體振蕩器66，從而改變壓控晶體振蕩器66 的頻率信號輸出，也就是改變DDS外部參考時鐘的頻率，整個系統(tǒng)完成閉環(huán)，從而可以提高了 DDS輸出的頻率信號的穩(wěn)定度。
權(quán)利要求1.一種用于直接數(shù)字頻率合成器的同步鑒相電路裝置，其特征在于，包括與所述直接數(shù)字頻率合成器的輸出端相連的用戶鑒頻環(huán)路、與所述直接數(shù)字頻率合成器的參考頻率源輸入端相連的壓控晶體振蕩器、和用于產(chǎn)生同步鑒相信號和頻移鍵控調(diào)制信號的微處理器，所述微處理器分別與所述用戶鑒頻環(huán)路的輸出端、所述直接數(shù)字頻率合成器的頻率控制字輸入端和調(diào)制信號輸入端、以及所述壓控晶體振蕩器的控制端和輸出端相連。
2.根據(jù)權(quán)利要求1所述的同步鑒相電路裝置，其特征在于，所述直接數(shù)字頻率合成器內(nèi)設有鎖相環(huán)，所述直接數(shù)字頻率合成器的參考頻率源輸入端輸入的頻率高于所述直接數(shù)字頻率合成器的輸出信號頻率的4倍。
3.根據(jù)權(quán)利要求2所述的同步鑒相電路裝置，其特征在于，所述直接數(shù)字頻率合成器的兩個相位調(diào)節(jié)端接地。
4.根據(jù)權(quán)利要求1-3任一項所述的同步鑒相電路裝置，其特征在于，所述調(diào)制信號為占空比為1 1的方波信號，所述同步鑒相信號為矩形信號且與所述調(diào)制信號有固定的相位關(guān)系。
5.根據(jù)權(quán)利要求4所述的同步鑒相電路裝置，其特征在于，所述用戶鑒頻環(huán)路為鎖相環(huán)。
6.一種直接數(shù)字頻率合成器，包括依次連接的相位累加器、存儲器、D/A轉(zhuǎn)換器及低通濾波器，其特征在于，還包括與所述低通濾波器的輸出端相連的用戶鑒頻環(huán)路、與所述相位累加器和D/A轉(zhuǎn)換器連接的壓控晶體振蕩器、和用于產(chǎn)生同步鑒相信號和頻移鍵控調(diào)制信號的微處理器，所述微處理器分別與所述用戶鑒頻環(huán)路的輸出端、所述相位累加器的頻率控制字輸入端和調(diào)制信號輸入端、以及所述壓控晶體振蕩器的控制端和輸出端相連。
7.根據(jù)權(quán)利要求6所述的直接數(shù)字頻率合成器，其特征在于，所述調(diào)制信號為占空比為1 1的方波信號，所述同步鑒相信號為矩形信號且與所述調(diào)制信號有固定的相位關(guān)系。
8.根據(jù)權(quán)利要求6或7所述的直接數(shù)字頻率合成器，其特征在于，所述用戶鑒頻環(huán)路為鎖相環(huán)。
專利摘要本實用新型公開了一種用于DDS的同步鑒相電路裝置，其包括與所述DDS的輸出端相連的用戶鑒頻環(huán)路、與所述DDS的參考頻率源輸入端相連的壓控晶體振蕩器、和用于產(chǎn)生同步鑒相信號和頻移鍵控調(diào)制信號的微處理器，所述微處理器分別與所述用戶鑒頻環(huán)路的輸出端、所述DDS的頻率控制字輸入端和調(diào)制信號輸入端、以及所述壓控晶體振蕩器的控制端和輸出端相連。本實用新型還公開了一種具有前述同步鑒相電路裝置的DDS。該用于DDS的同步鑒相電路裝置及DDS可以有效提高DDS輸出的合成頻率的穩(wěn)定度。
文檔編號H03L7/24GK202026300SQ20112009792
公開日2011年11月2日 申請日期2011年4月6日 優(yōu)先權(quán)日2011年4月6日
發(fā)明者李建民, 秦工, 雷海東 申請人:江漢大學