專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，具體涉及一種包括時(shí)鐘和數(shù)據(jù)恢復(fù)電路以及振蕩電路的半導(dǎo)體器件，該時(shí)鐘和數(shù)據(jù)恢復(fù)電路從外部提供的輸入信號提取數(shù)據(jù)，且該振蕩電路產(chǎn)生提供給時(shí)鐘和數(shù)據(jù)恢復(fù)電路的時(shí)鐘信號。
背景技術(shù)：
近年來，半導(dǎo)體器件之間的通信速度已經(jīng)得到了提高。對于通信方法而言，已經(jīng)采用了并行數(shù)據(jù)傳送方法和串行數(shù)據(jù)傳送方法。但是，近年來認(rèn)為就增加數(shù)據(jù)傳送速率而言， 串行數(shù)據(jù)傳送方法優(yōu)于并行數(shù)據(jù)傳送方法。因此，串行數(shù)據(jù)傳送方法已被更廣泛地應(yīng)用。在串行數(shù)據(jù)傳送方法中，通過利用發(fā)送時(shí)鐘來調(diào)制數(shù)據(jù)信號并傳送為串行數(shù)據(jù)。 隨后，接收器電路從串行數(shù)據(jù)中提取采樣時(shí)鐘以及數(shù)據(jù)信號。時(shí)鐘和數(shù)據(jù)恢復(fù)電路用于采樣時(shí)鐘和數(shù)據(jù)信號的提取。此外，在串行數(shù)據(jù)傳送方法中產(chǎn)生高精度時(shí)鐘作為發(fā)送時(shí)鐘很重要。通常，這種高精度時(shí)鐘利用石英諧振器產(chǎn)生。但石英諧振器非常昂貴。因此，這就成為系統(tǒng)成本高的原因之一。因此，日本未審專利申請公開No. 2007-135189公開了一種技術(shù)，其利用比石英諧振器的精度低的諧振器產(chǎn)生高精度發(fā)送時(shí)鐘。此外，已公布的、PCT國際申請的日本國家階段專利申請No. 2008-535387公開了一種控制時(shí)鐘信號頻率的技術(shù)，該時(shí)鐘信號基于從所接收的信號獲得的信息而產(chǎn)生于接收器側(cè)，雖然其目的并不在于產(chǎn)生發(fā)送時(shí)鐘。以下說明日本未審專利申請公開No. 2007-135189中公開的技術(shù)。首先，圖7示出日本未審專利申請公開No. 2007-135189中公開的通信系統(tǒng)100的框圖。如圖7中所示，通信系統(tǒng)100包括器件101和主機(jī)102。器件101和主機(jī)102包括它們各自的發(fā)送/接收電路。在圖7中，僅示出器件101的發(fā)送/接收電路。器件101從主機(jī)102接收信號RX。而且，器件101將信號TX發(fā)送至主機(jī)102。主機(jī)102通過利用由石英諧振器等制成的基準(zhǔn)信號發(fā)生源120產(chǎn)生基準(zhǔn)時(shí)鐘，并基于該基準(zhǔn)時(shí)鐘進(jìn)行操作。同時(shí)，器件101通過利用由陶瓷諧振器制成的基準(zhǔn)信號發(fā)生源103產(chǎn)生基準(zhǔn)時(shí)鐘，并基于該基準(zhǔn)時(shí)鐘進(jìn)行操作。注意到，器件101包括同步建立單元111、頻率誤差檢測器112、頻率發(fā)生器113以及串行器114。同步建立單元111接收由器件101接收的信號RX，并從該信號RX中提取時(shí)鐘和數(shù)據(jù)。隨后，同步建立單元111輸出提取的時(shí)鐘作為接收信號RS并輸出提取的數(shù)據(jù)作為同步建立信號SCS。而且，同步建立單元111基于時(shí)鐘將數(shù)據(jù)轉(zhuǎn)換為并行信號，并輸出該并行信號作為接收數(shù)據(jù)DT。頻率誤差檢測器112接收該接收信號RS、同步建立信號SCS、基準(zhǔn)時(shí)鐘Fref以及發(fā)送信號TS。隨后，頻率誤差檢測器112檢測接收信號RS和發(fā)送信號TS之間的頻率差，并由此輸出頻率調(diào)節(jié)信號FCS。頻率發(fā)生器113輸出發(fā)送信號TS，該發(fā)送信號TS的頻率基于頻率調(diào)節(jié)信號FCS和基準(zhǔn)時(shí)鐘Fref來確定。串行器114接收發(fā)送信號TS 以及發(fā)送數(shù)據(jù)DR并輸出信號TX。注意到，通過器件101從信號RX中提取出的接收信號RS的頻率與主機(jī)102中產(chǎn)生的高精度時(shí)鐘的頻率相同。在器件101中，發(fā)送信號TS基于該接收信號RS而產(chǎn)生。艮口， 通過利用器件101中具有低精度的諧振器能夠產(chǎn)生高精度時(shí)鐘。

發(fā)明內(nèi)容
本申請發(fā)明人已經(jīng)發(fā)現(xiàn)如下問題。在器件101中，接收信號RS和發(fā)送信號TS之間的相位差通過模擬處理來計(jì)算。因此，日本未審專利申請公開No. 2007-135189存在的問題是發(fā)送信號TS的頻率誤差檢測需要很長時(shí)間。例如，假設(shè)發(fā)送信號TS為1. 5GHz，那么就需要計(jì)數(shù)接收信號RS至少3000次才能檢測到333ppm的誤差。如上所述，在器件101中存在不能產(chǎn)生高精度時(shí)鐘信號的問題。而高精度時(shí)鐘信號對于高速串行通信來說是必不可少的。此外，為了提高通信速度超過當(dāng)前使用的通信速度，需要提高時(shí)鐘信號的頻率，從而更進(jìn)一步提高其精度。因此，上述問題變得更加嚴(yán)重。本發(fā)明第一方面是一種半導(dǎo)體器件，其包括時(shí)鐘和數(shù)據(jù)恢復(fù)電路，該時(shí)鐘和數(shù)據(jù)恢復(fù)電路包括相位跟蹤環(huán)，其產(chǎn)生指示同步時(shí)鐘和輸入信號之間相位超前或相位延遲的相位差信號，并使同步時(shí)鐘的相位跟蹤輸入信號的相位，該時(shí)鐘和數(shù)據(jù)恢復(fù)電路還包括頻率跟蹤環(huán)，其執(zhí)行控制以使同步時(shí)鐘的頻率跟蹤輸入信號的頻率，該時(shí)鐘和數(shù)據(jù)恢復(fù)電路被構(gòu)造為從輸入信號提取數(shù)據(jù)信號以及對應(yīng)于該數(shù)據(jù)信號的采樣時(shí)鐘；頻率誤差調(diào)節(jié)器，其基于頻率差信號來增大或減小由頻率調(diào)節(jié)信號所指示的值，該頻率差信號基于頻率跟蹤環(huán)中的相位差信號而產(chǎn)生；以及振蕩器，其基于由頻率調(diào)節(jié)信號所指示的值來提高或降低發(fā)送時(shí)鐘的頻率。根據(jù)本發(fā)明示例性方面的半導(dǎo)體器件，在時(shí)鐘和數(shù)據(jù)恢復(fù)電路中將同步時(shí)鐘的相位與輸入信號的相位進(jìn)行比較，且基于相位比較結(jié)果控制發(fā)送時(shí)鐘的頻率。結(jié)果，根據(jù)本發(fā)明示例性方面的半導(dǎo)體器件可在非常短的時(shí)間內(nèi)執(zhí)行發(fā)送時(shí)鐘的頻率校正。根據(jù)本發(fā)明示例性方面的半導(dǎo)體器件，能夠從具有低精度的諧振器產(chǎn)生的時(shí)鐘信號中產(chǎn)生具有高頻率的高精度時(shí)鐘信號。


從下面結(jié)合附圖對某些實(shí)施例的描述將使上述和其他方面、優(yōu)點(diǎn)以及特征變得顯而易見，在附圖中圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件的框圖；圖2是根據(jù)一個(gè)實(shí)施例的數(shù)字CDR、頻率誤差調(diào)節(jié)器以及同步時(shí)鐘的時(shí)鐘發(fā)生電路的框圖；圖3是根據(jù)一個(gè)實(shí)施例的半導(dǎo)體器件的相位檢測器的框圖；圖4是根據(jù)一個(gè)實(shí)施例的半導(dǎo)體器件的第二積分器以及模式發(fā)生器的框圖；圖5是根據(jù)另一實(shí)施例的數(shù)字CDR、頻率誤差調(diào)節(jié)器以及同步時(shí)鐘的時(shí)鐘發(fā)生電路的框5
圖6是根據(jù)另一實(shí)施例的數(shù)字CDR、頻率誤差調(diào)節(jié)器以及同步時(shí)鐘的時(shí)鐘發(fā)生電路的框圖；以及圖7是日本未審專利申請公開No. 2007-135189中公開的通信系統(tǒng)的框圖。
具體實(shí)施例方式第一實(shí)施例以下參考

本發(fā)明的實(shí)施例。圖1示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件1的框圖。如圖1中所示，半導(dǎo)體器件1包括接收器電路10、基準(zhǔn)信號發(fā)生器11、 PLL(鎖相環(huán))電路12、時(shí)鐘和數(shù)據(jù)恢復(fù)電路(例如數(shù)字CDR) 13、頻率誤差調(diào)節(jié)器14、解串器15、串行器16以及發(fā)送器電路17。半導(dǎo)體器件1包括發(fā)送/接收電路和其他處理電路 (未示出)。在圖1所示的示例中，接收器電路10、數(shù)字CDR 13以及解串器15構(gòu)成接收側(cè)的電路，而串行器16和發(fā)送器電路17構(gòu)成發(fā)送側(cè)的電路。基準(zhǔn)信號發(fā)生器11構(gòu)成具有在外部提供的陶瓷諧振器的振蕩器電路，且基于陶瓷諧振器產(chǎn)生的振蕩信號OSC來產(chǎn)生基準(zhǔn)時(shí)鐘Fsrc。陶瓷諧振器與石英諧振器相比具有更大的偏差，但比石英諧振器便宜。PLL電路12基于基準(zhǔn)時(shí)鐘Fsrc產(chǎn)生發(fā)送時(shí)鐘CLK。在本實(shí)施例中，PLL電路12通過基于頻率調(diào)節(jié)信號i^adj執(zhí)行基準(zhǔn)時(shí)鐘Fsrc的倍頻而產(chǎn)生發(fā)送時(shí)鐘CLK。接收器電路10用作輸入緩沖器。即，接收器電路10接收接收信號RXin并將所接收的信號發(fā)送至后續(xù)的電路。接收器電路10可包括均衡器電路，其校正發(fā)送路徑的頻率特性。在本實(shí)施例中，數(shù)字⑶R用作時(shí)鐘和數(shù)據(jù)恢復(fù)電路13。數(shù)字⑶R13由處理二進(jìn)制信息的(多個(gè))邏輯電路構(gòu)成，并輸出通過使用二進(jìn)制值而指示信息的數(shù)字信號作為輸出信號。數(shù)字⑶R 13產(chǎn)生相位差信號，該相位差信號指示由發(fā)送時(shí)鐘CLK產(chǎn)生的接收時(shí)鐘 RCLK與輸入信號RD之間的相位超前或相位延遲。而且，數(shù)字⑶R 13包括相位跟蹤環(huán)，其執(zhí)行控制以使接收時(shí)鐘RCLK的相位跟蹤輸入信號RD的相位，并且數(shù)字CDR 13還包括頻率跟蹤環(huán)，其執(zhí)行控制以使接收時(shí)鐘RCLK的頻率跟蹤輸入信號RD的頻率。而且，數(shù)字CDR 13 從輸入信號RD提取數(shù)據(jù)信號Sout以及對應(yīng)于該數(shù)據(jù)信號Sout的同步時(shí)鐘SCLK，并控制接收時(shí)鐘RCLK的相位和頻率。頻率誤差調(diào)節(jié)器14根據(jù)頻率誤差信號FP產(chǎn)生頻率調(diào)節(jié)信號!^dj，該頻率差信號 FP基于數(shù)字⑶R 13中的頻率跟蹤環(huán)中的相位差信號而產(chǎn)生。而且，頻率誤差調(diào)節(jié)器14根據(jù)頻率差信號FP增大或減小由頻率調(diào)節(jié)信號!^adj所指示的值。數(shù)字CDR 13、頻率誤差調(diào)節(jié)器14以及PLL電路12的細(xì)節(jié)將在后文說明。解串器15基于同步時(shí)鐘SCLK將以串行數(shù)據(jù)的形式輸入的數(shù)據(jù)信號Sout轉(zhuǎn)換為并行數(shù)據(jù)。在圖1中，以并行數(shù)據(jù)的形式輸出的經(jīng)轉(zhuǎn)換的數(shù)據(jù)信號被表示為“Pout”。串行器16基于發(fā)送時(shí)鐘CLK將以并行數(shù)據(jù)的形式提供的數(shù)據(jù)信號Pin轉(zhuǎn)換為串行數(shù)據(jù)。在圖1中，串行數(shù)據(jù)信號表示為“TD”。發(fā)送器電路17是輸出緩沖器。在功率方面發(fā)送器電路17放大數(shù)據(jù)信號TD，并將該放大的信號作為發(fā)送信號TXout輸出。根據(jù)本實(shí)施例的半導(dǎo)體器件1通過利用與發(fā)送時(shí)鐘同步的數(shù)據(jù)信號執(zhí)行通信。 注意到，如果將單個(gè)頻率用作發(fā)送時(shí)鐘，則不希望的輻射的峰將變得更大，且由此惡化EMI (電磁干擾)特性。因此，根據(jù)本實(shí)施例的半導(dǎo)體器件1被構(gòu)造為使得能夠通過利用擴(kuò)頻時(shí)鐘作為發(fā)送時(shí)鐘而接收數(shù)據(jù)信號。因此，半導(dǎo)體器件1中的數(shù)字CDR 13需使同步時(shí)鐘的頻率跟蹤由于擴(kuò)頻而變化的頻率。數(shù)字CDR 13包括頻率跟蹤環(huán)以執(zhí)行頻率跟蹤操作。此外，在半導(dǎo)體器件1中，通過基于在該數(shù)字⑶R 13中產(chǎn)生的信號控制PLL電路12來控制發(fā)送時(shí)鐘CLK的頻率。以下以更加詳細(xì)的方式具體地說明半導(dǎo)體器件1的部件中的數(shù)字CDR 13、頻率誤差調(diào)節(jié)器14以及PLL電路12。圖2示出數(shù)字⑶R 13、頻率誤差調(diào)節(jié)器14以及PLL電路12 的框圖。數(shù)字⑶R 13包括相位檢測器21、第一積分器22、第二積分器23、模式發(fā)生器24、 混頻器25以及相位內(nèi)插器26。在數(shù)字⑶R 13中，相位檢測器21、第一積分器22、混頻器 25以及相位內(nèi)插器26構(gòu)成相位跟蹤環(huán)。在數(shù)字⑶R 13中，相位檢測器21、第一積分器22、 第二積分器23、模式發(fā)生器對、混頻器25以及相位內(nèi)插器沈構(gòu)成頻率跟蹤環(huán)。此外，在半導(dǎo)體器件1中，第二積分器23的輸出用作頻率差信號FP。相位檢測器21檢測接收時(shí)鐘RCLK與輸入信號RD之間的相位差，并更新由相位差信號所指示的極性值。此外，相位檢測器21輸出接收時(shí)鐘RCLK作為同步時(shí)鐘SCLK，并從輸入信號RD中提取數(shù)據(jù)信號Sout。更具體來說，用作同步時(shí)鐘SCLK的接收時(shí)鐘RCLK輸入到相位檢測器21。該接收時(shí)鐘RCLK包括第一接收時(shí)鐘RCLKl和第二接收時(shí)鐘RCLK3。第二接收時(shí)鐘RCLK3的相位與第一接收時(shí)鐘RCLKl的相位差180度。相位檢測器21輸出上升信號UPl和下降信號DOWNl作為相位差信號。當(dāng)同步時(shí)鐘SCLK (例如第一接收時(shí)鐘RCLK1) 的相位延遲于輸入信號RD的相位時(shí)，相位檢測器21將上升信號UPl置為第一邏輯電平(例如高電平)并將下降信號DOWm置為第二邏輯電平(例如低電平)。另一方面，當(dāng)同步時(shí)鐘 SCLK的相位超前于輸入信號RD的相位時(shí)，相位檢測器21將上升信號UPl置為低電平且將下降信號DOWNl置為高電平。圖3示出相位檢測器21的框圖。如圖3中所示，相位檢測器21僅由(多個(gè))邏輯電路構(gòu)成。圖3示出一種構(gòu)造的示例，其中利用具有1. 5GHz頻率的二相時(shí)鐘接收1. 5Gbps 的數(shù)據(jù)。相位檢測器21包括第一觸發(fā)器41、第二觸發(fā)器42、第三觸發(fā)器43、鎖存器44、第一異或電路O(OR) 45、第二異或電路(XOR) 46、第一數(shù)據(jù)分配器(DEMUX電路)47、第二數(shù)據(jù)分配器(DEMUX電路)48、第一或(OR)電路49、第二或(OR)電路50、第一反相器51、第二反相器52、第一與(AND)電路53以及第二與(AND)電路M。第一觸發(fā)器41分別在數(shù)據(jù)輸入端和時(shí)鐘端接收輸入信號RD和接收時(shí)鐘RCLK1。 第一觸發(fā)器41是沿觸發(fā)的觸發(fā)器。第二觸發(fā)器42分別在數(shù)據(jù)輸入端和時(shí)鐘端接收輸入信號RD和與接收時(shí)鐘RCLKl的相位相反的接收時(shí)鐘RCLK3。第三觸發(fā)器43分別在數(shù)據(jù)輸入端和時(shí)鐘端接收第一觸發(fā)器41的輸出ql和接收時(shí)鐘RCLK1。鎖存器44分別在數(shù)據(jù)輸入端和時(shí)鐘端接收第二觸發(fā)器42的輸出q3和接收時(shí)鐘RCLK1。鎖存器44是貫通鎖存器 (through latch)0第一異或電路0(0R)45接收第一觸發(fā)器41的輸出ql以及鎖存器44的輸出q31。 第二異或電路O(OR)46接收第三觸發(fā)器43的輸出qll以及鎖存器44的輸出q31。第一和第二數(shù)據(jù)分配器(DEMUX電路)47和48分別接收串行格式的、第一和第二異或電路O(OR)45 和46的輸出，并將它們以并行格式輸出。第一或電路49獲取第一數(shù)據(jù)分配器47的輸出的邏輯和。第二或電路50獲取第二數(shù)據(jù)分配器48的輸出的邏輯和。第一反相器51輸出第一或電路49的輸出的反相值。第二反相器52輸出第二或電路50的輸出的反相值。第一與電路53獲取第一或電路49的輸出與第二或電路50的輸出的反相值(其通過反相器52 輸出)的邏輯乘積。第二與電路討獲取第二或電路50的輸出與第一或電路49的輸出的反相值的邏輯乘積。第一觸發(fā)器41的輸出也輸出作為數(shù)據(jù)信號Sout。此外，接收時(shí)鐘RCLKl 也輸出作為同步時(shí)鐘SCLK。通過上述構(gòu)造，當(dāng)發(fā)現(xiàn)輸入信號RD的發(fā)送時(shí)序在接收時(shí)鐘RCLKl的上升沿和接收時(shí)鐘RCLK3的上升時(shí)序之間時(shí)，相位檢測器21將上升信號UPl置為高電平，且將下降信號 DOffNl置為低電平。另一方面，當(dāng)發(fā)現(xiàn)輸入信號RD的發(fā)送時(shí)序在接收時(shí)鐘RCLK3的上升沿和接收時(shí)鐘RCLKl的上升時(shí)序之間時(shí)，相位檢測器21將上升信號UPl置為低電平，且將下降信號DOWm置為高電平。此外，當(dāng)數(shù)據(jù)分配器的每一個(gè)具有雙并行輸出時(shí)，提供給連接于相位檢測器21后續(xù)級的電路的時(shí)鐘(未示出)具有提供給相位檢測器21的接收時(shí)鐘的頻率的一半的頻率。接下來說明連接于相位檢測器21后續(xù)級的電路。第一積分器22基于相位差信號 (例如上升信號UPl和下降信號D0WN1)來增加或減少第一計(jì)數(shù)值，并在第一計(jì)數(shù)值達(dá)到預(yù)定值時(shí)輸出上升信號UP2或下降信號D0WN2。即，第一積分器22對由相位差信號所指示的極性值進(jìn)行積分。注意到，上升信號UP2和下降信號D0WN2也可分別稱為“第一上升信號” 和“第一下降信號”。具體來說，可逆計(jì)數(shù)器用作第一積分器22。在該第一積分器22中設(shè)定上限計(jì)數(shù)值和下限計(jì)數(shù)值。此外，當(dāng)上升信號UPl為高電平時(shí)，第一積分器22根據(jù)時(shí)鐘來增加第一計(jì)數(shù)值。另一方面，當(dāng)下降信號DOWNl為高電平時(shí)，第一積分器22根據(jù)時(shí)鐘來減少第一計(jì)數(shù)值。隨后，當(dāng)?shù)谝挥?jì)數(shù)值達(dá)到上限計(jì)數(shù)值時(shí)，第一積分器22將上升信號UP2置為高電平，而當(dāng)?shù)谝挥?jì)數(shù)值達(dá)到下限計(jì)數(shù)值時(shí)，第一積分器22將下降信號D0WN2置為高電平。第二積分器23基于上升信號UP2和下降信號D0WN2來增加或減少計(jì)數(shù)值，并輸出計(jì)數(shù)值作為頻率差信號FP。更具體來說，第二積分器23由可逆計(jì)數(shù)器構(gòu)成。當(dāng)上升信號UP2處于高電平時(shí)，第二積分器23根據(jù)時(shí)鐘來增加第二計(jì)數(shù)值。另一方面，當(dāng)下降信號 D0WN2處于高電平時(shí)，第二積分器23根據(jù)時(shí)鐘來減少第二計(jì)數(shù)值。此外，第二積分器23輸出第二計(jì)數(shù)值作為頻率差信號FP。注意到，根據(jù)本實(shí)施例的第二積分器23具有如下構(gòu)造 第二積分器23通過對上升信號UP2和下降信號D0WN2積分來產(chǎn)生中間頻率差信號，并基于該中間頻率差信號來增加或減少第二計(jì)數(shù)值。模式發(fā)生器M基于頻率差信號FP以預(yù)定間隔產(chǎn)生上升信號UP3和下降信號 D0WN3。上升信號UP3和下降信號D0WN3也可分別稱為“第二上升信號”和“第二下降信號”。圖4示出第二積分器23和模式發(fā)生器M的詳細(xì)框圖。以下參考圖4說明第二積分器23和模式發(fā)生器M的細(xì)節(jié)。如圖4中所示，第二積分器23包括可逆計(jì)數(shù)器61和可逆計(jì)數(shù)器62。此外，模式發(fā)生器M包括計(jì)數(shù)器63和解碼器64。在可逆計(jì)數(shù)器61中設(shè)定上限計(jì)數(shù)值和下限計(jì)數(shù)值。此外，當(dāng)上升信號UP2處于高電平時(shí)，可逆計(jì)數(shù)器61根據(jù)時(shí)鐘來增大積分值。另一方面，當(dāng)下降信號D0WN2處于高電平時(shí)，可逆計(jì)數(shù)器61根據(jù)時(shí)鐘來減小積分值。隨后，當(dāng)積分值達(dá)到上限計(jì)數(shù)值時(shí)，可逆計(jì)數(shù)器 61將上升信號UPh置為高電平，而當(dāng)積分值達(dá)到下限計(jì)數(shù)值時(shí)，可逆計(jì)數(shù)器61將下降信號DOWN^i置為高電平。當(dāng)可逆計(jì)數(shù)器62具有五位計(jì)數(shù)寬度時(shí)，其輸出-31至+31的值作為第二計(jì)數(shù)值。 該第二計(jì)數(shù)值用作頻率差信號FP。當(dāng)上升信號UPh處于高電平時(shí)，可逆計(jì)數(shù)器62根據(jù)時(shí)鐘來增加第二計(jì)數(shù)值。另一方面，當(dāng)下降信號DOWNh處于高電平時(shí)，可逆計(jì)數(shù)器62根據(jù)時(shí)鐘來減少第二計(jì)數(shù)值。計(jì)數(shù)器63計(jì)數(shù)時(shí)鐘。當(dāng)計(jì)數(shù)器63具有五位計(jì)數(shù)寬度時(shí)，其輸出0至31的值作為計(jì)數(shù)值。注意到，計(jì)數(shù)器63以循環(huán)方式從0至31計(jì)數(shù)。解碼器64基于由頻率差信號FP所指示的值以及從計(jì)數(shù)器63輸出的計(jì)數(shù)值來確定上升信號UP3和下降信號D0WN3的邏輯值。這表明“上升信號UPh= 1”或“下降信號 D0WN2a = 1”連續(xù)重復(fù)的狀態(tài)的次數(shù)越多，則輸入信號RD和發(fā)送時(shí)鐘CLK之間的頻率差越大。解碼器64基于頻率差信號FP和計(jì)數(shù)器63的計(jì)數(shù)值而在與輸入信號RD和發(fā)送時(shí)鐘 CLK之間的頻率差成比例的周期中輸出“UP3 = 1”或“D0WN3 = 1”。例如，根據(jù)真值表執(zhí)行上述過程，該真值表列出對應(yīng)計(jì)數(shù)器63的計(jì)數(shù)值和頻率差信號FP的組合的輸出值(UP3/ D0WN3)?；祛l器25基于上升信號UP2和下降信號D0WN2以及上升信號UP3和下降信號 D0WN3來產(chǎn)生相位選擇信號。該相位選擇信號由上升信號UP4和下降信號D0WN4構(gòu)成。相位內(nèi)插器26內(nèi)插發(fā)送時(shí)鐘的相位，并由此輸出對應(yīng)于由相位選擇信號指定的相位的時(shí)鐘信號作為接收時(shí)鐘RCLK。注意到，因?yàn)樵诒緦?shí)施例中，相位檢測器21使用兩個(gè)彼此間相位相差180度的時(shí)鐘信號作為接收時(shí)鐘，所以由相位內(nèi)插器沈輸出的接收時(shí)鐘RCLK包括兩個(gè)信號。但是，作為接收時(shí)鐘RCLK輸出的時(shí)鐘信號的數(shù)量及其相位差可以根據(jù)相位檢測器 21的構(gòu)造而改變。接下來，以下說明頻率誤差調(diào)節(jié)器14。如圖2中所示，頻率誤差調(diào)節(jié)器14包括加法器31、延遲電路32和乘法器33。加法器31將由延遲電路32的輸出所指示的值與由頻率差信號FP所指示的值相加，并輸出結(jié)果值。延遲電路31保持加法器31的輸出信號，并在延遲該信號一個(gè)時(shí)鐘之后將該保持的信號輸出到加法器31。乘法器33將由加法器31的輸出信號所指示的值與由外部提供的增益信號所指示的值相乘，并由此調(diào)節(jié)加法器31的輸出信號和發(fā)送時(shí)鐘的頻率校正程度之間的關(guān)系。乘法器33的輸出信號作為頻率調(diào)節(jié)信號hdj。S卩，頻率誤差調(diào)節(jié)器14通過從操作開始時(shí)對由頻率差信號FP所指示的值進(jìn)行積分來增大或減小由頻率調(diào)節(jié)信號i^adj所指示的值。PLL電路12包括反饋電路，并利用反饋電路通過執(zhí)行基準(zhǔn)時(shí)鐘Fsrc的倍頻來產(chǎn)生發(fā)送時(shí)鐘CLK。隨后，PLL電路12根據(jù)頻率調(diào)節(jié)信號!^adj通過調(diào)節(jié)反饋電路中提供的分頻器的分頻比來控制發(fā)送時(shí)鐘CLK的頻率。接下來，以下說明圖2中所示的數(shù)字⑶R 13、頻率誤差調(diào)節(jié)器14以及PLL電路12 的操作。在數(shù)字CDR 13中，相位檢測器21將輸入信號RD的相位與接收時(shí)鐘RCLK的相位作比較。接收時(shí)鐘RCLK包括多個(gè)時(shí)鐘信號，且這多個(gè)時(shí)鐘信號之一用作同步時(shí)鐘SCLK。隨后，相位檢測器21輸出上升信號UPl和下降信號D0WN1，它們指示同步時(shí)鐘SCLK相對于輸入信號RD是延遲還是超前。第一積分器22對上升信號UPl和下降信號DOWNl求平均。隨后，第一積分器22 基于求平均處理輸出上升信號UP2和下降信號D0WN2。上升信號UP2和下降信號D0WN2輸入到混頻器25。混頻器25基于上升信號UP2和下降信號D0WN2控制上升信號UP4和下降信號D0WN4，且由此校正接收時(shí)鐘RCLK的相位。以這種方式，數(shù)字⑶R 13執(zhí)行相位控制，以便接收時(shí)鐘RCLK的相位更接近于輸入信號RD的相位。此外，當(dāng)輸入信號RD的頻率與接收時(shí)鐘RCLK的頻率不同時(shí)，即當(dāng)輸入信號RD的頻率與發(fā)送時(shí)鐘CLK的頻率不同時(shí)，數(shù)字CDR 13通過利用頻率差信號FP補(bǔ)償該頻率差。首先，當(dāng)輸入信號RD的頻率低于接收時(shí)鐘RCLK的頻率時(shí)，數(shù)字⑶R 13通過相位內(nèi)插器26的時(shí)鐘選擇方法來降低接收時(shí)鐘RCLK的頻率。此外，頻率誤差調(diào)節(jié)器14和PLL 電路12根據(jù)數(shù)字CDR 13輸出的頻率差信號FP來降低發(fā)送時(shí)鐘CLK的頻率。在此情況下，相位檢測器21檢測到接收時(shí)鐘RCLK的相位超前于輸入信號RD的相位，且由此將下降信號DOWNl置為高電平。隨后，響應(yīng)于下降信號DOWNl的連續(xù)，第一積分器22將下降信號D0WN2置為高電平。相位內(nèi)插器沈基于該下降信號D0WN2延遲接收時(shí)鐘 RCLK的相位。但是，如果盡管執(zhí)行該相位控制處理但下降信號DOWNl未變成低電平，則下降信號D0WN2處于高電平的時(shí)段將變得甚至更長。結(jié)果，由第二積分器23產(chǎn)生的頻率差信號 FP所指示的值將減小。隨著由頻率差信號FP所指示的值變得更小，模式發(fā)生器M增大將下降信號D0WN3 置為高電平的周期。另一方面，隨著由頻率差信號FP所指示的值變得更大，模式發(fā)生器M 增大將上升信號UP3置為高電平的周期。S卩，在相位檢測器21中下降信號DOWm置為高電平的時(shí)段越長，則由模式發(fā)生器M輸出的下降信號D0WN3置為高電平的時(shí)段變得越長。隨后，當(dāng)下降信號D0WN2和下降信號D0WN3都變?yōu)楦唠娖綍r(shí)，混頻器25將下降信號D0WN4置為高電平。結(jié)果，實(shí)質(zhì)上降低了由相位內(nèi)插器26輸出的接收時(shí)鐘RCLK的頻率。隨后，隨著接收時(shí)鐘RCLK的頻率更接近(或變成等于)輸入信號RD的頻率，則從相位檢測器21輸出的上升信號UPl和下降信號DOWNl的高電平時(shí)段變得基本上彼此相等，由此使接收時(shí)鐘RCLK 的頻率穩(wěn)定。此外，當(dāng)頻率差信號FP變得更小時(shí)，由頻率誤差調(diào)節(jié)器14產(chǎn)生的頻率調(diào)節(jié)信號 Fadj所指示的值也變得更小。結(jié)果，PLL電路12降低PLL電路12中的分頻器的分頻比，由此降低發(fā)送時(shí)鐘CLK的頻率。隨著發(fā)送時(shí)鐘CLK頻率的降低，從通過對發(fā)送時(shí)鐘CLK執(zhí)行內(nèi)插而獲得的信號中產(chǎn)生的接收時(shí)鐘RCLK的頻率也將降低。另一方面，當(dāng)輸入信號RD的頻率高于接收時(shí)鐘RCLK的頻率時(shí)，相位檢測器21檢測到接收時(shí)鐘RCLK的相位延遲于輸入信號RD的相位，且由此將上升信號UPl置為高電平。 隨后，響應(yīng)于上升信號UPl的連續(xù)，第一積分器22將上升信號UP2置為高電平。相位內(nèi)插器沈基于該上升信號UP2提前接收時(shí)鐘RCLK的相位。但是，如果盡管執(zhí)行該相位控制處理但上升信號UPl未變成低電平，則上升信號UP2處于高電平的時(shí)段將變得更長。結(jié)果，由第二積分器23產(chǎn)生的頻率差信號FP所指示的值將增大。隨著頻率差信號FP的值變得更大，模式發(fā)生器M延長將上升信號UP3置為高電平的時(shí)段。隨后，當(dāng)上升信號UP2和上升信號UP3都變?yōu)楦唠娖綍r(shí)，混頻器25將上升信號 UP4置為高電平。結(jié)果，實(shí)質(zhì)上提高了由相位內(nèi)插器沈輸出的接收時(shí)鐘RCLK的頻率。隨后，隨著接收時(shí)鐘RCLK的頻率更接近(或變成等于)輸入信號RD的頻率，則從相位檢測器 21輸出的上升信號UPl和下降信號DOWNl的高電平時(shí)段變得基本上彼此相等，由此使接收時(shí)鐘RCLK的頻率穩(wěn)定。
此外，當(dāng)頻率差信號FP變得更大時(shí)，由頻率誤差調(diào)節(jié)器14產(chǎn)生的頻率調(diào)節(jié)信號 Fadj所指示的值也變得更大。結(jié)果，PLL電路12提高PLL電路12中的分頻器的分頻比，由此提高發(fā)送時(shí)鐘CLK的頻率。隨著發(fā)送時(shí)鐘CLK頻率的提高，從通過對發(fā)送時(shí)鐘CLK執(zhí)行內(nèi)插而獲得的信號中產(chǎn)生的接收時(shí)鐘RCLK的頻率也將提高。如上所述，在半導(dǎo)體器件1中，通過在數(shù)字⑶R 13中對發(fā)送時(shí)鐘CLK執(zhí)行相位內(nèi)插而產(chǎn)生接收時(shí)鐘RCLK。隨后，數(shù)字⑶R 13產(chǎn)生頻率差信號FP，在該頻率差信號FP上從輸入信號RD和接收時(shí)鐘RCLK之間的相位差來反映輸入信號RD和發(fā)送時(shí)鐘CLK之間的頻率差。因此，半導(dǎo)體器件1可較早檢測到頻率偏差，且由此提高發(fā)送時(shí)鐘CLK的頻率跟蹤能力。在圖7所示的相關(guān)技術(shù)示例中，例如，在1. 5GHz的輸入信號RD的情況下，需要 3000個(gè)時(shí)鐘周期(2nSec)來檢測333ppm的誤差。相比之下，在半導(dǎo)體器件1中，假設(shè)相位內(nèi)插器26的相位內(nèi)插數(shù)是64，則可在47個(gè)時(shí)鐘周期(3000個(gè)時(shí)鐘周期的六十四分之一) 中檢測到333ppm的誤差。此外，在根據(jù)本發(fā)明的該實(shí)施例的半導(dǎo)體器件1中，由數(shù)字CDR13產(chǎn)生的頻率差信號FP在頻率環(huán)路中產(chǎn)生，該頻率環(huán)路最初提供用于由數(shù)字CDR 13執(zhí)行的接收時(shí)鐘RCLK的頻率控制。即，在半導(dǎo)體器件1中，無需加入任何額外的電路以產(chǎn)生頻率差信號FP，且由此將電路面積增加最小化。此外，在根據(jù)本實(shí)施例的半導(dǎo)體器件1中，即使基準(zhǔn)時(shí)鐘Fsrc由諸如陶瓷諧振器的具有低精度的諧振器件產(chǎn)生，也能基于包含了高精度時(shí)鐘信息的輸入信號RD從基準(zhǔn)時(shí)鐘Fsrc中產(chǎn)生高精度發(fā)送時(shí)鐘CLK。此外，在根據(jù)本實(shí)施例的半導(dǎo)體器件1中，相位檢測器21僅由(多個(gè))邏輯電路構(gòu)成。而且，相位檢測器21通過數(shù)字處理來檢測輸入信號RD和接收時(shí)鐘RCLK之間的相位差。注意到，在具有相位內(nèi)插器的時(shí)鐘和數(shù)據(jù)恢復(fù)電路中，通常利用數(shù)字信號控制相位內(nèi)插器。因此，當(dāng)輸入信號RD和接收時(shí)鐘RCLK之間的相位差通過模擬處理來檢測時(shí)，可能會(huì)需要將檢測的值轉(zhuǎn)換為數(shù)字值(模數(shù)轉(zhuǎn)換處理)。這種模數(shù)轉(zhuǎn)換處理通常并不適用于高速處理。即，在通過模擬處理檢測相位差的檢測方法中，難以基于高頻輸入信號RD來控制發(fā)送時(shí)鐘CLK的頻率。串行數(shù)據(jù)通信的速度正在逐年遞增。因此，在這種應(yīng)用中，以高速檢測相位差并對檢測到的相位差執(zhí)行反饋處理十分重要。第二實(shí)施例作為另一實(shí)施例，說明數(shù)字⑶R 13的改進(jìn)示例。圖5示出作為數(shù)字⑶R 13的改進(jìn)示例的數(shù)字⑶R 13a。圖5示出對應(yīng)于圖2的框圖。如圖5中所示，數(shù)字⑶R 13a包括替代第一積分器22的第一積分器22a。在該第一積分器22a中，根據(jù)最大值控制信號來設(shè)定上限計(jì)數(shù)值和下限計(jì)數(shù)值。該最大值控制信號由其他電路(未示出)提供。最大值控制信號用于在操作開始時(shí)將上限計(jì)數(shù)值和下限計(jì)數(shù)值的絕對值設(shè)置為較小值。隨后，當(dāng)發(fā)送時(shí)鐘CLK的頻率穩(wěn)定時(shí)，最大值控制信號用于將上限計(jì)數(shù)值和下限計(jì)數(shù)值設(shè)定為如下值，處于這些值時(shí)接收信號RXin對抖動(dòng)具有增大的容差。數(shù)字⑶R 13a通過利用最大值控制信號來控制第一積分器2 的上限計(jì)數(shù)值和下限計(jì)數(shù)值，使得在操作開始時(shí)增大頻率差信號FP的更新周期。即，可更快速地執(zhí)行基于頻率差信號FP控制頻率的發(fā)送時(shí)鐘CLK的頻率控制，由此減小使發(fā)送時(shí)鐘CLK的頻率收斂所需的時(shí)間。此外，在發(fā)送時(shí)鐘CLK穩(wěn)定后，將上限計(jì)數(shù)值和下限計(jì)數(shù)值設(shè)定為適當(dāng)值，以便接收信號RXin對抖動(dòng)具有提高的容差。第三實(shí)施例作為另一實(shí)施例，說明頻率誤差調(diào)節(jié)器14的改進(jìn)示例。圖6示出作為頻率誤差調(diào)節(jié)器14的改進(jìn)示例的頻率誤差調(diào)節(jié)器14a。圖6示出對應(yīng)于圖2的框圖。如圖6中所示， 頻率誤差調(diào)節(jié)器Ha包括頻率誤差調(diào)節(jié)器14和保持電路34。即，通過將保持電路34添加到頻率誤差調(diào)節(jié)器14而獲得頻率誤差調(diào)節(jié)器14a。當(dāng)發(fā)送時(shí)鐘CLK的頻率穩(wěn)定時(shí)，變?yōu)槭鼓軤顟B(tài)的負(fù)載信號從其他電路(未示出) 輸入至保持電路34。保持電路34在負(fù)載信號變?yōu)槭鼓軤顟B(tài)時(shí)保持頻率調(diào)節(jié)信號!^adj的值作為頻率調(diào)節(jié)值。隨后，在下一次啟動(dòng)時(shí)，保持電路34將保持的頻率調(diào)節(jié)值提供給頻率誤差調(diào)節(jié)器14的延遲電路32作為頻率調(diào)節(jié)初始值。以此方式，頻率誤差調(diào)節(jié)器Ha可從操作開始就輸出優(yōu)化的頻率調(diào)節(jié)信號Fadj，由此減小發(fā)送時(shí)鐘CLK收斂所需的時(shí)間。雖然已經(jīng)就一些實(shí)施例描述了本發(fā)明，但本領(lǐng)域技術(shù)人員將認(rèn)識到在所附權(quán)利要求的精神和范圍內(nèi)能夠以各種修改來實(shí)施本發(fā)明，且本發(fā)明并不限于上述示例。而且，權(quán)利要求的范圍不受上述實(shí)施例的限制。本領(lǐng)域技術(shù)人員可根據(jù)需要來組合第一至第三實(shí)施例。此外，例如頻率差信號FP可以是同時(shí)指示頻率差的幅度和極性值的值，或可以是僅指示極性值的值。當(dāng)頻率差信號FP僅指示頻率差的極性值時(shí)，優(yōu)選使用根據(jù)極性值遞增(例如以一遞增)或遞減(例如以一遞減)的加法器作為頻率誤差調(diào)節(jié)器14 的加法器31。而且，注意到，即使可能在專利申請過程中進(jìn)行后續(xù)修改，但申請人的意圖是涵蓋所有要求保護(hù)的元素的等同。
權(quán)利要求
1.一種半導(dǎo)體器件，包括時(shí)鐘和數(shù)據(jù)恢復(fù)電路，包括相位跟蹤環(huán)，所述相位跟蹤環(huán)產(chǎn)生相位差信號，所述相位差信號指示從發(fā)送時(shí)鐘產(chǎn)生的接收時(shí)鐘與輸入信號之間的相位超前或相位延遲，并使所述接收時(shí)鐘的相位跟蹤所述輸入信號的相位；以及頻率跟蹤環(huán)，所述頻率跟蹤環(huán)執(zhí)行控制以使所述接收時(shí)鐘的頻率跟蹤所述輸入信號的頻率，所述時(shí)鐘和數(shù)據(jù)恢復(fù)電路被構(gòu)造為從所述輸入信號提取數(shù)據(jù)信號以及對應(yīng)于所述數(shù)據(jù)信號的同步時(shí)鐘以及控制所述接收時(shí)鐘的相位和頻率；頻率誤差調(diào)節(jié)器，所述頻率誤差調(diào)節(jié)器根據(jù)基于所述頻率跟蹤環(huán)中的所述相位差信號而產(chǎn)生的頻率差信號來增大或減小由頻率調(diào)節(jié)信號所指示的值；以及振蕩器，所述振蕩器基于由所述頻率調(diào)節(jié)信號所指示的值來提高或降低所述發(fā)送時(shí)鐘的頻率。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述相位差信號通過一位來指示相位超前和相位延遲的每一個(gè)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述時(shí)鐘和數(shù)據(jù)恢復(fù)電路包括相位檢測器，所述相位檢測器檢測所述接收時(shí)鐘和所述輸入信號之間的相位差，并更新由所述相位差信號所指示的極性值；第一積分器，所述第一積分器基于所述相位差信號來增加或減少第一計(jì)數(shù)值，且當(dāng)所述第一計(jì)數(shù)值達(dá)到預(yù)定值時(shí)輸出第一上升信號和第一下降信號；第二積分器，所述第二積分器基于所述第一上升信號和所述第一下降信號來增加或減少第二計(jì)數(shù)值，并輸出所述第二計(jì)數(shù)值作為所述頻率差信號；模式發(fā)生器，所述模式發(fā)生器基于所述頻率差信號以預(yù)定間隔來產(chǎn)生第二上升信號和第二下降信號；混頻器，所述混頻器基于所述第一上升信號和所述第一下降信號以及所述第二上升信號和所述第二下降信號來產(chǎn)生相位選擇信號；以及相位內(nèi)插器，所述相位內(nèi)插器根據(jù)所述相位選擇信號通過內(nèi)插所述發(fā)送時(shí)鐘的相位而選擇相位，并輸出結(jié)果時(shí)鐘作為所述同步時(shí)鐘，所述相位跟蹤環(huán)包括所述相位檢測器、所述第一積分器、所述混頻器以及所述相位內(nèi)插器，并且所述頻率跟蹤環(huán)包括所述相位檢測器、所述第一積分器、所述第二積分器、所述模式發(fā)生器、所述混頻器以及所述相位內(nèi)插器。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中所述第一積分器通過外部提供的最大值控制信號被設(shè)定為所述預(yù)定值，并且所述最大值控制信號用于將所述預(yù)定值設(shè)定為所述預(yù)定值在所述發(fā)送時(shí)鐘的頻率滿足預(yù)定穩(wěn)定情況之前的值小于滿足所述穩(wěn)定情況之后的值。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述頻率誤差調(diào)節(jié)器包括加法器，所述加法器將由所述頻率差信號所指示的值與由先前時(shí)刻的所述頻率調(diào)節(jié)信號所指示的值相加，并由此產(chǎn)生當(dāng)前時(shí)刻的所述頻率調(diào)節(jié)信號；以及延遲電路，所述延遲電路延遲從所述加法器輸出的所述頻率調(diào)節(jié)信號并將經(jīng)延遲的頻率調(diào)節(jié)信號提供給所述加法器。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其中所述頻率誤差調(diào)節(jié)器包括保持電路，所述保持電路在所述發(fā)送時(shí)鐘的頻率穩(wěn)定的狀態(tài)下存儲(chǔ)由所述頻率調(diào)節(jié)信號所指示的值，并且所述延遲電路在初始狀態(tài)下輸出存儲(chǔ)于所述保持電路中的所述值。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括發(fā)送器電路，所述發(fā)送器電路基于所述發(fā)送時(shí)鐘發(fā)送發(fā)送數(shù)據(jù)。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述振蕩器包括反饋環(huán)，所述反饋環(huán)基于基準(zhǔn)時(shí)鐘的頻率來產(chǎn)生所述發(fā)送時(shí)鐘并反饋所述發(fā)送時(shí)鐘，并且所述反饋環(huán)包括分頻器，且所述頻率調(diào)節(jié)信號被輸入至所述分頻器。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其中所述基準(zhǔn)時(shí)鐘從陶瓷諧振器輸出或從能夠控制其振蕩頻率的可變頻率振蕩器輸出。
全文摘要
本發(fā)明提供了半導(dǎo)體器件。一種半導(dǎo)體器件，包括時(shí)鐘和數(shù)據(jù)恢復(fù)電路，該時(shí)鐘和數(shù)據(jù)恢復(fù)電路包括相位跟蹤環(huán)，該相位跟蹤環(huán)產(chǎn)生相位差信號，該相位差信號指示從發(fā)送時(shí)鐘產(chǎn)生的接收時(shí)鐘與輸入信號之間的相位差并使接收時(shí)鐘跟蹤輸入信號，該時(shí)鐘和數(shù)據(jù)恢復(fù)電路還包括頻率跟蹤環(huán)，該頻率跟蹤環(huán)執(zhí)行控制以使接收時(shí)鐘的頻率跟蹤輸入信號的頻率，該時(shí)鐘和數(shù)據(jù)恢復(fù)電路被構(gòu)造為從輸入信號提取數(shù)據(jù)信號和同步時(shí)鐘以及控制接收時(shí)鐘的相位和頻率；頻率誤差調(diào)節(jié)器，該頻率誤差調(diào)節(jié)器根據(jù)基于相位差信號而產(chǎn)生的頻率差信號來增大或減小由頻率調(diào)節(jié)信號所指示的值；以及振蕩器，該振蕩器基于頻率調(diào)節(jié)信號來提高或降低發(fā)送時(shí)鐘的頻率。
文檔編號H03L7/197GK102403999SQ20111025136
公開日2012年4月4日 申請日期2011年8月25日 優(yōu)先權(quán)日2010年8月27日
發(fā)明者青山森繁 申請人:瑞薩電子株式會(huì)社