專利名稱：具有互補鐘控開關(guān)本體nmos-pmos偽元件的開關(guān)本體nmos-pmos開關(guān)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的技術(shù)領(lǐng)域一般涉及對時變電信號的瞬時值進行采樣和保持的電路。
背景技術(shù)：
采樣保持(“S/H”)電路(以下通常被稱為“S/H電路”)具有信號輸入端子、S/H 時鐘輸入端子、以及保持信號輸出端子。S/H電路在信號輸入端子接收具有一個或多個時變 屬性(例如，幅度或相位)的電信號，并在S/H時鐘輸入端子接收采樣時鐘。響應(yīng)于采樣命 令事件(例如，S/H時鐘的上升或下降沿之一)，S/H電路在保持信號輸出端子獲得然后保 持輸入信號的采樣。采樣保持電路用于多種應(yīng)用，例如，模數(shù)轉(zhuǎn)換器(“ADC”)設(shè)備，通過對時變輸入信 號進行采樣，并向ADC的信號輸入端子呈現(xiàn)保持值，以滿足ADC比較器的設(shè)置和保持需求。 另一示例應(yīng)用是在數(shù)模轉(zhuǎn)換器(“DAC”)的輸出端的“去偽信號器(de-glitcher)”，用于以 足以允許對輸出偽信號進行調(diào)整的DAC時鐘之后的時延對DAC輸出進行采樣。理想地，保持在S/H電路的保持信號輸出端的采樣是在精確的時間點、在空間中 的精確點存在的輸入信號的精確值，其中“精確”意味著準(zhǔn)確到無限精度。然而對于S/H電路相關(guān)領(lǐng)域的技術(shù)人員來說，長期以來的認(rèn)識是，實際操作S/H電 路會受到各種非理想特性的影響，因而在采樣瞬時之后的給定時間的實際采樣事實上并不 是在該瞬時存在的輸入信號的精確值。例如，這些非理想特性包括采樣抖動，表示理想保 持時鐘事件與S/H實際保持采樣值的瞬時之間的時差的統(tǒng)計方差；獲取時間，表示S/H電 路將保持電容器充電至采樣信號值所需的時間；以及電荷注入；時鐘饋通和消隱脈沖電平 (pedestal)誤差。各種已知的方法提出至少部分地降低或補償實際S/H電路的上述非理想特性中 的一個或多個例如，S/H電路最簡單的信號開關(guān)組件是通過MOS工藝制作的單個晶體管，如PMOS FET或NMOS FET。PMOS FET和NMOS FET中的每個通過在MOS供電電壓Vdd和系統(tǒng)地之間 的擺動的時鐘信號進行控制。但是，單個晶體管PMOS FET或NMOS FET結(jié)構(gòu)中固有的一個 問題在于，F(xiàn)ET需要閾值柵極-源極電壓(通常被稱為Vth)以切換為0N，意味著形成在柵極 之下從源極延伸至漏極的導(dǎo)通溝道。因此，PMOS器件能夠傳輸?shù)淖畹托盘栯妷旱扔?+VTH， 以及因而NMOS器件的最高電壓等于VDD-VTH。為了避免該固有的缺陷，并提供與S/H電路相關(guān)的技術(shù)領(lǐng)域中已知的其它優(yōu)點， 引入了互補MOSFET (CMOS)開關(guān)，現(xiàn)在在S/H技術(shù)領(lǐng)域中被熟知。典型的CMOS開關(guān)包括并 聯(lián)連接的PMOS FET和NMOS FET，時鐘信號與PMOS FET的柵極連接，并且該時鐘的互補與 匪OS FET的柵極連接。并聯(lián)的PMOS和匪OS FET同時導(dǎo)通和截止，經(jīng)受CLK和NCLK的邊沿 之間的時差。然而，相關(guān)技術(shù)領(lǐng)域的CMOS S/H開關(guān)電路具有固有的缺點。一個缺點在于信號相關(guān)導(dǎo)通(ON)電阻，它會導(dǎo)致相關(guān)技術(shù)領(lǐng)域的CMOS S/H開關(guān)電路具有固有的非線性。針對該CMOS開關(guān)的該固有的非線性的各種方法是長期以來已知的。所有的這些 方法長期以來也被認(rèn)為具有顯著的缺陷。例如，一種方法是顯著地提升了柵極控制電壓 “V/’，這降低了 MOS開關(guān)的源極“Vs”處的信號變化所引起的"(Ve-Vs)/Vs”變化。提升柵極 電壓具有有限的有效性。此外，增大的柵極電壓通常會導(dǎo)致加速器件故障的增大的風(fēng)險。這些方法中通常被稱為“自舉”方法的另一方法是柵極電壓以某個偏置跟隨模擬 輸入信號，以使開關(guān)接通并保持"Ves”恒定，從而保持導(dǎo)通(ON)電阻的略微恒定。然而，偏 置電壓必須足夠高以使開關(guān)接通，且具有低的導(dǎo)通電阻，但是同時偏置電壓必須足夠低以 限制添加在柵極上的應(yīng)力低于擊穿電平。長期以來在與S/H電路相關(guān)的技術(shù)領(lǐng)域中已知的自舉方法的另一限制在于，自舉 電路控制"Ves”，但是卻不提供對CMOS開關(guān)中源極-本體電壓相關(guān)性、或MOS器件導(dǎo)通電阻 的Vsb相關(guān)性的控制。導(dǎo)通電阻的Vsb相關(guān)性是另一線性誤差源。針對降低“VSB”相關(guān)線性 誤差而提出的常規(guī)方法包括通過在采樣模式下縮短MOS FET的本體端至它們的源極端的 距離而使誤差降至零。但是長期以來認(rèn)為這種方法不會獲得可被許多應(yīng)用所接受的S/H電 路性能。

發(fā)明內(nèi)容
根據(jù)一個示例實施例的采樣保持電路包括與并聯(lián)PMOS信號0N-0FF開關(guān)支路組合 的并聯(lián)NMOS信號0N-0FF開關(guān)支路的特定組合和設(shè)置，每個信號0N-0FF支路從信號輸入節(jié) 點延伸至輸出節(jié)點。根據(jù)一方面，輸出節(jié)點可以與保持電容器的結(jié)構(gòu)連接，或者可以是保持 電容器的結(jié)構(gòu)。根據(jù)一方面，并聯(lián)NMOS信號0N-0FF開關(guān)支路可以包括與第二 NMOS信號開關(guān)支路 并聯(lián)的第一 NMOS信號開關(guān)支路，每個NMOS信號開關(guān)支路具有NMOS開關(guān)FET，第一 NMOS信 號開關(guān)支路中的第一 NMOS開關(guān)FET將源極與輸入節(jié)點連接，并將漏極與輸出節(jié)點連接，以 及第二 NMOS信號開關(guān)支路中的第二 NMOS開關(guān)FET將漏極與輸入節(jié)點連接，并將源極與輸 出節(jié)點連接；類似地，并聯(lián)PMOS信號0N-0FF開關(guān)支路可以包括與第二 PMOS信號開關(guān)支路 并聯(lián)的第一 PMOS信號開關(guān)支路，每個PMOS信號開關(guān)支路具有PMOS開關(guān)FET，第一 PMOS信 號開關(guān)支路中的第一 PMOS開關(guān)FET將源極與輸入節(jié)點連接，并將漏極與輸出節(jié)點連接，以 及第二 PMOS信號開關(guān)支路中的第二 PMOS開關(guān)FET將漏極與輸入節(jié)點連接，并將源極與輸 出節(jié)點連接。根據(jù)一個示例實施例的一方面，PMOS開關(guān)FET中的每一個具有用于接收在第一電 壓(如，給定的地(GND))和第二電壓(如，電源干線電壓Vdd)之間進行切換的時鐘(CLK)信 號的柵極，以及NMOS信號FET中的每一個具有用于接收CLK信號的反相NCLK的柵極。根 據(jù)一個示例，CLK和NCLK狀態(tài)可以體現(xiàn)采樣狀態(tài)和保持狀態(tài)。根據(jù)該示例，采樣狀態(tài)可以是 在GND處的CLK，以及在Vdd處的NCLK，從而接通并聯(lián)的第一和第二 PMOS信號開關(guān)支路中的 PMOS開關(guān)FET，以及同樣，接通并聯(lián)的第一和第二 NMOS信號開關(guān)支路中的NMOS開關(guān)FET， 從而將輸入節(jié)點與輸出節(jié)點連接。同樣，保持狀態(tài)可以是在Vdd處的CLK，以及在GND處的 NCLK,從而斷開并聯(lián)的第一和第二 PMOS信號開關(guān)支路中的PMOS開關(guān)FET，以及斷開并聯(lián)的 第一和第二 NMOS信號開關(guān)支路中的NMOS開關(guān)FET，從而將輸出節(jié)點與輸入節(jié)點隔離。
根據(jù)一個或多個不同的實施例的一個示例，PMOS信號開關(guān)支路包括具有與第一 PMOS開關(guān)FET串聯(lián)的第一 PMOS偽FET的第一 PMOS信號開關(guān)支路和具有與第二 PMOS開關(guān) FET串聯(lián)的第二 PMOS偽FET的第二 PMOS信號開關(guān)支路，所述第一 PMOS偽FET位于輸入節(jié) 點與第一 PMOS開關(guān)FET的源極之間，以及所述第二 PMOS偽FET位于輸出節(jié)點與第二 PMOS 開關(guān)FET的源極之間。類似地，NMOS信號開關(guān)支路包括具有與第一 NMOS開關(guān)FET串聯(lián)的第 一 PMOS偽FET的第一 NMOS信號開關(guān)支路和具有也與第二 NMOS開關(guān)FET串聯(lián)的第二 NMOS 偽FET的第二 NMOS信號開關(guān)支路，所述第一 NMOS偽FET位于輸入節(jié)點與第一 NMOS開關(guān)FET 的源極之間，以及所述第二 NMOS偽FET位于輸出節(jié)點與第二 NMOS開關(guān)FET的源極之間。根據(jù)一個示例實施例的一方面，PMOS偽FET中的每一個具有用于接收CLK的反時 鐘信號(NCLK)的柵極，以及NMOS偽FET中的每一個具有用于接收時鐘信號(CLK)的柵極， 響應(yīng)于CLK和NCLK切換至采樣狀態(tài)，PMOS偽FET和NMOS偽FET的互補切換OFF在采樣狀 態(tài)下分別與PMOS開關(guān)FET和匪OS開關(guān)FET的切換ON同時發(fā)生；以及響應(yīng)于CLK和NCLK 切換至保持狀態(tài)，PMOS偽FET和匪OS偽FET的互補切換ON分別與PMOS開關(guān)FET和匪OS 開關(guān)FET的切換OFF同時發(fā)生。根據(jù)一個或多個不同實施例的一個示例的采樣保持電路包括每個PMOS信號開 關(guān)支路中的PMOS開關(guān)FET，具有與用于產(chǎn)生不同PMOS開關(guān)FET偏置電平的特定序列的FET 偏置序列發(fā)生器連接、并且由用于產(chǎn)生不同PMOS開關(guān)FET偏置電平的特定序列的FET偏置 序列發(fā)生器偏置的本體連接，所述序列與CLK信號同步；以及類似地包括每個NMOS信號 開關(guān)支路中的NMOS開關(guān)FET，具有與用于產(chǎn)生不同NMOS開關(guān)FET偏置電平的特定序列的 FET偏置序列發(fā)生器連接、并且由用于產(chǎn)生不同NMOS開關(guān)FET偏置電平的特定序列的FET 偏置序列發(fā)生器偏置的本體連接，所述序列與NCLK信號同步。根據(jù)一個或多個不同實施例的一個示例的一方面，不同的PMOS開關(guān)FET電平的特 定序列和同時的不同的NMOS開關(guān)FET偏置電平的特定序列包括在利用在每個開關(guān)FET的 柵極下創(chuàng)建的溝道而使PMOS開關(guān)FET和NMOS開關(guān)FET為導(dǎo)通的采樣間隔內(nèi)，將輸入節(jié)點 與開關(guān)FET的本體連接，將每個PMOS開關(guān)FET的本體和每個NMOS開關(guān)FET的本體偏置為 輸入節(jié)點上的信號電壓。在其它特征和益處中，一個或多個示例實施例的這一方面降低了 PMOS開關(guān)FET的 “導(dǎo)通電阻”和NMOS開關(guān)FET的“導(dǎo)通電阻”，并且去除了由于本體效應(yīng)而導(dǎo)致的一階非線
性誤差。根據(jù)一個或多個不同實施例的一個示例的一方面，特定和不同偏置電平的序列包 括在PMOS開關(guān)FET和NMOS開關(guān)FET為截止的保持間隔內(nèi)，將PMOS開關(guān)FET的本體偏置 為VDD，以及將NMOS開關(guān)FET的本體偏置為GND，以在開關(guān)FET的柵極之下創(chuàng)建耗盡區(qū)，并進 一步將輸入節(jié)點與保持電容器隔離。根據(jù)一個或多個不同示例實施例的采樣保持電路包括每個PMOS信號開關(guān)支路 中的PMOS偽FET，具有與用于產(chǎn)生不同PMOS偽FET偏置電平的特定序列的FET偏置序列發(fā) 生器連接、并且由用于產(chǎn)生不同PMOS偽FET偏置電平的特定序列的FET偏置序列發(fā)生器偏 置的本體連接，所述序列與NCLK信號同步；以及類似地包括每個NMOS信號開關(guān)支路中的 NMOS偽FET，具有與用于產(chǎn)生不同NMOS偽FET偏置電平的特定序列的FET偏置序列發(fā)生器 連接、并且由用于產(chǎn)生不同NMOS偽FET偏置電平的特定序列的FET偏置序列發(fā)生器偏置的本體連接，所述序列與CLK信號同步。根據(jù)一個或多個不同示例實施例的一方面，特定和不同偏置電平的特定序列包 括在采樣間隔內(nèi)，將PMOS偽FET的本體偏置為VDD，以及將NMOS偽FET的本體偏置為GND， 以在每個PMOS偽FET的柵極之下和在每個NMOS偽FET的柵極之下創(chuàng)建耗盡區(qū)。根據(jù)一個或多個示例實施例的一方面，特定和不同偏置電平的序列包括在保持 間隔內(nèi)，將PMOS偽FET的本體和NMOS偽FET的本體偏置為輸出節(jié)點處的采樣電壓，以在每 個PMOS偽FET的柵極之下和每個NMOS偽FET的柵極之下創(chuàng)建溝道。根據(jù)各個示例實施例的一方面，第一 PMOS開關(guān)FET和第二 PMOS開關(guān)FET可以 具有彼此相同的幾何形狀、以及彼此相同的性能相關(guān)尺寸和彼此相同的物理實現(xiàn)取向 (physical implementation orientation)，此外，第一偽PMOS FET可以具有大致上與第一 PMOS開關(guān)FET相同的幾何形狀、相同的性能相關(guān)尺寸和相同的物理實現(xiàn)取向，以及第二偽 PMOS FET可以具有大致上與第二 PMOS開關(guān)FET相同的幾何形狀、相同的性能相關(guān)尺寸和相 同的物理實現(xiàn)取向。根據(jù)各個示例實施例的一方面，第一 NMOS開關(guān)FET和第二 NMOS開關(guān)FET可以具 有彼此相同的幾何形狀、以及彼此相同的性能相關(guān)尺寸和彼此相同的物理實現(xiàn)取向，此外， 第一偽NMOS FET可以具有大致上與第一 NMOS開關(guān)FET相同的幾何形狀、相同的性能相關(guān) 尺寸和相同的物理實現(xiàn)取向，以及第二偽NMOS FET可以具有大致上與第二 NMOS開關(guān)FET 相同的幾何形狀、相同的性能相關(guān)尺寸和相同的物理實現(xiàn)取向。根據(jù)一個或多個不同實施例的一方面，構(gòu)建和設(shè)置PMOS開關(guān)FET和PMOS偽FET， 從而在使導(dǎo)電P溝道消失(extinguish)并形成耗盡區(qū)以從采樣模式切換至保持模式的過 程中從PMOS開關(guān)FET的源極和漏極排出的總電荷等于在填充相應(yīng)的耗盡區(qū)并形成相應(yīng)的 P溝道的過程中由PMOS偽FET汲取的總電荷。根據(jù)一個或多個示例實施例的一方面，構(gòu)建和設(shè)置NMOS開關(guān)FET和NMOS偽FET， 從而在使導(dǎo)電N溝道消失并形成耗盡區(qū)以從采樣模式切換至保持模式的過程中從NMOS開 關(guān)FET的源極和漏極排出的總電荷等于在填充相應(yīng)的耗盡區(qū)并形成相應(yīng)的N溝道的過程中 由NMOS偽FET汲取的總電荷。根據(jù)一個或多個實施例，每個PMOS開關(guān)FET具有與相關(guān)聯(lián)的PMOS偽FET的柵 極_源極耦合電容基本相等的柵極_源極耦合電容，并具有與相關(guān)聯(lián)的PMOS偽FET的 柵_漏耦合電容基本相等的柵極_漏極耦合電容。根據(jù)一個或多個實施例，每個NMOS開關(guān)FET具有與相關(guān)聯(lián)的NMOS偽FET的柵 極_源極耦合電容基本相等的柵極_源極耦合電容，并具有與相關(guān)聯(lián)的NMOS偽FET的柵 極_漏極耦合電容基本相等的柵極_漏極耦合電容。根據(jù)一個或多個不同實施例的一方面，與各具有相匹配的PMOS偽FET的并聯(lián)PMOS 開關(guān)FET、各具有相匹配的NMOS偽FET的并聯(lián)NMOS開關(guān)FET、開關(guān)FET和偽FET的互補鐘控、 以及開關(guān)FET和偽FET的互補偏置組合，時鐘生成電路生成具有同步定時的CLK和NCLK，通 過開關(guān)FET來控制電荷注入的同步生成，以及通過偽FET來控制電荷抵消，并控制開關(guān)FET 處的一個極性的時鐘饋通和相應(yīng)的偽FET處的相反極性的抵消時鐘饋通的同步生成。上述實施例的示意性示例以及上述示出的優(yōu)點、特征和益處并非獨占的或者限制 性的。根據(jù)將以示意性的詳情進一步描述的各個實施例和方面，各種示例性實施例的其它優(yōu)點將是顯而易見的，閱讀了本公開的本領(lǐng)域技術(shù)人員將易于認(rèn)識到在所附權(quán)利要求的范 圍內(nèi)的其它變體、以及其它應(yīng)用。


圖1示出了根據(jù)一個或多個實施例的一個互補鐘控和偏置的NM0S-PM0S S/H開關(guān) 的一個示例實施方式的功能框圖，其中該開關(guān)具有互補鐘控和偏置的NM0S-PM0S偽FET的 一個示例方面；圖2是一個示例互補晶體管本體偏置序列電路的電路框圖表示，該互補晶體管本 體偏置序列電路被配置為在采樣保持時鐘和反采樣保持時鐘的控制下，向根據(jù)一個或多 個實施例的示例NM0S-PM0S S/H的PMOS開關(guān)和偽FET的本體施加偏置的順序切換；圖3是一個時鐘生成電路的一個示例實施方式的電路圖表示，該時鐘生成電路生 成同步的采樣保持時鐘信號和反采樣保持時鐘信號的一個示例；圖4A描述了根據(jù)一個或多個實施例的、實現(xiàn)具有PMOS信號開關(guān)FET元件和相應(yīng) 的PMOS偽FET元件組合的一個示例PMOS支路的半導(dǎo)體器件設(shè)置的一個示例截面圖；以及圖4B描述了根據(jù)一個或多個實施例的、實現(xiàn)具有NMOS信號開關(guān)FET元件和相應(yīng) 的NMOS偽FET元件組合的一個示例NMOS支路的半導(dǎo)體器件結(jié)構(gòu)的一個示例截面圖。
具體實施例方式對具有本發(fā)明的一個或多個示例性實施例的S/H電路的各種示意性示例以及各 種子部分和子結(jié)構(gòu)的各種示例、以及這種電路、子部分和子結(jié)構(gòu)的各種示例組件進行了描 述。特定示例僅用于示例的目的，用于進一步幫助采樣保持電路領(lǐng)域的技術(shù)人員形成足以 使本領(lǐng)域技術(shù)人員以其知識和技能用于實踐本發(fā)明的概念的理解。然而，能夠?qū)嵺`或?qū)崿F(xiàn) 一個或多個實施例的結(jié)構(gòu)、設(shè)置和材料并不限于這些特定的示意性示例。附圖通過圖形的示意來幫助本領(lǐng)域技術(shù)人員形成對所公開的主體的清楚的理解。 然而將會理解，附圖并不是硬件說明書或制作圖，因為例如，圖形符號可以有一定大小，并 被置于易于查看的地方，而并非表示結(jié)構(gòu)數(shù)量。為了避免實施例的新特征和方面的不清楚，省略了本領(lǐng)域技術(shù)人員已知的各種技 術(shù)背景的不必要的細(xì)節(jié)，例如，相關(guān)半導(dǎo)體制作和設(shè)計規(guī)則、以及電路仿真工具等?？梢詥为毜孛枋鍪纠龑嵤├?，并具有特定的差異。然而，單獨描述或差異的描述并 不必意味著相應(yīng)的實施例或方面是彼此排他的。例如，結(jié)合一個實施例描述的特定特征、功 能或特性可以包括在、或者可以適于其它實施例?，F(xiàn)在參照附圖，將對實踐各種示例實施例中的一個或多個的各種設(shè)置、架構(gòu)、系統(tǒng) 和結(jié)構(gòu)的示意性示例進行描述。圖1示出了表示根據(jù)一個或多個實施例的示例NM0S-PM0S FET S/H饋電開關(guān)10 的一個示意性示例實施方式的示例電路圖。示例10包括PM0SS/H開關(guān)電路12和NMOS S/ H開關(guān)電路14，如將在之后詳細(xì)描述地，它們形成了將輸入節(jié)點A與輸出節(jié)點B連接、以及 將輸入節(jié)點A與輸出節(jié)點B隔離的并聯(lián)開關(guān)路徑。將會理解，術(shù)語“采樣和保持”和“S/H”并不是對根據(jù)所描述的實施例的NM0S-PM0S FET開關(guān)電路的結(jié)構(gòu)、或者可以實踐實施例的應(yīng)用或組合的范圍的限制。相反，術(shù)語“采樣和保持”(包括“饋電開關(guān)10”之前的標(biāo)記“S/H”)僅指應(yīng)用范圍內(nèi)的一個示例應(yīng)用，即，節(jié) 點A上的輸入信號與節(jié)點B上的保持電容器Cs的循環(huán)連接(即，采樣)，以及該信號與Cs 的隔離(即，保持)。繼續(xù)參照圖1，在所描述的示例10中，PMOS S/H開關(guān)電路12和NM0SS/H開關(guān)電路 14各自的輸入節(jié)點AP和AN連接在一起，并與公共輸入節(jié)點A連接。同樣，PMOS和NMOS S/ H開關(guān)電路12和14各自的輸出節(jié)點BP和BN連接在一起，并與公共輸出節(jié)點B連接。PMOS S/H開關(guān)電路12和NMOS S/H開關(guān)電路14優(yōu)選地各包括至少一對并聯(lián)開關(guān)FET支路。這在 示例10中示為一對并聯(lián)PMOS開關(guān)FET支路，由并聯(lián)連接在輸入節(jié)點AP和輸出節(jié)點BP之 間的PMOS開關(guān)FET Pl和P2來實現(xiàn)。同樣，一對匪OS開關(guān)FET Nl和N2形成匪OS電路14 輸入節(jié)點AN與輸出節(jié)點BN之間的并聯(lián)NMOS支路。繼續(xù)參照圖1，根據(jù)一方面，在形成PMOS和NMOS電路12和14中的每一個電路 的各自FET支路的至少一對中，每個支路包括與該支路中的開關(guān)FET的源極直接連接的偽 FET0偽FET提供將在本公開后面的部分詳細(xì)描述的特定電荷注入抵消，以及時鐘饋通抵消 功能，操作和益處。如上所述，與開關(guān)電路的相應(yīng)開關(guān)FET和輸入和輸出節(jié)點(即，AP、BP、 AN和BN)相關(guān)的偽FET的位置、以及與相應(yīng)的開關(guān)FET的各自的連接的特定方面與這些功 能和益處有關(guān)。在圖1的示例10中，參照PMOS開關(guān)電路12，PMOS偽FET P3的源極與PMOS開關(guān) FET Pl的源極直接連接，形成一個PMOS支路，以及PMOS偽FET P4的源極與PMOS開關(guān)FET P2的源極直接連接，形成另一個PMOS支路。如將PMOS偽FET P3和P4中的每一個的源極 和漏極連接的相應(yīng)導(dǎo)線所示出，這些FET不提供關(guān)于將輸入節(jié)點AP與輸出節(jié)點BP連接、或 將輸入節(jié)點AP與輸出節(jié)點BP隔離的信號切換功能，因而使用術(shù)語“偽FET”。類似地，在圖 1的示例10的匪OS開關(guān)電路14中，匪OS偽FET N3的源極與匪OS開關(guān)FET Nl的源極直 接連接，形成一個NMOS支路，以及NMOS偽FET N4的源極與NMOS開關(guān)FET N2的源極直接 連接，形成另一個NMOS支路。繼續(xù)參照圖1，根據(jù)一方面，PMOS開關(guān)FET Pl的源極面向輸入節(jié)點AP，而并聯(lián)支 路PMOS開關(guān)FET P2的源極面向輸出節(jié)點BP。由于PMOS偽FET P3和P4的源極各與相應(yīng) 的PMOS開關(guān)FET Pl和P2的源極直接連接，因而無論FET Pl和P2的開關(guān)狀態(tài)如何，偽FET 與相應(yīng)的開關(guān)FET的這些源極-源極連接是固定的。如將從以下的其它詳細(xì)描述中進一步 理解地，位于輸入節(jié)點AP和PMOS開關(guān)FET Pl的源極之間的偽FET P3提供通過各個實施 例的時鐘和偏置序列特征對偽FET P3的控制，從而將抵消電荷注入輸入節(jié)點AP。類似地， 偽FET P4的位置和設(shè)置(S卩，在PMOS開關(guān)FET P2的源極與輸出節(jié)點BP之間)允許偽FET P4在各種實施例的鐘控和FET本體偏置序列方面的控制下將抵消電荷注入輸出節(jié)點BP(以 及例如保持電容器Cs)。繼續(xù)參照圖1，根據(jù)一方面，NMOS開關(guān)電路14可以使它的開關(guān)FET和偽FET以基 本與上述PMOS開關(guān)電路12內(nèi)的PMOS開關(guān)FET和PMOS偽FET的設(shè)置構(gòu)成鏡像的方式設(shè)置。 更具體地，NMOS開關(guān)FET Nl的源極可以面向電路14輸入節(jié)點AN，以及并聯(lián)支路NMOS開關(guān) FET N2的源極可以面向電路14輸出節(jié)點BN。NMOS偽FET N3和N4的源極可以各與相應(yīng)的 NMOS開關(guān)FET m和N2的源極直接連接。如將在以下的其它詳細(xì)描述中進一步描述地，輸 入節(jié)點AN與NMOS開關(guān)FET Nl的源極之間的NMOS偽FET N3提供通過各種實施例的時鐘
11和偏置序列特征對偽FET N3的控制，從而將抵消電荷注入輸入節(jié)點AN。同樣，在NMOS開關(guān) FET N2與電路14輸出節(jié)點BN之間的偽FET N4允許偽FET N4在各種實施例的鐘控和FET 本體偏置序列方面的控制下，將抵消電荷注入輸出節(jié)點BN，因而進入保持電容器Cs。繼續(xù)參照圖1，根據(jù)一方面，PMOS開關(guān)電路12可以具有相應(yīng)的晶體管本體偏置序 列電路20，用于將PMOS本體偏置電壓的特定序列施加于PMOS開關(guān)FET的每一個(如Pl和 P2)，以及將一般的互補PMOS本體偏置電壓施加于PMOS偽FET的每一個(如P3和P4)，這 將在本公開之后的部分進行詳細(xì)描述。繼續(xù)參照圖1，根據(jù)一方面，NMOS開關(guān)電路14可以具有相應(yīng)的晶體管本體偏置序 列電路22，用于將NMOS本體偏置電壓的特定序列施加于NMOS開關(guān)FET的每一個(如m和 N2)，以及將一般的互補NMOS本體偏置電壓施加于NMOS偽FET的每一個(如N3和N4)，這 將在本公開之后的部分進行詳細(xì)描述。繼續(xù)參照圖1，根據(jù)一方面，在具有各種實施例的一個或多個FET本體序列方面的 S/H開關(guān)電路的實踐中，優(yōu)選地，具有切換的本體偏置的FET的每一個具有相應(yīng)的本體連 接，以更好地給予偏置電壓。例如，在圖1的示例10中，PMOS開關(guān)電路12的PMOS FET Pl 至P4中的每一個可以具有相應(yīng)的本體偏置連接，如圖1中標(biāo)記為“b_Pl”、“b_P2”、“b_P3” 和“b_P4”的連接。類似地，在圖1的示例10中，NMOS開關(guān)電路14的NMOSFET m至N4中 的每一個可以具有相應(yīng)的本體偏置連接，如圖1中標(biāo)記為“b_Nl”、“b_N2”、“b_N3”和“b_N4” 的連接。關(guān)于實施方式，例如，可以通過在形成FET Pl至P4的本體的各個N阱中的N+植入 來實現(xiàn)PMOS電路開關(guān)12的本體連接b_Pl-b_P4。類似地，例如，可以通過在這些NMOSFET 中的每一個的P阱中的P+植入來實現(xiàn)針對匪OS電路開關(guān)14的匪OS FET N1-N4的諸如示 例b_Nl-b_N4的本體連接。形成主體連接的該植入的示意性示例在下文參考圖4A和4B詳 細(xì)描述。圖1示出了表示關(guān)于邏輯ON-OFF開關(guān)SWl至SW4的操作的PM0SFET本體偏置序列 發(fā)生器20的一個實施方式的一個示例功能框圖，其中每個開關(guān)示為通過外部采樣保持CLK 或反NCLK根據(jù)開關(guān)的位置中所指示的真值表進行控制。例如，根據(jù)CLK信號，當(dāng)CLK在Vdd 時，所描述的開關(guān)SWl被定義為打開，因而在CLK是GND時，所描述的開關(guān)SWl被定義為關(guān) 閉。將會理解，圖1描述的PMOS偏置序列電路20的邏輯定義、以及NMOS偏置序列電 路22的邏輯定義僅是示例邏輯描述，并不必是電路規(guī)范。進一步將會理解，用于接收獨立 的CLK和NCLK信號的PMOS FET本體偏置序列發(fā)生器20和NMOS FET本體偏置序列發(fā)生器 22的圖1描述僅是一個示例實施方式。可選的實施方式是僅接收CLK信號，并僅使用CLK 信號，配置實現(xiàn)序列發(fā)生器20和22的組件向本體b_Pl-b_P4和b_Nl-b_N4產(chǎn)生與由所示的 圖1中CLK和NCLK控制的開關(guān)SW1-SW4和開關(guān)SW5-SW8的設(shè)置所產(chǎn)生電壓的相同的電壓。 然而，本領(lǐng)域技術(shù)人員將會理解，由CLK和NCLK控制的開關(guān)SW1-SW4的圖1描述可以采用 并受益于特別生成的CLK和NCLK之間的同步定時，這將在本公開之后的部分詳細(xì)描述。本 領(lǐng)域技術(shù)人員將會理解，PMOS FET本體偏置序列發(fā)生器20和NMOS FET本體偏置序列發(fā)生 器22的可選實施方式可能需要考慮相應(yīng)的對各個FET生成偏置電壓中的定時問題。繼續(xù)參照圖1，將會理解，F(xiàn)ET本體偏置序列發(fā)生器20和22中的每一個的所示 位置、以及將它們相應(yīng)的功能分為兩塊(即，塊20和22)、以及序列發(fā)生器塊20內(nèi)的開關(guān)SW1-SW4和序列發(fā)生器塊22內(nèi)的開關(guān)SW5-SW8的位置可以與它們各自組件的物理位置無關(guān)。圖1的示例10示出了用于將偏置本體電壓從PMOS FET本體偏置序列發(fā)生器20 分發(fā)至PMOS開關(guān)電路12的FET的一個示意性示例電路。示例10還示出了用于將偏置本 體電壓從NMOS FET本體偏置序列發(fā)生器22分發(fā)至NMOS開關(guān)電路14的FET的一個示例電 路。用于分發(fā)PMOS本體偏置電壓的一個示意性示例包括從PMOS偏置序列發(fā)生器20延伸 至PMOS開關(guān)FET Pl和P2的本體連接b_Pl和b_P2的PMOS開關(guān)本體偏置供電線28，以及 從該序列發(fā)生器20延伸至PMOS偽FET P3和P4的本體連接b_P3和b_P4的PMOS偽偏置 節(jié)點30。類似地，用于分發(fā)NMOS本體偏置電壓的一個示意性示例包括從序列發(fā)生器22延 伸至匪OS開關(guān)FET Nl和N2的本體連接b_Nl和b_N2的匪OS開關(guān)本體偏置供電線32，以 及從該序列發(fā)生器22延伸至NMOS偽FET本體連接b_N3和b_N4的NMOS偽偏置節(jié)點34。在描述示例SW1-SW4和SW5-SW8的內(nèi)部開關(guān)操作之前，將對PMOS偏置序列發(fā)生 器20將整體偏置序列施加于P1-P4、以及NMOS偏置序列發(fā)生器22將整體偏置序列施加于 N1-N4進行描述。首先，在圖1的示例10中，采樣模式是在與PMOS開關(guān)FET Pl和P2(以及NMOS 偽FET N3和N4)的柵極連接的CLK處于GND、以及與NMOS開關(guān)FET Nl和N2的柵極(以 及PMOS偽FET P3和P4)的柵極連接的NCLK處于Vdd時。因此，PMOS開關(guān)FET Pl和P2和 NMOS開關(guān)FET Nl和N2導(dǎo)通，以及因而Signal_IN通過四個并行路徑與輸出節(jié)點B連接，從 而對電容器Cs進行充電。在該采樣模式期間，PMOS本體偏置序列發(fā)生器20將PMOS開關(guān) FET Pl和P2的本體偏置為輸入信號電壓Signal_IN，以及同樣，NMOS本體偏置序列發(fā)生器 22將NMOS開關(guān)FET Nl和N2的本體偏置為相同的Signal_IN電壓。該偏置降低了 PMOS開 關(guān)FET Pl和P2與NMOS開關(guān)FET Nl和N2 二者之間的導(dǎo)通電阻。對于偽FET，在采樣模式 期間，PMOS序列發(fā)生器20將PMOS偽FET P3和P4的本體反偏置為VDD，以及NMOS序列發(fā)生 器22將NMOS偽FET的本體偏置為GND。反偏置的目的在于在PMOS偽FET P3和P4的柵 極和NMOS偽FET N3和N4的柵極之下形成耗盡區(qū)。耗盡區(qū)能夠增加當(dāng)CLK和NCLK將電路 10切換為保持模式時在偽FET的柵極之下形成導(dǎo)電溝道所需的電荷量，這將在之后的部分 詳細(xì)描述。對于PMOS開關(guān)電路12，如將在之后的部分詳細(xì)描述的，PMOS偏置序列發(fā)生器20 結(jié)合基本相同結(jié)構(gòu)的PMOS FET P1、P2、P3和P4所施加的偏置序列的目標(biāo)在于將形成PMOS 偽FET P3和P4的柵極之下的導(dǎo)電溝道所需的電荷與在從采樣模式切換至保持模式時必須 從PMOS開關(guān)FET Pl和P2的源極和漏極所排出的總P電荷匹配。如將在之后的部分詳細(xì) 描述地，總的排出電荷是被排出以形成耗盡區(qū)的電荷與溝道電荷之和。在其它特征和益處 中，這將會抵消在從采樣模式切換至保持模式時由PMOS開關(guān)FET Pl和P2表現(xiàn)的電荷注入。 以同樣的方式，以及如將在之后的部分詳細(xì)描述地，對于NMOS開關(guān)電路14，NMOS偏置序列 發(fā)生器22所施加的偏置序列的目標(biāo)在于將形成NMOS偽FET N3和N 4的柵極之下的導(dǎo)電 溝道所需的電荷與在從采樣模式切換至保持模式時必須從NMOS開關(guān)FET m和N2的源極 和漏極所排出的總P電荷匹配。對PMOS和NMOS偏置序列發(fā)生器20和22所施加的偏置的描述繼續(xù)，當(dāng)CLK和NCLK 切換至保持模式，PMOS開關(guān)FET Pl和P2被CLK所斷開，以及NMOS開關(guān)FET Nl和N2被NCLK所斷開。為了甚至進一步斷開這些開關(guān)FET，在保持模式期間，PMOS FET本體偏置序 列發(fā)生器20將Vdd反偏置施加于PMOS開關(guān)FET Pl和P2的本體，以及NMOS FET本體偏置 序列發(fā)生器22將GND反偏置施加于NMOS開關(guān)FET Nl和N2的本體。這進一步將輸入節(jié)點 A與輸出節(jié)點B隔離。同時，當(dāng)時鐘CLK和NCLK從采樣模式切換至保持模式時，PMOS FET 本體偏置序列發(fā)生器20將PMOS偽FET P3和P4的本體偏置為節(jié)點B上的輸出電壓，同樣， NMOS FET本體偏置序列發(fā)生器22將NMOS偽FET N3和N4的本體偏置為該輸出電壓。偏置 偽FET的目的在于形成各自柵極之下的導(dǎo)電溝道，以執(zhí)行將在之后的部分詳細(xì)描述的電荷 注入抵消功能。 繼續(xù)參照圖1，示例PMOS偏置序列發(fā)生器20可以通過表示為ON-OFF開關(guān)SWl和 ON-OFF開關(guān)SW3的堆疊的切換電路拓?fù)鋪韺崿F(xiàn)。在所示的示例10中，由于CLK與PMOS開關(guān) 電路PMOS開關(guān)FET Pl和P2的柵極連接，因而采樣模式是在CLK處于GND且NCLK處于Vdd 時。因此，SWl為ON或者閉合，以及SW3為OFF或者打開。結(jié)果，通過圖1的示例PMOS偏置 序列電路20中所示的開關(guān)SWl和SW3的示例拓?fù)?，在PMOS開關(guān)FET Pl和P2為導(dǎo)通的采 樣模式中，它們各自的本體連接b_Pl和b_P2與輸入節(jié)點A連接，因而將其偏置為Signal IN電壓。繼續(xù)參照圖1，具體參照采樣模式期間的PMOS偏置序列電路20，關(guān)于PMOS偽FET P3和P4。根據(jù)示例開關(guān)SW2和SW4的所示真值表，在采樣模式SW4為ON或閉合，以及SW2 為OFF或打開期間，開關(guān)SW4將PMOS偽FET偏置線30與Vdd干線(rail)連接，反偏置PMOS 偽 FETP3 禾口 P4。繼續(xù)參照圖1，在采樣模式期間的NMOS偏置序列電路14，示例NMOS偏置序列電路 22以基本相同的方式操作，將NMOS開關(guān)FET Nl和N2的本體偏置為Signal_IN電壓。更具 體地，對于NMOS開關(guān)FET Nl和N2，在采樣模式下，CLK處于GND且NCLK處于VDD，因而SW5 為ON而SW7為OFF。開關(guān)SW5因而將(與整體輸入節(jié)點A直接連接的)NMOS開關(guān)電路14 輸入AN與NMOS開關(guān)FET偏置線32連接，這將NMOS開關(guān)FET Nl和N2的本體偏置為輸入 節(jié)點A處的Signal_IN。如先前所描述，這降低了 NMOS開關(guān)FET附和N2的導(dǎo)通電阻，因而 便于保持電容器Cs的充電。對于采樣模式期間的匪OS偽FET N3和N4，根據(jù)示例開關(guān)SW6和SW8的所示真值 表，在采樣模式SW6為OFF或打開而SW8為ON或閉合期間。因此，開關(guān)SW8將NMOS偽FET 偏置線34與GND連接，反偏置NMOS偽FET N3和N4。優(yōu)選地，出于根據(jù)之后的部分進一步的詳細(xì)描述所易于理解的原因，PMOS偽FET P3和P4的幾何形狀、性能相關(guān)尺寸和物理實現(xiàn)取向與相應(yīng)的PMOS開關(guān)FET Pl和P2的幾 何形狀、性能相關(guān)尺寸和物理實現(xiàn)取向相同、或基本相同。出于基本相同的原因，NMOS偽FET N3和N4的幾何形狀、性能相關(guān)尺寸和物理實現(xiàn)取向與相應(yīng)的NMOS開關(guān)FET Nl和N2的幾 何形狀、性能相關(guān)尺寸和物理實現(xiàn)取向相同、或基本相同。參考圖1，該優(yōu)選結(jié)構(gòu)關(guān)系由所有PMOS FET Pl至P4以及所有NMOSFET Nl至N4 來表示，利用同樣的“Wp/Lp”標(biāo)記來標(biāo)記Pl至P4，利用同樣的“Wn/Ln”來標(biāo)記附至N4，其 中，如與這些實施例相關(guān)的FET領(lǐng)域中所使用的那樣，“Wp/Lp”和“Wn/Ln”分別表示PMOS和 NMOS結(jié)構(gòu)的“寬度”和“長度”。關(guān)于“相同”的含義，可以理解的是數(shù)值范圍和具體的物理 參數(shù)是取決于應(yīng)用的，而且與S/H電路有關(guān)的領(lǐng)域中的普通技術(shù)人員通過向本申請應(yīng)用普通的專業(yè)知識和普通的工程實踐標(biāo)準(zhǔn)，可以容易地且充分地識別特定的容限、數(shù)值范圍等，以滿足應(yīng)用。為了參考的目的，下面描述根據(jù)一個實施例的示例方法，該方法使用圖1上執(zhí)行 的示意性操作(示例10)。與S/H電路有關(guān)的領(lǐng)域中的普通技術(shù)人員在閱讀本申請的全部 內(nèi)容后將會理解其概念以及在對電荷注入效應(yīng)和時鐘饋穿效應(yīng)進行補償中的相關(guān)優(yōu)勢，從 而足以進一步實現(xiàn)根據(jù)一個或更多個實施例的裝置和方法。首先，導(dǎo)通的MOS開關(guān)FET (例如PMOS開關(guān)FET Pl和P2以及匪OS開關(guān)FET Nl 和N2)的特性是在柵極下面存在導(dǎo)電溝道。對于PMOS FET，導(dǎo)電溝道由柵極-本體電壓形 成，該柵極-本體電壓足夠低以收集來自N阱的正(P)電荷，從而在N阱面對柵極的表面處 形成P電荷的高濃度層(即溝道)。這在該溝道和N阱之間的界面處留下了耗盡區(qū)。對于 NMOS FET,導(dǎo)電溝道由柵極-本體電壓形成，該柵極-本體電壓足夠高以收集來自P阱的負(fù) (N)電荷，并在P阱面對柵極的表面處形成N電荷的高濃度層(即溝道)。這在該溝道和P 阱之間的界面處留下了耗盡區(qū)。參考PMOS開關(guān)FET Pl和P2，當(dāng)這些FET的柵極電壓從GND升至Vdd時，維持上述 P電荷導(dǎo)電溝道和耗盡區(qū)的電場中止。這將會把PMOS開關(guān)FET從導(dǎo)通切換至截止。同時， 由于維持導(dǎo)電溝道的電場中止，形成該導(dǎo)電溝道的P電荷必然流向其他地方。其中一些P 電荷可能會耗散至N阱。然而，各種因素(包括上述耗盡區(qū)與溝道中的電荷具有相同電場 極性)阻止溝道中存儲的正電荷中的大部分遷移回N阱，相反，這些P電荷中的大部分通過 源極和漏極排出(expel)?，F(xiàn)在參考NMOS開關(guān)FET附和N2，當(dāng)它們從導(dǎo)通切換到截止時，出現(xiàn)類似的電荷排 出。更具體地，當(dāng)這些NMOS FET的柵極電壓從Vdd降到GND時，維持上述N電荷導(dǎo)電溝道和 耗盡區(qū)的電場中止，因而形成該導(dǎo)電溝道的N電荷必然耗散。這些N電荷中的一些將會耗 散至P阱，但是與溝道中的電荷具有相同電場極性的上述耗盡區(qū)阻止溝道中存儲的N電荷 中的大部分遷移回P阱。相反，這些N電荷中的大部分通過NMOS開關(guān)FET m和N2的源極 和漏極流出(exude)。理論上可能的是在CLK和NCLK從采樣模式變?yōu)楸３帜Ｊ降耐瑫r(因而同時使 PMOS開關(guān)FET Pl和P2以及匪OS開關(guān)FET Nl和N2截止)，從匪OS開關(guān)FET Nl和N2的源 極和漏極排出的N電荷與PMOS開關(guān)FETPl和P2的源極和漏極排出的P電荷在數(shù)量上和定 時上恰好相同。然而，通常不是這樣。一個原因是，PMOS器件的寬度可能是NMOS器件的寬 度的至少兩倍，因而其導(dǎo)電溝道P電荷可能NMOS器件的導(dǎo)電溝道N電荷的至少兩倍大。因 此，參考圖1的示例10，當(dāng)來自支路輸入節(jié)點AN和AP的電荷注入在輸入模式A下匯總時， 來自支路輸出節(jié)點BN和BP的電荷注入被匯總，其結(jié)果是短持續(xù)時間的內(nèi)大量的凈電荷注 入輸入節(jié)點A和輸出節(jié)點B。關(guān)于輸入節(jié)點A，這種短持續(xù)時間的電荷注入引起過沖電壓。 該過沖電壓的還原時間(settling time)由輸入信號源的電壓電平以及供流(sourcing current)能力和排流(draining current)能力決定。更重要的，關(guān)于輸出節(jié)點B，短持續(xù) 時間的電荷注入引起信號相關(guān)偏移，這可能是非線性錯誤的重要來源。這種非線性誤差被 稱作“溝道電荷注入效應(yīng)”。在上文描述的圖1的裝置中的PMOS偽FET P3和P4以及NMOS偽FETN3和N4 (例 如分別由PMOS序列發(fā)生器電路20和NMOS序列發(fā)生器電路22提供偏置)提供的特性和優(yōu)點中，尤其是抵消了關(guān)于PMOS開關(guān)電路12和NMOS電路14中每一個的溝道電荷注入效應(yīng)?，F(xiàn)在參考圖1的示例10，在采樣模式期間(即當(dāng)CLK處于GND)，PMOS開關(guān)FET Pl 和P2導(dǎo)通。如上所述，在這些PMOS FET Pl和P2的柵極下形成導(dǎo)電P溝道。每一個PMOS 溝道中的總電荷(指定為"Qsp”)由器件的尺寸、柵極-源極電壓差Vesp (Vesp = Vep-Vsp)以及 閾值電壓“VTHP”來確定。Vthp電壓是溝道區(qū)中的柵極材料和體材料硅之間的功函數(shù)、費米電 勢、耗盡層電荷、由于界面處的雜質(zhì)和不完美性而導(dǎo)致的正電荷、柵極電容以及源極_本體 偏置(Vsbp)的函數(shù)。根據(jù)實施例，電路中的Vsbp可以是零，因為正如上文參考PMOS FET本體 偏置序列電路20所述，在采樣模式期間，輸入節(jié)點A可以連接至PMOS開關(guān)FET Pl和P2的 本體偏置連接b_Pl和b_P2。同樣，關(guān)于匪OS開關(guān)FET Nl和N2，在采樣模式期間(即當(dāng)NCLK處于Vdd)，匪OS 開關(guān)FET m和N2導(dǎo)通。因此，在這些NMOS FET附和N2的柵極下形成導(dǎo)電N溝道。每一 個NMOS溝道中的總電荷被指定為"Qsn”，并且類似于PMOS溝道的"Qsp”，其由器件的尺寸、柵 極-源極電壓差VesN(VesN = Vgn-Vsn)以及閾值電壓“VTHN”來確定。Vthn電壓是溝道區(qū)中的柵 極材料和體材料硅之間的功函數(shù)、費米電勢、耗盡層電荷、由于界面處的雜質(zhì)和不完美性而 導(dǎo)致的負(fù)電荷、柵極電容以及源極-本體偏置(Vsbn)的函數(shù)。如同PMOS開關(guān)FET Pl和P2 的Vsbp，NM0S開關(guān)FET Nl和N2的Vsbn在根據(jù)實施例的電路中可以是零，因為正如上文參考 NMOS FET本體偏置序列電路22所述，在采樣模式期間，輸入節(jié)點A可以連接至NMOS開關(guān) FET Nl和N2的本體偏置連接b_Nl和b_N2。繼續(xù)參考圖1的示例10，同樣在采樣模式期間，PMOS偽FET P3和P4截止，因為與 其柵極連接的NCLK是VDD。如上所述，PMOS偽FET P3和P4的本體連接b_P3和b_P4也被 Vdd電源電勢反偏置。該反偏置導(dǎo)致了 P3和P4每一個中的反偏p-n結(jié)，因而產(chǎn)生了圍繞其 各自的源極區(qū)和漏極區(qū)的耗盡區(qū)。在NCLK的上升沿處在偽PMOS FET P3和P4的N阱(之 后稱作耗盡區(qū))中存在的電荷(這里任意地標(biāo)記為“Qhp”)在該上升沿后的短間隔時間中 耗散。由于FET P3和P4的反偏置形成的耗盡區(qū)，電荷Qhp從偽PMOS FETP3和P4中每一 個的源極和漏極流出，然后分布在向輸入節(jié)點A提供輸入信號的信號源與Cs之間。然而， PMOS偽FET P3和P4導(dǎo)致的電荷注入沒有實質(zhì)性影響。原因在于，由于在采樣模式中存在 從輸出接點B到信號源的DC路徑(由于PMOS開關(guān)FET Pl和P2導(dǎo)通)，因此采樣電容器 Cs上的采樣電壓最終形成與Signal_IN相同的值，而不由電荷Qhp來確定。此外，在采樣模式期間，NMOS偽FET N3和N4截止，因為與其各自的柵極連接的CLK 處于GND。匪OS偽FET N3和N4的截止導(dǎo)致與上文針對PMOS偽FET P3和P4大體上同一 基本類型的電荷注入，不同之處在于相反的電荷極性。這里將該電荷任意地標(biāo)記為“Qhn”。 與上文參考PMOS偽 Τ P3和P4的描述大體相同的原因(S卩，由于NMOS開關(guān)FET m和N2 導(dǎo)通，在輸入節(jié)點A和輸出節(jié)點B之間產(chǎn)生DC路徑)，該電荷注入沒有實質(zhì)性影響。繼續(xù)參考圖1，當(dāng)CLK從GND變?yōu)閂dd與此同時NCLK從Vdd變?yōu)镚ND時，電路10變 為保持模式，從而將輸入節(jié)點A與輸出節(jié)點B隔離。更具體地，與PMOS開關(guān)FET Pl和P2 的柵極相連的CLK變?yōu)閂DD，將使這些FET截止，而與NMOS開關(guān)FET Nl和N2的柵極相連的 NCLK使這些FET截止。這樣，如上所述，PMOS開關(guān)FET Pl和P2每一個中形成的溝道以及 NMOS開關(guān)FET Nl和N3每一個中形成的溝道消失。PMOS開關(guān)FET Pl和P2的每一個溝道中的電荷“QSD”排到電路12的輸入節(jié)點AP和電路12的輸出節(jié)點BP。同樣，NMOS開關(guān)FET Nl和N2的每一個溝道中的電荷"Qsn”同時 排到電路14的輸入節(jié)點AN和電路14的輸出節(jié)點BN。參考PMOS電路12，與CLK變?yōu)閂dd導(dǎo)致的采樣至保持的轉(zhuǎn)變同時發(fā)生地，開關(guān)SWl 和SW3將Vdd連接至偏置線28，從而連接至本體連接b_Pl和b_P2，將Vsbp設(shè)置為負(fù)電壓 Vsp-Vddo這個反偏置與上文針對PMOS偽FETP3和P4在采樣模式期間描述的相同，因而創(chuàng)建 了 Pl和P2柵極下的耗盡區(qū)。同樣，在采樣至保持的轉(zhuǎn)變時，NCLK從Vdd轉(zhuǎn)變?yōu)镚ND，開關(guān) SW5和SW7依次切換將GND連接到NMOS開關(guān)FET偏置線32，從而連接至本體連接b_Nl和 b_N2，將Vsbn設(shè)置為正電壓Vsn-GND。這個反偏置與上文針對NMOS偽FET N3和N4在采樣模 式期間描述的相同，因而創(chuàng)建了 W和N2柵極下的耗盡區(qū)。如上所述，根據(jù)一個方面，優(yōu)選地使PMOS FET Pl和P2的物理尺寸、幾何形狀和其 他參數(shù)值與PMOS偽FET P3和P4的對應(yīng)的物理尺寸、幾何形狀和其他參數(shù)相同。同樣，根據(jù) 一個方面，優(yōu)選地使NMOS FET Nl和N2的物理尺寸、幾何形狀和其他參數(shù)值與NMOS偽FET N3和N4的對應(yīng)的物理尺寸、幾何形狀和其他參數(shù)相同。假定按此方式制造PMOS FET Pl至P4，從PMOS開關(guān)FET Pl和P2中新產(chǎn)生的耗 盡區(qū)(由上述反偏置導(dǎo)致)排出的電荷與PMOS偽FET P3和P4中形成耗盡區(qū)時從PMOS偽 FET P3和P4排出的電荷Qhp相等。假定以相同的尺寸和結(jié)構(gòu)來制造NMOS FET附至N4， 基于相同的原因，從NMOS開關(guān)FET Nl和N2中新產(chǎn)生的耗盡區(qū)排出的電荷與當(dāng)切換至采 樣模式時在形成NMOS偽FET N3和N4的耗盡區(qū)時從NMOS偽FET N3和N4排出的電荷Qhn 相等。因此，關(guān)于PMOS開關(guān)電路12，當(dāng)CLK和NCLK從采樣模式切換至保持模式時，從PMOS 開關(guān)FET Pl和P2的源極和漏極排出到電路12輸入節(jié)點AP和輸出節(jié)點BP的總電荷是 (Qsp+Qhp)。同時，從NMOS開關(guān)FET Nl和N2的源極和漏極排出到電路14輸入節(jié)點AN和 輸出節(jié)點BN的總電荷是Olsn+Qhn)。下面描述根據(jù)一個或多個實施例的由PMOS開關(guān)電路(例如所述示例12)提供的 電荷注入抵消特性的多個概念和示例操作，隨后描述由NMOS開關(guān)電路(例如圖1的示例 14)提供的電荷抵消特性的類似概念和示例操作。參考圖1的示例PMOS開關(guān)電路12，在PMOS FET Pl和P2截止的同時，PMOS偽FET P3和P4導(dǎo)通，從反偏置耗盡狀態(tài)變?yōu)閷?dǎo)通狀態(tài)，因為向P3和P4的柵極饋電的NCLK變?yōu)?GND。開關(guān)SW2和SW4也在NCLK和CLK的控制下發(fā)生變化，將P3和P4的本體偏置為輸出節(jié) 點B上的電壓，該處是Cs電容器中存儲的采樣信號。結(jié)果，在P3和P4的柵極下建立P電 荷溝道。由于PMOS偽FET P3和P4從反偏置耗盡狀態(tài)切換至導(dǎo)通狀態(tài)，建立溝道所需的總 電荷QtotalP不僅僅是溝道電荷Qsp。相反，總電荷QtotalP等于(Qhp+Qsp)，其中Qhp是 通過將PMOS偽晶體管P3和P4在采樣模式中反偏置而填充PMOS偽晶體管P3和P4中存在 的耗盡區(qū)所需的電荷，而Qsp是建立P電荷溝道的電荷。相關(guān)領(lǐng)域的普通技術(shù)人員將會理解，由于PMOS偽FET P3和P4的物理參數(shù)與PMOS 信號開關(guān)FET Pl和P2的物理參數(shù)匹配，并且與上述偏置序列和上述結(jié)構(gòu)匹配，當(dāng)電路10 從采樣模式切換至保持模式時，由PMOS偽FETP3和P4吸取的形成它們各自的導(dǎo)電溝道的 總電荷(即Qsp+Qhp)恰好等于從PMOS信號開關(guān)FET Pl和P2的溝道和耗盡區(qū)注入的、消 滅其導(dǎo)電溝道并形成其耗盡區(qū)的上述總電荷。上述電荷注入效應(yīng)抵消也由NMOS開關(guān)電路14提供。
參考圖1的示例匪OS開關(guān)電路14，在匪OS FET Nl和N2截止的同時，匪OS偽FET N3和N4導(dǎo)通，從反偏置耗盡狀態(tài)變?yōu)閷?dǎo)通狀態(tài)，因為向N3和N4的柵極饋電的CLK從GND 變?yōu)閂DD。開關(guān)SW6和SW8也在NCLK和CLK的控制下發(fā)生變化，將N3和N4的本體偏置為 輸出節(jié)點B上的電壓，該處是Cs電容器中存儲的采樣信號。結(jié)果，在N3和N4的柵極下建 立N電荷溝道。由于在形成該溝道時NMOS偽FET N3和N4從反偏置耗盡狀態(tài)切換至導(dǎo)通 狀態(tài)，建立該溝道所需的總電荷QtotalN是溝道電荷Qsn與電荷Qhn之和，其中電荷Qhn是 通過將NMOS偽晶體管N3和N4在采樣模式中反偏置而填充NMOS偽晶體管N3和N4中形成 的耗盡區(qū)所需的N電荷。假定NMOS偽FET N3和N4的物理參數(shù)與NMOS信號開關(guān)FET Nl和N2的物理參數(shù) 匹配，結(jié)合上述NMOS偏置序列，當(dāng)電路10從采樣模式切換至保持模式時，由NMOS偽FET N3 和N4吸取的形成它們各自的導(dǎo)電溝道的總電荷(即Qsn+Qhn)恰好等于從NMOS信號開關(guān) FET Nl和N2的溝道和耗盡區(qū)注入的、消滅這些導(dǎo)電溝道和耗盡區(qū)的上述總電荷。因此，容易理解的是，根據(jù)各個公開的實施例的PM0S-NM0S S/H饋電電路(例如所 述圖1的示例10)以及各種備選實施方式提供了對PM0S-NM0S S/H饋電電路的現(xiàn)有技術(shù)中 存在的“溝道電荷注入效應(yīng)”的完全補償，并基本消除了 “溝道電荷注入效應(yīng)”。下面描述根據(jù)圖1的示例10的采樣和保持電路內(nèi)的時鐘饋通效應(yīng)抵消，由根據(jù)實 施例的S/H電路上執(zhí)行的S/H操作和方法來提供。為了加快對足以根據(jù)各個公開的實施例 進行實踐的有關(guān)概念的理解，首先參考PMOS開關(guān)電路12描述時鐘饋通效應(yīng)抵消。本領(lǐng)域 的普通技術(shù)人員將會容易地理解，在閱讀了整個申請后，可以將參考PMOS開關(guān)電路12描述 的操作和概念應(yīng)用于NMOS開關(guān)電路(例如示例14)上的時鐘饋通效應(yīng)抵消。參考圖1，特別是示例PMOS開關(guān)電路12，如果缺少PMOS偽FET (例如所述示例中 的FET P3和P4)，由改變狀態(tài)的CLK的電壓變化(即CLK的邊沿)導(dǎo)致的一種類型的時鐘 饋通經(jīng)由PMOS開關(guān)FET Pl和P2的柵極-源極/柵極-漏極寄生電容器耦合至采樣電容 器Cs和輸入節(jié)點A。參考圖1的PMOS開關(guān)FET Pl的分解圖100，示出了這些寄生電容，并 將其標(biāo)記為模型化元件“Cgsp”和“Cgdp”?？梢岳斫猓癈gsp”和“Cgdp”關(guān)于Pl和P2的柵 極與輸入和輸出節(jié)點A和B之間的耦合的關(guān)系是相反的，因為在圖1的示例10中，PMOS開 關(guān)FET Pl的源極連接到輸入節(jié)點AP (其直接連接到輸入節(jié)點A)，而PMOS開關(guān)FET P2的漏 極連接到輸入節(jié)點AP。類似地，PMOS開關(guān)FET Pl的漏極連接到輸出節(jié)點BP (其直接連接 到輸入節(jié)點B)，而PMOS開關(guān)FET P2的源極連接到輸出節(jié)點BP。如上所述，使用圖1的示例中的時鐘轉(zhuǎn)換，當(dāng)CLK信號從GND變換(toggle)至Vdd 時，出現(xiàn)從采樣到保持的轉(zhuǎn)變。這樣，CLK的電壓變化Vdd經(jīng)由PMOS開關(guān)FET Pl的寄生電 容器“Cgdp”和并聯(lián)的PMOS開關(guān)FETP2的“Cgsp”耦合至輸出節(jié)點B，并且在它們和保持電 容器Cs之間重新分布。如果缺少偽FET或等同物的設(shè)置(例如PMOS偽FET P3和P4)，使 柵極的切換與PMOS開關(guān)FET Pl和P2處的柵極切換互補，上述耦合產(chǎn)生可稱為"+Vtw sw”的 偏移。另外，在CLK信號從GND變換至Vdd時發(fā)生采樣至保持的轉(zhuǎn)變，CLK的電壓變化Vdd 也經(jīng)由PMOS開關(guān)FET Pl的寄生電容器“Cgsp”和并聯(lián)的PMOS開關(guān)FET P2的“Cgdp”耦合 至輸入節(jié)點A。本領(lǐng)域的普通技術(shù)人員可以理解，該耦合引起輸入節(jié)點A處的正的偽信號 (glitch)ο
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現(xiàn)在參考PMOS偽FET P3和P4，從采樣模式到保持模式轉(zhuǎn)變時，上述CLK信號從 GND變換至VDD，與此同時與PMOS偽FET P3和P4的柵極相連的NCLK從Vdd變換至GND。根 據(jù)一個優(yōu)選實施例，PMOS偽FET P3和P4在結(jié)構(gòu)上與PMOS信號開關(guān)FET Pl和P2基本相 同，具有與PMOS開關(guān)FETPl和P2基本相同的“Cgsp”和“Cgdp”。此外，PMOS偽FET P3和 P4中每一個的源極和漏極連接在一起。因此，參考PMOS偽FET P4，在采樣至保持的轉(zhuǎn)變 處，該FET P4的柵極處的NCLK電壓(等于_VDD)的下降沿通過FET寄生電容器“Cgsp”和 “Cgdp”耦合至輸出節(jié)點B，并且在它們和Cs保持電容器之間共享。這產(chǎn)生了另一個偏移， 可將其任意地標(biāo)記為"-Vqff du■”。類似地，參考PMOS偽FET P3，當(dāng)與其柵極相連的NCLK從 Vdd變換至GND時，該電壓變化經(jīng)由FET P3的“Cgsp”和“Cgdp”耦合并到達輸入節(jié)點A，引 起負(fù)的偽信號。如上所述，根據(jù)各個實施例，PMOS開關(guān)FET Pl和P2以及PMOS偽FETP3和P4可 以在物理結(jié)構(gòu)和設(shè)置上彼此關(guān)聯(lián)，使得這些PMOS FET的“Cgsp”和“Cgdp”彼此相等。因此，"+Voff sw"與"-Vtw D·”之和可能為零，并且能夠提供如下所述的優(yōu)點和特 性Cs上的偏移可以被抵消，而且可以消除偽信號，或者可以將偽信號至少減小到PMOS開 關(guān)FET Pl和P2以及PMOS偽FET P3和P4之間的工藝失配所約束的程度。上述時鐘饋通抵消概念可以容易地應(yīng)用于NMOS開關(guān)電路14，以提供基本相同的 時鐘饋通效應(yīng)抵消。更具體地，這是通過如下方式而獲得的NMOS開關(guān)FET附和N2(接收 NCLK)與NMOS偽FET N3和N4 (接收CLK)的所示互補計時，以及配置和制造NMOS開關(guān)FET Nl和N2與NMOS偽FETN3和N4以具有基本相同的柵極-源極耦合電容和柵極_漏極耦合 電容。該配置和制造可以由本領(lǐng)域的普通技術(shù)人員在閱讀本申請后容易地執(zhí)行。圖2示出了一個示例配置200，可以實現(xiàn)圖1的示例電路10中的PMOS偏置序列發(fā) 生器電路20。參考圖2，在SW1-SW3開關(guān)對的示例實現(xiàn)中，示例200包括CMOS開關(guān)202和PMOS FET開關(guān)204的堆疊設(shè)置，以產(chǎn)生連接到PMOS開關(guān)FET偏置線28的偏置電壓，該偏置線28 連接(如圖1所示)到PMOS開關(guān)FET Pl和P2的本體連接b_Pl和b_P2。在202和204 組成的堆疊設(shè)置中，CMOS開關(guān)202的一端202A可以連接到圖1的輸入節(jié)點A(圖2中未示 出)，另一端202B可以連接到PMOS FET 204的漏極204D，并且PMOS FET 204的源極204S 可以連接至VDD。CMOS開關(guān)202的端202B與PMOS FET 204的漏極204D之間的所示連接 可以連接至圖1所示的PMOS開關(guān)FET偏置線觀。從圖2中可以看出，當(dāng)CLK為ON時(是 GND)，CMOS開關(guān)202導(dǎo)通，并且因為NCLK是OFF，PMOS FET開關(guān)204截止。因此，PMOS開關(guān) FET偏置線28連接至輸入節(jié)點A，以接收Signal_IN。當(dāng)CLK是OFF且NCLK是ON時，202 和204的狀態(tài)相反，并且PMOS開關(guān)FET偏置線28通過PMOS FET開關(guān)204連接至Vdd。繼續(xù)參考圖2，示例200還可以以CMOS開關(guān)206和PMOS FET開關(guān)208的堆疊設(shè)置 實現(xiàn)SW2-SW4開關(guān)對，以產(chǎn)生連接到PMOS偽FET偏置線30的偏置電壓，偏置線30向PMOS 偽FET P3和P4的本體連接b_P3和b_P4饋電。該操作與上文描述的CMOS開關(guān)202和PMOS FET開關(guān)204的堆疊設(shè)置的操作類似。當(dāng)NCLK處于GND時，CMOS開關(guān)206導(dǎo)通，并且因為 CLK是OFF，PMOS FET開關(guān)208截止。因此，PMOS偽FET偏置線30連接至輸出節(jié)點B，以接 收采樣電容器Cs上存儲的信號。當(dāng)NCLK是OFF且CLK是ON時，206和208的狀態(tài)相反，并 且PMOS偽FET偏置線30通過PMOS FET開關(guān)208連接至Vdd。
可以理解，圖2示出了電路功能框圖，并且可能不代表開關(guān)SWl至SW4相對于PMOS 開關(guān)FET Pl和P2和/或PMOS偽FET P3和P4的優(yōu)選物理設(shè)置。根據(jù)一個或更多個實施例的一個方面，形成圖2的示例200的組件相對于形成具 有圖ι所示實施例的S/H饋電電路的組件的如下物理設(shè)置可以是優(yōu)選的SW1的CMOS開關(guān) 202實現(xiàn)可以優(yōu)選地位于PMOS開關(guān)FET Pl和P2的本體以及輸入節(jié)點A之間；SW3的PMOS 開關(guān)204實現(xiàn)可以優(yōu)選地位于PMOS開關(guān)FET Pl和P2的本體以及Vdd電源之間；SW2的CMOS 開關(guān)206實現(xiàn)可以優(yōu)選地位于PMOS偽FET P3和P4的本體以及輸出節(jié)點B之間；以及SW4 的PMOS開關(guān)208實現(xiàn)可以優(yōu)選地位于PMOS偽FET P3和P4的本體以及電源干線Vdd之間。繼續(xù)參考圖2，示例開關(guān)網(wǎng)絡(luò)200中使用的PMOS器件的本體可以由Vdd電源電勢 來偏置，而且CMOS開關(guān)202和206內(nèi)的NMOS器件(未單獨編號)的本體可以由GND電勢 來偏置。圖3示出了采樣和保持控制信號產(chǎn)生電路的一個實現(xiàn)300的電路圖，其用于從給 定的CLK_IN產(chǎn)生CLK和NCLK。參考圖3，示例300包括由連接在Vdd和GND之間的PMOS FET(示出但未單獨編號)和NMOS FET(示出但未單獨編號)的堆疊而形成的逆變器302， 以及由PMOS傳輸晶體管(示出但未單獨編號)和NMOS傳輸晶體管(示出但未單獨編號) 的并聯(lián)形成的常開(always on)緩沖器304。繼續(xù)參考圖3，在示例逆變器302中，PMOS FET的源極連接至VDD，而PMOS FET的 漏極連接至NMOS FET的漏極，該連接是產(chǎn)生NCLK的中點。逆變器302的NMOS FET的源極 連接至GND。給定的CLK_IN連接至逆變器302中的兩個FET的柵極。容易看出，如果CLK_ IN處于VDD，則PM0SFET截止且NMOS FET導(dǎo)通，從而產(chǎn)生NCLK信號的結(jié)連接至GND。因此， NCLK是CLK_IN信號的反相、延遲的版本。NCLK被延遲，這是因為形成逆變器302的FET的 固有切換延遲。延遲量可以被任意地參考為DLl個時間單位。繼續(xù)參考圖3，常開緩沖器304產(chǎn)生CLK作為CLK_IN信號的正相、延遲的版本。優(yōu) 選地，通過形成緩沖器304的FET使其具有與逆變器302的FET相同、基本相同的物理參數(shù) 作為相對物理設(shè)置，使延遲量DL2與DLl相同。緩沖器304是常開的，因為其PMOS FET的 柵極連接至GND，而且其本體偏置于VDD，以及NMOS FET的柵極連接至VDD，而且其本體偏置 于GND。緩沖器304的FET因而是強開的(strongly on)，使得CLK信號在從GND至Vdd的 整個范圍內(nèi)擺動。就固定范圍來說，或者就統(tǒng)計來說，DLl和DL2之間的容差是應(yīng)用相關(guān)的，S/H電路 領(lǐng)域的普通技術(shù)人員在閱讀了本申請并考慮具體應(yīng)用后，可以容易地指定或識別該容差。 該技術(shù)人員可以容易地理解，可以利用指定或計算技術(shù)人員在閱讀了本申請后可識別的因 素的模型在SPICE上對該電路進行建模，來識別DLl和DL2之間的最大差，其中，所述因素 例如是與PMOS和NMOS開關(guān)FET及其相關(guān)聯(lián)的PMOS和NMOS偽FET相關(guān)聯(lián)的上述Qhp、Qsp、 Qhn和Qsn電荷，這些FET中每一個的切換特性、這些FET中每一個的“Cgs”和“Cgd”值，以 及有關(guān)的軌跡線延遲和阻抗。本領(lǐng)域的普通技術(shù)人員在閱讀了本申請后可以理解，當(dāng)根據(jù)上述實施例進行設(shè)置 和操作時，DLl和DL2之間的最大差以及實際實現(xiàn)的電路中各個時刻處的CLK和NCLK邊 沿之間的差會影響電荷注入之間的匹配、操作信號開關(guān)FET (即PMOS開關(guān)FET Pl和P2，和 NMOS開關(guān)FET m和N2)表現(xiàn)出的偽信號、上述反作用電荷注入、偽FET (即P3和P4以及N3和N4)表現(xiàn)出的偽信號。圖4A是根據(jù)各個實施例中的一個或更多個的PM0S-NM0S S/H饋電開關(guān)的PMOS開 關(guān)電路的一個示例支路(例如圖1的示例PMOS開關(guān)電路12的一個支路)的一個示例抽象 截面圖。參考圖4A，該示例形成在具有第一 N阱404和第二 N阱406的P襯底402上。第 一 N阱404可以實現(xiàn)PMOS偽FET (例如P3)的本體，第二 N阱406可以實現(xiàn)其對應(yīng)的PMOS 開關(guān)FET (例如Pl)的本體。第一 N阱404可包含形成PMOS偽FET P3的本體連接b_P3的 η+植入物408，并且ρ+植入物410和412可以形成該FET Ρ3的漏極和源極。類似地，第二 N阱406可包含形成PMOS開關(guān)FET Pl的本體連接b_Pl的η+植入物414，并且ρ+植入物 416和418可以形成該FET Pl的源極和漏極。繼續(xù)參考圖4Α，形成PMOS偽FET Ρ3的本體連接b_P3的η+植入物408可以連接 至偏置線(例如圖1中的偏置線30)，類似地，形成PMOS開關(guān)FETPl的本體連接b_Pl的η+ 植入物414可以連接至偏置線(例如圖1中的偏置線觀)。由N阱404上形成的電介質(zhì)絕 緣層422上的η+多晶硅(n+poly) 420形成的柵極可以連接至NCLK，用作PMOS偽FET P3的 柵極。同樣，由N阱406上形成的電介質(zhì)絕緣層似6上的η+多晶硅似4形成的柵極可以連 接至CLK，形成PMOS開關(guān)FET Pl的柵極。優(yōu)選地但非必須地，P襯底402由連接至GND的 P+植入物似8偏置。圖4Β是根據(jù)各個實施例中的一個或更多個的PM0S-NM0S S/H饋電開關(guān)的NMOS開 關(guān)電路的一個示例支路(例如圖1的示例NMOS開關(guān)電路14的一個支路)的一個示例抽象 截面圖。參考圖4B，NM0S開關(guān)電路14的一個示例支路例如可以形成于圖4A所示的同一 P 襯底402(其上形成PMOS開關(guān)電路1 上。圖4B的示例包括深N阱450，其中形成了第一 P阱452和第二 P阱454。第一 P阱452可以實現(xiàn)NMOS偽FET (例如N3)的本體，第二 N阱 妨4可以實現(xiàn)其對應(yīng)的NMOS開關(guān)FET (例如附)的本體。假定第一 P阱452形成了偽FET N3的本體，該P阱可以包含形成N3的本體連接b_N3的ρ+植入物456，并且可以包括形成 偽FET N3的漏極和源極的η+植入物458和460。假定第二 P阱妨4形成了 NMOS開關(guān)FET Nl的本體，該P阱可以包含形成附的本體連接b_Nl的ρ+植入物462，以及η+植入物464 和466可以形成該FET Nl的源極和漏極。繼續(xù)參考圖4Β，形成NMOS偽FET Ν3的本體連接b_N3的ρ+植入物456可以連接 至偏置線(例如圖1中的偏置線34)，類似地，形成NMOS開關(guān)FETm的本體連接b_Nl的η+ 植入物462可以連接至偏置線(例如圖1中的偏置線32)。由P阱452上形成的電介質(zhì)絕 緣層470上的η+多晶硅468形成的柵極可以連接至CLK線，用作NMOS偽FET Ν3的柵極。 由P阱妨4上形成的電介質(zhì)絕緣層474上的η+多晶硅層472形成的柵極可以連接至NCLK 信號，形成NMOS開關(guān)FET附的柵極。如上文參考圖4A所描述地，優(yōu)選但非必須地，P襯底 402由連接至GND的ρ+植入物476偏置。盡管已經(jīng)參考實施例的特定示范方面詳細(xì)描述了各個示范實施例，應(yīng)當(dāng)理解，本 發(fā)明能夠有其他的實施例，并且能夠在各個方面對細(xì)節(jié)進行修改。本領(lǐng)域的技術(shù)人員可以 理解，在本發(fā)明的精神和范圍內(nèi)，可以進行改變和修改。因此，上述公開內(nèi)容、說明書以及附圖僅用于示意的目的而絕非限制本發(fā)明，本發(fā) 明僅由權(quán)利要求書來限定。
權(quán)利要求
1.一種采樣/保持饋電開關(guān)，用于可切換地將接收輸入信號的輸入節(jié)點與輸出節(jié)點 連接和隔離，所述輸出節(jié)點能夠與用于保持輸入信號的采樣的采樣電容器連接，所述采樣/ 保持饋電開關(guān)包括第一 PMOS信號支路和第二 PMOS信號支路，所述PMOS信號支路中的每一個從輸入節(jié)點 延伸至輸出節(jié)點、并具有與相應(yīng)的PMOS偽FET連接的PMOS開關(guān)FET，所述PMOS開關(guān)FET中 的每一個和所述PMOS偽FET中的每一個具有各自的柵極和各自的本體；第一 NMOS信號支路和第二 NMOS信號支路，所述NMOS信號支路中的每一個從輸入節(jié)點 延伸至輸出節(jié)點、并具有與相應(yīng)的NMOS偽FET連接的NMOS開關(guān)FET，所述NMOS開關(guān)FET中 的每一個和所述NMOS偽FET中的每一個具有各自的柵極和各自的本體；以及時鐘分發(fā)電路，被配置為接收在GND電壓與Vdd電壓之間切換的時鐘信號CLK，并將所 述CLK分發(fā)至所述PMOS開關(guān)FET的柵極和所述NMOS偽FET的柵極；以及接收所述CLK的 反信號NCLK，并將所述NCLK分發(fā)至所述PMOS偽FET的柵極和所述NMOS開關(guān)FET的柵極； 以及FET偏置序列電路，被配置為接收所述CLK和所述NCLK，以及接收輸入節(jié)點上的信號 電壓和輸出節(jié)點上的保持電壓；以及與所述CLK同步地，在不同的操作模式下，將PMOS開關(guān) FET的本體、匪OS開關(guān)FET的本體、PMOS偽FET的本體、以及匪OS偽FET的本體偏置為不 同的偏置電平。
2.根據(jù)權(quán)利要求1所述的采樣/保持饋電開關(guān)，還包括時鐘生成電路，用于生成所述 CLK和所述NCLK，其中，第一 PMOS信號支路中的第一 PMOS開關(guān)FET具有與輸入節(jié)點連接的源極和與輸 出節(jié)點連接的漏極，以及第二 PMOS信號支路中的第二 PMOS開關(guān)FET具有與輸入節(jié)點連接 的漏極和與輸出節(jié)點連接的源極，第一和第二 PMOS開關(guān)FET中的每一個具有與所述CLK連接的柵極，以及第一和第二 PMOS開關(guān)FET中的每一個被配置為響應(yīng)于所述CLK處于GND電壓，在各 自的源極和各自的漏極之間形成各自的導(dǎo)電溝道；以及響應(yīng)于所述CLK處于Vdd電壓，去除 所述導(dǎo)電溝道。
3.根據(jù)權(quán)利要求1所述的采樣/保持饋電開關(guān)，還包括時鐘生成電路，用于生成所述 CLK和所述NCLK，其中，第一 NMOS信號支路中的第一 NMOS開關(guān)FET具有與輸入節(jié)點連接的源極和與輸 出節(jié)點連接的漏極，以及第二 NMOS信號支路中的第二 NMOS開關(guān)FET具有與輸出節(jié)點連接 的源極和與輸入節(jié)點連接的漏極，第一和第二 NMOS開關(guān)FET中的每一個具有與所述NCLK連接的柵極，以及第一和第二 NMOS開關(guān)FET中的每一個被配置為響應(yīng)于所述NCLK處于Vdd電壓，在各 自的源極和各自的漏極之間形成各自的導(dǎo)電溝道；以及響應(yīng)于所述NCLK處于GND電壓，去 除所述導(dǎo)電溝道。
4.根據(jù)權(quán)利要求1所述的采樣/保持饋電開關(guān)，其中，第一 PMOS信號支路中的第一 PMOS偽FET具有與第一 PMOS開關(guān)FET的源極直接 連接的源極以及與輸入節(jié)點直接連接的漏極，通過位于第一 PMOS開關(guān)FET的源極和輸入節(jié) 點之間的低阻抗金屬線來連接第一 PMOS偽FET的源極和漏極；以及第二 PMOS信號支路中的第二 PMOS偽FET具有與第二 PMOS開關(guān)FET的源極直接連接 的源極以及與輸出節(jié)點直接連接的漏極，通過位于第二 PMOS開關(guān)FET的源極和輸出節(jié)點之 間的低阻抗金屬線來連接第二 PMOS偽FET的源極和漏極，以及第一和第二 PMOS偽FET中的每一個具有與所述NCLK連接的柵極。
5.根據(jù)權(quán)利要求1所述的采樣/保持饋電開關(guān)，其中，第一 NMOS信號支路中的第一 NMOS偽FET具有與第一 NMOS開關(guān)FET的源極直接 連接的源極以及與輸入節(jié)點直接連接的漏極，通過位于第一 NMOS開關(guān)FET的源極和輸入節(jié) 點之間的低阻抗金屬線來連接第一 NMOS偽FET的源極和漏極；以及第二 NMOS信號支路中的第二 NMOS偽FET具有與第二 NMOS開關(guān)FET的源極直接連接 的源極以及與輸出節(jié)點直接連接的漏極，通過位于第二 NMOS開關(guān)FET的源極和輸出節(jié)點之 間的低阻抗金屬線來連接第二 NMOS偽FET的源極和漏極，以及第一和第二 NMOS偽FET中的每一個具有與所述CLK連接的柵極。
6.根據(jù)權(quán)利要求1所述的采樣/保持饋電開關(guān)，其中PMOS開關(guān)FET中的每一個、PMOS偽FET中的每一個、NMOS開關(guān)FET中的每一個、 以及NMOS偽FET中的每一個具有與各自的本體連接的相應(yīng)的本體連接，以及 所述本體連接中的每一個與FET偏置序列電路連接。
7.根據(jù)權(quán)利要求6所述的采樣/保持饋電開關(guān)，其中，所述FET偏置序列電路通過多個本體偏置線與所述本體連接相連，所述多個本 體偏置線包括與PMOS開關(guān)FET的本體連接相連的PMOS開關(guān)FET偏置線、與PMOS偽FET的 本體連接相連的PMOS偽FET偏置線、與NMOS開關(guān)FET的本體連接相連的NMOS開關(guān)FET偏 置線和與NMOS偽FET的本體連接相連的NMOS偽FET偏置線。
8.根據(jù)權(quán)利要求7所述的采樣/保持饋電開關(guān)，其中，所述FET偏置序列電路被配置為接收所述CLK、所述NCLK信號、輸入信號、保持 信號、GND和Vdd供電；以及被配置為與CLK處于GND電壓同時地將輸入節(jié)點與PMOS開關(guān) FET偏置線和NMOS開關(guān)偏置線連接，將Vdd電壓與PMOS開關(guān)FET偏置線連接，以及將GND電 壓與NMOS偽FET偏置線連接；以及被配置為與CLK處于Vdd電壓同時地將Vdd電壓與PMOS 開關(guān)FET偏置線連接，將GND電壓與NMOS開關(guān)FET偏置線連接，以及將輸出節(jié)點與PMOS偽 FET偏置線和NMOS偽FET偏置線連接。
9.根據(jù)權(quán)利要求6所述的采樣/保持饋電開關(guān)，其中所述FET偏置序列電路包括 PMOS開關(guān)FET偏置序列電路，包括用于接收所述CLK的第一開關(guān)，所述第一開關(guān)響應(yīng)于所述CLK處于所述GND電壓，具有 將輸入節(jié)點與PMOS開關(guān)FET的本體連接相連的ON狀態(tài)；以及響應(yīng)于所述CLK處于所述Vdd 電壓，具有將輸入節(jié)點與PMOS開關(guān)FET的本體連接斷開的OFF狀態(tài)； 用于接收所述NCLK的第二開關(guān)，所述第二開關(guān)響應(yīng)于所述NCLK處于所述GND電壓，具 有將Vdd電壓與PMOS開關(guān)FET的本體偏置連接相連的ON狀態(tài)；以及響應(yīng)于所述NCLK處于 所述Vdd電壓，具有將Vdd節(jié)點與PMOS開關(guān)FET的本體連接斷開的OFF狀態(tài)；以及 PMOS偽FET偏置序列電路，包括用于接收所述CLK的第三開關(guān)，所述第三開關(guān)響應(yīng)于所述CLK處于所述GND電壓，具有 將Vdd電壓與PMOS偽FET的本體連接相連的ON狀態(tài)；以及響應(yīng)于所述CLK處于所述Vdd電壓，具有將Vdd電壓與PMOS偽FET的本體連接斷開的OFF狀態(tài)；以及用于接收所述NCLK的第四開關(guān)，所述第四開關(guān)響應(yīng)于所述NCLK處于所述GND電壓，具 有將輸出節(jié)點與PMOS偽FET的本體連接相連的ON狀態(tài)；以及響應(yīng)于所述NCLK處于所述Vdd 電壓，具有將輸出節(jié)點與PMOS偽FET的本體連接斷開的OFF狀態(tài)。
10.根據(jù)權(quán)利要求6所述的采樣/保持饋電開關(guān)，其中所述FET偏置序列電路還包括 NMOS開關(guān)FET偏置序列電路，包括用于接收所述CLK的第五開關(guān)，所述第五開關(guān)響應(yīng)于所述CLK處于所述GND電壓，具有 將輸入節(jié)點與NMOS開關(guān)FET的本體連接相連的ON狀態(tài)；以及響應(yīng)于所述CLK處于所述Vdd 電壓，具有將輸入節(jié)點與NMOS開關(guān)FET的本體連接斷開的OFF狀態(tài)；用于接收所述NCLK的第六開關(guān)，所述第六開關(guān)響應(yīng)于所述NCLK處于所述GND電壓，具 有將GND電壓與NMOS開關(guān)FET的本體連接相連的ON狀態(tài)；以及響應(yīng)于所述NCLK處于所述 Vdd電壓，具有將GND電壓與NMOS開關(guān)FET的本體連接 斷開的OFF狀態(tài)；以及 NMOS偽FET偏置序列電路，包括用于接收所述NCLK的第七開關(guān)，所述第七開關(guān)響應(yīng)于所述NCLK處于所述GND電壓，具 有將輸出節(jié)點與NMOS偽FET的本體連接相連的ON狀態(tài)；以及響應(yīng)于所述NCLK處于所述Vdd 電壓，具有將輸出節(jié)點與NMOS偽FET的本體連接斷開的OFF狀態(tài)；以及用于接收所述CLK的第八開關(guān)，所述第八開關(guān)響應(yīng)于所述CLK處于所述GND電壓，具有 將GND電壓與NMOS偽FET的本體連接相連的ON狀態(tài)；以及響應(yīng)于所述CLK處于所述Vdd電 壓，具有將GND電壓與NMOS偽FET的本體連接斷開的OFF狀態(tài)。
11.根據(jù)權(quán)利要求2所述的采樣/保持饋電開關(guān)，其中，所述時鐘生成電路接收給定的時鐘信號CLK_IN，以作為響應(yīng)，生成CLK和所述 CLK的反信號NCLK，所述時鐘生成電路包括由具有給定PMOS晶體管大小的一個PMOS晶體管和具有給定NMOS晶體管大小的一個 NMOS晶體管形成的反相器，用于接收CLK_IN，并作為響應(yīng)，生成所述NCLK ；以及常開緩沖器，用于接收所述CLK_IN，并作為響應(yīng)，生成所述CLK，所述常開緩沖器由具 有所述給定PMOS晶體管大小的PMOS晶體管和具有所述給定NMOS晶體管大小的NMOS晶體 管形成。
12.根據(jù)權(quán)利要求1所述的采樣/保持饋電開關(guān)，其中，第一 PMOS信號支路和第二 PMOS信號支路中的PMOS開關(guān)FET中的每一個具有給 定的PMOS幾何形狀、給定的性能相關(guān)PMOS尺寸、以及給定的PMOS物理實現(xiàn)取向；以及第一 PMOS信號支路和第二 PMOS信號支路中的PMOS偽FET中的每一個具有與所述給 定的PMOS幾何形狀、所述給定的性能相關(guān)PMOS尺寸、以及所述給定的PMOS物理實現(xiàn)取向 相同的PMOS幾何形狀、性能相關(guān)PMOS尺寸、以及PMOS物理實現(xiàn)取向。
13.根據(jù)權(quán)利要求1所述的采樣/保持饋電開關(guān)，其中，第一 NMOS信號支路和第二 NMOS信號支路中的NMOS開關(guān)FET中的每一個具有給 定的NMOS幾何形狀、給定的性能相關(guān)NMOS尺寸、以及給定的NMOS物理實現(xiàn)取向；以及 第一匪OS信號支路和第二 NMOS信號支路中的NMOS偽FET中的每一個具有與所述給定的NMOS幾何形狀、所述給定的性能相關(guān)NMOS尺寸、以及所述給定的NMOS物理實現(xiàn)取向 相同的NMOS幾何形狀、性能相關(guān)NMOS尺寸、以及NMOS物理實現(xiàn)。
全文摘要
采樣保持饋電開關(guān)，具有并聯(lián)的PMOS分支和并聯(lián)的NMOS分支，每個從輸入節(jié)點延伸至與保持電容器連接的輸出節(jié)點。每個PMOS分支具有與相匹配的PMOS偽FET連接的PMOS開關(guān)FET，以及每個NMOS分支具有與相匹配的NMOS偽FET連接的NMOS開關(guān)FET。采樣時鐘將PMOS開關(guān)FET接通和斷開，同步反采樣時鐘產(chǎn)生PMOS偽FET的互補的on-off切換。同時，同步反采樣時鐘將NMOS開關(guān)FET接通和斷開，以及采樣時鐘產(chǎn)生NMOS偽FET的互補的on-off切換。偏置序列電路以互補的方式偏置PMOS開關(guān)FET的本體和PMOS偽FET的本體，也以互補的方式偏置NMOS開關(guān)FET的本體和NMOS偽FET的本體。PMOS偽FET的on-off切換注入抵消了通過PMOS信號開關(guān)FET注入的電荷的電荷，以及注入抵消了通過PMOS信號開關(guān)FET注入的偽信號脈沖的偽信號脈沖。NMOS偽FET的on-off切換注入抵消了通過NMOS信號開關(guān)FET注入的電荷的電荷，以及注入抵消了通過NMOS信號開關(guān)FET注入的偽信號脈沖的偽信號脈沖。
文檔編號H03K17/687GK102111138SQ20101057870
公開日2011年6月29日 申請日期2010年12月3日 優(yōu)先權(quán)日2009年12月3日
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