專利名稱：存儲(chǔ)器及其數(shù)據(jù)備份方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)器設(shè)計(jì)方法，尤其是一種存儲(chǔ)器及其數(shù)據(jù)備份方法。
背景技術(shù)：
電腦系統(tǒng)突發(fā)斷電后的數(shù)據(jù)備份技術(shù)，已經(jīng)被廣泛應(yīng)用于存儲(chǔ)器設(shè)計(jì)領(lǐng)域。參閱 圖ι所示，為傳統(tǒng)的存儲(chǔ)器設(shè)計(jì)，當(dāng)電腦系統(tǒng)斷電后，系統(tǒng)控制芯片16將內(nèi)存10中的數(shù)據(jù) 直接拷貝到快閃記憶體(Flash memory) 18，在電腦系統(tǒng)恢復(fù)供電時(shí)，再將快閃記憶體18中 的數(shù)據(jù)傳回至內(nèi)存10。但是，這種數(shù)據(jù)備份方法是將數(shù)據(jù)明碼存儲(chǔ)在快閃記憶體18中，數(shù) 據(jù)保密性不足。同時(shí)，為了保證數(shù)據(jù)備份的完整性，快閃記憶體18的存儲(chǔ)容量必須大于等 于內(nèi)存10的存儲(chǔ)容量，導(dǎo)致快閃記憶體18的使用率太低(1 1)，增加了數(shù)據(jù)備份成本。

發(fā)明內(nèi)容
鑒于以上內(nèi)容，有必要提供一種存儲(chǔ)器，其可在電子設(shè)備斷電后，將內(nèi)存中的數(shù)據(jù) 進(jìn)行編碼壓縮后存儲(chǔ)至快閃記憶體，當(dāng)電子設(shè)備恢復(fù)供電后，再將快閃記憶體中的數(shù)據(jù)解 碼傳回至內(nèi)存。鑒于以上內(nèi)容，還有必要提供一種利用上述存儲(chǔ)器進(jìn)行數(shù)據(jù)備份的方法，其可在 電子設(shè)備斷電后，將內(nèi)存中的數(shù)據(jù)進(jìn)行編碼壓縮后存儲(chǔ)至快閃記憶體，當(dāng)電子設(shè)備恢復(fù)供 電后，再將快閃記憶體中的數(shù)據(jù)解碼傳回至內(nèi)存。所述存儲(chǔ)器，包括備份電源、電源控制器、電源控制程序、系統(tǒng)控制芯片和快閃記 憶體，該電源控制器與備份電源和電源控制程序連接，該系統(tǒng)控制芯片與電源控制器連接， 其中，該系統(tǒng)控制芯片和快閃記憶體之間連接有現(xiàn)場(chǎng)可編程門陣列。所述利用上述存儲(chǔ)器進(jìn)行數(shù)據(jù)備份的方法，包括如下步驟當(dāng)電子設(shè)備斷電時(shí)，啟 動(dòng)備份電源；系統(tǒng)控制芯片將內(nèi)存中的數(shù)據(jù)讀出，寫入現(xiàn)場(chǎng)可編程門陣列；現(xiàn)場(chǎng)可編程門 陣列對(duì)該數(shù)據(jù)進(jìn)行編碼，將編碼后的數(shù)據(jù)存儲(chǔ)至快閃記憶體。相較于現(xiàn)有技術(shù)，所述的存儲(chǔ)器數(shù)據(jù)備份方法及相應(yīng)的存儲(chǔ)器，在電子設(shè)備斷電 后，將內(nèi)存中的數(shù)據(jù)進(jìn)行編碼后存儲(chǔ)至快閃記憶體，當(dāng)電子設(shè)備恢復(fù)供電后，再將快閃記憶 體中的數(shù)據(jù)解碼傳回至內(nèi)存。由于快閃記憶體中存儲(chǔ)的數(shù)據(jù)經(jīng)過(guò)了編碼保護(hù)，提高了數(shù)據(jù) 備份的安全性。另外，由于編碼后的數(shù)據(jù)經(jīng)過(guò)了壓縮，快閃記憶體中可以備份比內(nèi)存容量更 多的數(shù)據(jù)，降低了數(shù)據(jù)備份的成本。


圖1是現(xiàn)有技術(shù)中存儲(chǔ)器的硬件架構(gòu)圖。圖2是本發(fā)明數(shù)據(jù)備份方法中所使用存儲(chǔ)器的硬件架構(gòu)圖。圖3是圖2存儲(chǔ)器中的現(xiàn)場(chǎng)可編程門陣列的邏輯線路圖。圖4是本發(fā)明數(shù)據(jù)備份方法較佳實(shí)施例的流程圖。
具體實(shí)施方式

如圖2所示，是本發(fā)明數(shù)據(jù)備份方法中所使用存儲(chǔ)器的硬件架構(gòu)圖。該存儲(chǔ)器5 通過(guò)連接器(如PCI-E接口)12與北橋11連接，北橋11通過(guò)數(shù)據(jù)線(如DDR2數(shù)據(jù)線)與 內(nèi)存10連接。其中，所述存儲(chǔ)器5包括備份電源13、電源控制器14、電源控制程序15、 系統(tǒng)控制芯片(如System-on-Chip，SoC) 16、現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array, FPGA) 17、快閃記憶體(Flash Memory) 18、降壓線路(如 Point of Load, POL 線路)19、內(nèi)存模塊20等。在本實(shí)施例中，所述內(nèi)存模塊20為DDR2 DMM(Dual In-line MemoryModules,雙列直插式內(nèi)存模塊)，所述電源控制程序15可以固化在一個(gè)芯片中，如 PROM(ProgrammabIe Read-Only Memory，可編程只讀存儲(chǔ)器)。系統(tǒng)控制芯片16通過(guò)數(shù)據(jù)線(如PCI-E數(shù)據(jù)線)與連接器12連接，電源控制器14 通過(guò)數(shù)據(jù)線與備份電源13和電源控制程序15連接，電源控制程序15通過(guò)數(shù)據(jù)線與降壓電 路19連接，電源控制器14和電源控制程序15通過(guò)數(shù)據(jù)線(如Inter Integrated Circuit, I2C數(shù)據(jù)線)與連接器12連接，系統(tǒng)控制芯片16通過(guò)數(shù)據(jù)線與內(nèi)存模塊20連接。相比現(xiàn) 有技術(shù)中的存儲(chǔ)器5(參閱圖1所示)的系統(tǒng)控制芯片16直接與快閃記憶體18連接，而圖 2中的系統(tǒng)控制芯片16通過(guò)現(xiàn)場(chǎng)可編程門陣列17與快閃記憶體18連接，該現(xiàn)場(chǎng)可編程門 陣列17的邏輯線路圖參閱圖3所示。如圖3所示，是圖2存儲(chǔ)器5中的現(xiàn)場(chǎng)可編程門陣列17的邏輯線路圖。在本實(shí)施 例中，該現(xiàn)場(chǎng)可編程門陣列17包括機(jī)率運(yùn)算單元21、緩存區(qū)22、區(qū)間電路23、二進(jìn)制化單 元24、延時(shí)區(qū)25、位址重定單元26等。其中，所述緩存區(qū)22與機(jī)率運(yùn)算單元21和區(qū)間電 路23連接，所述區(qū)間電路23與機(jī)率運(yùn)算單元21、二進(jìn)制化單元24和位址重定單元26連 接，所述延時(shí)區(qū)25與位址重定單元26連接。其中，現(xiàn)場(chǎng)可編程門陣列17的具體功能參見(jiàn) 圖4中步驟S3的描述。如圖4所示，是本發(fā)明數(shù)據(jù)備份方法較佳實(shí)施例的流程圖。步驟Si，當(dāng)電子設(shè)備(如電腦)斷電時(shí)，電源控制程序15向電源控制器14發(fā)送電 源控制指令，然后，電源控制器14根據(jù)該電源控制指令啟動(dòng)備份電源13。此后，由備份電源 13提供電源給內(nèi)存10和系統(tǒng)控制芯片16，以保證內(nèi)存10中的數(shù)據(jù)暫時(shí)不會(huì)丟失。步驟S2，系統(tǒng)控制芯片16通過(guò)北橋11和連接器12，將內(nèi)存10中的數(shù)據(jù)讀出，寫 入現(xiàn)場(chǎng)可編程門陣列17。步驟S3，現(xiàn)場(chǎng)可編程門陣列17對(duì)該數(shù)據(jù)進(jìn)行編碼，將編碼后的數(shù)據(jù)存儲(chǔ)至快閃記 憶體18。由于經(jīng)過(guò)現(xiàn)場(chǎng)可編程門陣列17編碼后的數(shù)據(jù)經(jīng)過(guò)了壓縮，所占位元較少，快閃記 憶體中18可以備份比內(nèi)存10容量更多的數(shù)據(jù)，提高了快閃記憶體18的利用率，降低了數(shù) 據(jù)備份的成本。另外，由于快閃記憶體18中存儲(chǔ)的數(shù)據(jù)經(jīng)過(guò)了編碼保護(hù)，可避免重要的運(yùn) 算資料直接暴露在快閃記憶體18中，增加了數(shù)據(jù)保密性。如下所述，是現(xiàn)場(chǎng)可編程門陣列17對(duì)數(shù)據(jù)進(jìn)行編碼的具體過(guò)程。(1)現(xiàn)場(chǎng)可編程門陣列17的機(jī)率運(yùn)算單元21利用無(wú)損數(shù)據(jù)編碼算法，計(jì)算字符 序列(如ASCII碼中的256個(gè)字符)中每個(gè)字符的累加出現(xiàn)機(jī)率，并將該字符序列中每個(gè) 字符的累加出現(xiàn)機(jī)率存儲(chǔ)在緩存區(qū)22中。在本實(shí)施例中，無(wú)損數(shù)據(jù)編碼算法為算術(shù)編碼 (ArithmeticCoding)。(2)當(dāng)該字符序列中所有字符的累加出現(xiàn)機(jī)率都已計(jì)算完畢時(shí)，機(jī)率運(yùn)算單元21向緩存區(qū)22發(fā)出編碼指令(以Ae表示)，將緩存區(qū)22中每個(gè)字符的累加出現(xiàn)機(jī)率傳送至 區(qū)間電路23。(3)區(qū)間電路23根據(jù)該字符序列中每個(gè)字符的累加出現(xiàn)機(jī)率計(jì)算出該字符 序列中每個(gè)字符的編碼區(qū)間，并從機(jī)率運(yùn)算單元21獲取待編碼數(shù)據(jù)(以Data表示，如 “ABBAC”)，根據(jù)該字符序列中每個(gè)字符的編碼區(qū)間計(jì)算出待編碼數(shù)據(jù)中最后一個(gè)字符的編 碼區(qū)間。
(4)區(qū)間電路23將待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間大小(以Count表示) 傳送給位址重定單元26。同時(shí)，區(qū)間電路23將待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間傳送 給二進(jìn)制化單元24。位址重定單元26從延時(shí)區(qū)25中取出待編碼數(shù)據(jù)編碼前的位址(以 Address表示)，根據(jù)待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間大小，重新定位待編碼數(shù)據(jù)的 位址，并將待編碼數(shù)據(jù)重新定位后的位址傳送給快閃記憶體18。同時(shí)，二進(jìn)制化單元24將 待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間轉(zhuǎn)換成二進(jìn)制數(shù)據(jù)，并傳送給快閃記憶體18。(5)當(dāng)待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間轉(zhuǎn)換成二進(jìn)制數(shù)據(jù)后，使能信號(hào) (以Signal表示)從延時(shí)區(qū)25中傳送給快閃記憶體18。以下舉例說(shuō)明利用算術(shù)編碼進(jìn)行數(shù)據(jù)編碼的過(guò)程假設(shè)有一個(gè)以A、B、C、D、E五個(gè)出現(xiàn)機(jī)率均等的字符組成的字符序列，則A、B、C、 D、E的初始機(jī)率如下A :0 — 1/5，B 1/5 — 2/5，C 2/5 — 3/5，D 3/5 — 4/5，E 4/5 — 1。假設(shè)需要編碼的數(shù)據(jù)為“ABBAC”，則A、B、C、D、E的累加出現(xiàn)機(jī)率為A 1/5 — 2/6 — 2/7 — 2/8 — 3/9 — 3/10 ；B 1/5 — 1/6 — 2/7 — 3/8 — 3/9 — 3/10 ；C 1/5 — 1/6 — 1/7 — 1/8 — 1/9 — 2/10 ；D 1/5 — 1/6 — 1/7 — 1/8 — 1/9 — 1/10 ；E 1/5 — 1/6 — 1/7 — 1/8 — 1/9 — 1/10。根據(jù)A、B、C、D、E的累加出現(xiàn)機(jī)率計(jì)算出A、B、C、D、E的編碼區(qū)間為A
所以，待編碼數(shù)據(jù)“ABBAC”中最后一個(gè)字符“C”的編碼區(qū)間為
最后應(yīng)說(shuō)明的是，以上實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案而非限制，盡管參照 較佳實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對(duì)本發(fā)明的 技術(shù)方案進(jìn)行修改或等同替換，而不脫離本發(fā)明技術(shù)方案的精神和范圍。
權(quán)利要求
一種存儲(chǔ)器，包括備份電源、電源控制器、電源控制程序、系統(tǒng)控制芯片和快閃記憶體，該電源控制器與備份電源和電源控制程序連接，該系統(tǒng)控制芯片與電源控制器連接，其特征在于該系統(tǒng)控制芯片和快閃記憶體之間連接有現(xiàn)場(chǎng)可編程門陣列。
2.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于，所述現(xiàn)場(chǎng)可編程門陣列包括機(jī)率運(yùn)算單 元、緩存區(qū)、區(qū)間電路、二進(jìn)制化單元、延時(shí)區(qū)、位址重定單元，其中所述機(jī)率運(yùn)算單元，用于計(jì)算字符序列中每個(gè)字符的累加出現(xiàn)機(jī)率，并其存儲(chǔ)在緩存 區(qū)中；所述機(jī)率運(yùn)算單元，還用于當(dāng)該字符序列中所有字符的累加出現(xiàn)機(jī)率都已計(jì)算完畢 時(shí)，將緩存區(qū)中每個(gè)字符的累加出現(xiàn)機(jī)率傳送至區(qū)間電路；所述區(qū)間電路，用于根據(jù)該字符序列中每個(gè)字符的累加出現(xiàn)機(jī)率計(jì)算出該字符序列中 每個(gè)字符的編碼區(qū)間；所述區(qū)間電路，還用于從機(jī)率運(yùn)算單元獲取待編碼數(shù)據(jù)，根據(jù)該字符序列中每個(gè)字符 的編碼區(qū)間計(jì)算出待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間，并將待編碼數(shù)據(jù)中最后一個(gè)字 符的編碼區(qū)間大小傳送給位址重定單元，同時(shí)將待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間傳 送給二進(jìn)制化單元；所述位址重定單元，用于根據(jù)待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間大小，重新定位 待編碼數(shù)據(jù)的位址，并將待編碼數(shù)據(jù)重新定位后的位址傳送給快閃記憶體；所述二進(jìn)制化單元，用于將待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間轉(zhuǎn)換成二進(jìn)制數(shù) 據(jù)，并傳送給快閃記憶體；及當(dāng)待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間轉(zhuǎn)換成二進(jìn)制數(shù)據(jù)后，使能信號(hào)從延時(shí)區(qū)中 傳送給快閃記憶體。
3.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于，該存儲(chǔ)器通過(guò)連接器與北橋連接到內(nèi)存。
4.如權(quán)利要求3所述的存儲(chǔ)器，其特征在于，所述連接器為PCI-E接口。
5.一種利用權(quán)利要求1中的存儲(chǔ)器進(jìn)行數(shù)據(jù)備份的方法，其特征在于，該方法包括如 下步驟當(dāng)電子設(shè)備斷電時(shí)，啟動(dòng)備份電源；系統(tǒng)控制芯片將內(nèi)存中的數(shù)據(jù)讀出，寫入現(xiàn)場(chǎng)可編程門陣列；及 現(xiàn)場(chǎng)可編程門陣列對(duì)該數(shù)據(jù)進(jìn)行編碼，將編碼后的數(shù)據(jù)存儲(chǔ)至快閃記憶體。
6.如權(quán)利要求5所述的存儲(chǔ)器數(shù)據(jù)備份方法，其特征在于，該方法還包括步驟當(dāng)電子設(shè)備電源恢復(fù)時(shí)，現(xiàn)場(chǎng)可編程門陣列將快閃記憶體中的數(shù)據(jù)進(jìn)行解碼后傳送至 系統(tǒng)控制芯片；及系統(tǒng)控制芯片將解碼后的數(shù)據(jù)傳回內(nèi)存。
7.如權(quán)利要求5所述的存儲(chǔ)器數(shù)據(jù)備份方法，其特征在于，所述步驟啟動(dòng)備份電源包括電源控制程序向電源控制器發(fā)送電源控制指令；及 電源控制器根據(jù)該電源控制指令啟動(dòng)備份電源。
8.如權(quán)利要求5所述的存儲(chǔ)器數(shù)據(jù)備份方法，其特征在于，所述步驟現(xiàn)場(chǎng)可編程門陣 列對(duì)該數(shù)據(jù)進(jìn)行編碼包括機(jī)率運(yùn)算單元利用無(wú)損數(shù)據(jù)編碼算法，計(jì)算字符序列中每個(gè)字符的累加出現(xiàn)機(jī)率，并將該字符序列中每個(gè)字符的累加出現(xiàn)機(jī)率存儲(chǔ)在緩存區(qū)中；當(dāng)該字符序列中所有字符的累加出現(xiàn)機(jī)率都已計(jì)算完畢時(shí)，機(jī)率運(yùn)算單元向緩存區(qū)發(fā) 出編碼指令，將緩存區(qū)中每個(gè)字符的累加出現(xiàn)機(jī)率傳送至區(qū)間電路；區(qū)間電路根據(jù)該字符序列中每個(gè)字符的累加出現(xiàn)機(jī)率計(jì)算出該字符序列中每個(gè)字符 的編碼區(qū)間，并從機(jī)率運(yùn)算單元獲取待編碼數(shù)據(jù)，根據(jù)該字符序列中每個(gè)字符的編碼區(qū)間 計(jì)算出待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間；區(qū)間電路將待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間大小傳送給位址重定單元，同時(shí)， 將待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間傳送給二進(jìn)制化單元；位址重定單元根據(jù)待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間大小，重新定位待編碼數(shù)據(jù) 的位址，并將待編碼數(shù)據(jù)重新定位后的位址傳送給快閃記憶體；二進(jìn)制化單元將待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間轉(zhuǎn)換成二進(jìn)制數(shù)據(jù)，并傳送給 快閃記憶體；及當(dāng)待編碼數(shù)據(jù)中最后一個(gè)字符的編碼區(qū)間轉(zhuǎn)換成二進(jìn)制數(shù)據(jù)后，使能信號(hào)從延時(shí)區(qū)中 傳送給快閃記憶體。
9.如權(quán)利要求8所述的存儲(chǔ)器數(shù)據(jù)備份方法，其特征在于，所述字符序列為ASCII碼中 的256個(gè)字符。
10.如權(quán)利要求9所述的存儲(chǔ)器數(shù)據(jù)備份方法，其特征在于，所述無(wú)損數(shù)據(jù)編碼算法為 算術(shù)編碼。
全文摘要
一種存儲(chǔ)器數(shù)據(jù)備份方法，包括如下步驟當(dāng)電子設(shè)備斷電時(shí)，啟動(dòng)備份電源；系統(tǒng)控制芯片將內(nèi)存中的數(shù)據(jù)讀出，寫入現(xiàn)場(chǎng)可編程門陣列；現(xiàn)場(chǎng)可編程門陣列對(duì)該數(shù)據(jù)進(jìn)行編碼，將編碼后的數(shù)據(jù)存儲(chǔ)至快閃記憶體。本發(fā)明還提供一種用于數(shù)據(jù)備份的存儲(chǔ)器。利用本發(fā)明可以在電子設(shè)備斷電后，將內(nèi)存中的數(shù)據(jù)進(jìn)行編碼壓縮后存儲(chǔ)至快閃記憶體。
文檔編號(hào)H03M7/30GK101957784SQ20091030448
公開日2011年1月26日 申請(qǐng)日期2009年7月17日 優(yōu)先權(quán)日2009年7月17日
發(fā)明者唐慶宗 申請(qǐng)人:鴻富錦精密工業(yè)(深圳)有限公司;鴻海精密工業(yè)股份有限公司