專利名稱：用于可編程邏輯集成電路器件的低功率收發(fā)器結(jié)構(gòu)的制作方法
用于可編程邏輯集成電路器件的低功率收發(fā)器結(jié)構(gòu)發(fā)明領(lǐng)域0001本發(fā)明涉及可編程邏輯集成電路器件("PLD")，且更具體地涉 及PLD上使用的輸入/輸出(收發(fā)器)電路。
背景技術(shù)：
0002PLD通常被意指為相對通用的器件。這意味著PLD產(chǎn)品通常被 設(shè)計成能夠支持各種用戶可能希望將該器件用于其中的任何使用范圍。 通過使一種PLD產(chǎn)品能夠滿足這樣可能的使用的范圍，該產(chǎn)品的市場規(guī)?？杀辉鲩L。增長的銷售量可有助于降低產(chǎn)品的單位成本。0003賦予PLD產(chǎn)品各種性能具有增長PLD的功率損耗的傾向。對于 產(chǎn)品的一些潛在用戶來說，這會是重大的問題。因此，尋找到賦予PLD 產(chǎn)品廣泛的性能范圍且同時降低PLD的功率損耗的方法是令人期望的， 特別是當關(guān)心功率損耗的用戶不需要某些性能時。PLD的輸入/輸出(收 發(fā)器)部分尤其要考慮這個問題。這是因為存在許多不同的PLD產(chǎn)品能 夠支持的通信協(xié)議。能夠做到這點的某些方面可大大有助于PLD的功率 損耗。但是關(guān)心功率損耗的潛在用戶可能不需要更高的PLD的通信性能， 且因此提供可被配置用于高性能通信或低功率運行的PLD收發(fā)器結(jié)構(gòu)將 是有用的。發(fā)明內(nèi)容0004根據(jù)本發(fā)明的某些可能的方面，包括核心電路和高速串行接口 ("HSSr)或收發(fā)器電路的PLD損耗的功率可以通過降低外部電源和內(nèi) 部調(diào)節(jié)器的電壓來降低，所述外部電源和內(nèi)部調(diào)節(jié)器共同給高速串行接 口電路的至少一些元件提供功率。這對于降低的功率損耗是重要的PLD 應用是可能的。它可能限制PLD可達到的高端性能，但是可接受的，以 換取降低的功率損耗。0005本發(fā)明的另一可能的方面涉及提供與高速串行接口電路的一個或一個以上元件相關(guān)的路由電路(routing circuitry),該路由電路允許穩(wěn) 定的功率信號或不穩(wěn)定的功率信號被施加到相關(guān)的HSSI元件(多個)。 如果不穩(wěn)定的功率在特定的應用中是可接受的，則降低該功率的外部源 的電壓也是可能的(例如，因為調(diào)節(jié)器的電壓降己被除去)。有時需要穩(wěn) 定功率的HSSI元件通常是模擬收發(fā)器元件，諸如壓控振蕩器電路、電荷 泵電路以及HSSI電路的物理介質(zhì)連接("PMA")部分中的類似電路。0006根據(jù)本發(fā)明的其它可能的方面，與以上提到的電路類似的路由 電路可包括向與路由電路相關(guān)的HSSI元件(多個)選擇性地施加來自另 一個外部電源的功率的能力。該其它外部電源的電壓可低于與以上提到 的調(diào)節(jié)器相關(guān)的外部電源的電壓。0007本發(fā)明的其它可能的方面涉及如何使用并供電HSSI電路中的協(xié) 議編碼子層("PCS")電路。該協(xié)議編碼子層被提供用于處理在PMA和 PLD的核心(例如，可編程邏輯)電路之間傳輸中的信號。PCS電路主 要是數(shù)字電路(與PMA相比，其通常包括明顯的模擬特征)。根據(jù)本發(fā) 明，旁路電路可被提供用于允許PCS被選擇性地旁路。如果旁路路由被 使用，則信號在PMA與核心之間更直接地行進(即，不經(jīng)過PCS)。此 旁路路由可用于，例如，包含相對低數(shù)據(jù)速率的應用。在那種情況下， 可通過關(guān)閉(gating off)時鐘信號或?qū)⒁云渌绞降竭_PCS的信號和域 通過使PCS斷電的方式節(jié)省PCS功率。0008通過附圖和以下詳細說明，本發(fā)明的更多特征、其性質(zhì)和各種 優(yōu)點將更為顯著。


0009圖1是可用于解釋本發(fā)明的某些原理的典型電路的簡化方塊圖。0010圖2示出了根據(jù)本發(fā)明的某些方面的圖1的替代的說明性實施0011圖3示出了根據(jù)本發(fā)明的某些方面的圖1的替代的另一說明性 實施例。0012圖4是包括高速串行接口或收發(fā)器電路的說明性PLD的簡化的 示意方塊圖。0013圖5是圖4電路的代表性部分的說明性結(jié)構(gòu)的更為詳細的簡化 示意方塊圖。0014圖6是有些類似于圖3的簡化示意方塊圖，但包含附加的元件、 選擇和變化。0015圖7是可用于解釋本發(fā)明的某些方面的簡化功率損耗圖。0016圖8是類似于圖4的一部分的簡化示意方塊圖，但另外示出了 本發(fā)明的某些可能方面的說明性實施例。0017圖9總體上類似于圖8，但另外示出了本發(fā)明的其它可能方面的 說明性實施例。0018圖10是用于解釋本發(fā)明的其它可能方面電路的簡化示意方塊圖。0019圖11示出了根據(jù)本發(fā)明的那些其它可能方面的圖10電路的更改。0020圖12總體上類似于圖9，但另外示出了本發(fā)明的其它可能方面 的說明性實施例。
具體實施方式
0021通過進一步的簡要背景，通用的、寬范圍(wide-range)的收發(fā)器賦予PLD用戶有關(guān)諸如選擇系統(tǒng)數(shù)據(jù)速率和進一步的系統(tǒng)升級方面的 考慮的便利。但是，這種收發(fā)器支持的對更高數(shù)據(jù)速率的性能需求可能 對只對收發(fā)器數(shù)據(jù)范圍的較低部分感興趣的那些用戶構(gòu)成功率負擔。對 于一些用戶，功率損耗可能是選擇PLD廠家的關(guān)鍵問題。因此在PLD結(jié) 構(gòu)的設(shè)計中賦予功率損耗重要的角色是令人期望的。此外，每個連續(xù)的 技術(shù)節(jié)點(例如，集成電路("IC")制造技術(shù)中每個連續(xù)的主要改進) 趨向于增加收發(fā)器電路元件可被集成的程度(例如，PLD上彼此更臨近 地放置)。這可以將系統(tǒng)噪聲考慮到結(jié)構(gòu)的決策中。通常將調(diào)節(jié)器和多個 收發(fā)器通道集成以阻止一個通道的噪聲影響另一通道。但是，這種調(diào)節(jié) 器又給PLD帶來另外的功率消耗。如果具有競爭性的功率分析對用戶變 得重要，則對具有通用的、寬范圍的收發(fā)器的傳統(tǒng)PLD產(chǎn)品的功率需求 會使該產(chǎn)品處于相對于具有更受限的數(shù)據(jù)范圍能力的另一種產(chǎn)品不利的 地位。因此本發(fā)明的目標是為先進的技術(shù)節(jié)點(例如，65納米的最小溝道長度)提供一種收發(fā)器結(jié)構(gòu)，所述結(jié)構(gòu)不僅具有寬的可編程數(shù)據(jù)速率 范圍和以大、多通道集成為目標的內(nèi)置噪聲抑制技術(shù)，其還具有用于可 能不需要原始抖動性能的低數(shù)據(jù)速率通信標準(協(xié)議)的低功率模式。0022圖1示出了可用于具有內(nèi)置調(diào)節(jié)器20的PLD IO的功率測量方 法。外部電源30提供3.3V功率(不穩(wěn)定的)。外部電源40提供1.2V功 率(不穩(wěn)定的)。電流測量裝置32測量PLD10從電源30獲取的電流量。 電流測量裝置42測量PLD 10從電源40獲取的電流量。0023從圖1中顯而易見的是，具有內(nèi)部調(diào)節(jié)器20的裝置10相對需 要所有外部調(diào)節(jié)器的裝置在測量的功率損耗量度方面處于劣勢。這是因 為，例如，板上(on-board)調(diào)節(jié)器20損耗的所有功率記作裝置10的功 率損耗。根據(jù)本發(fā)明的某些方面，可以采用以下描述的兩種方式中的任 一種降低系統(tǒng)功率。0024降低系統(tǒng)功率的一種方式是降低所需外部電源的電壓。例如， 圖2示出了圖1的替代方案，其中3.3V電源30被降低為2.5V電源30'， 并且其中3.3V調(diào)節(jié)器20被降低為2.5V調(diào)節(jié)器20'。這種方法通過降低 乘積I*V (電流乘以電壓)中的因子V降低了該乘積。由于這種電壓降 低，將在內(nèi)部穩(wěn)定電源中察覺到電壓余量(headroom)的降低，該穩(wěn)定 電源饋給收發(fā)器電路中的元件諸如壓控振蕩器("VCO")和電荷泵，該 收發(fā)器電路是PLD IO的一部分。(參見圖4和對關(guān)于這種收發(fā)器電路的 其它信息的相關(guān)討論。)為了補償這種降低的電壓余量，所謂的"高速檔(high gear)"可在VCO內(nèi)用于低數(shù)據(jù)速率。這通常不被推薦用于以性能 為重點的設(shè)計。但它對于低功率應用是可接受的。在后面的一些討論中 將詳述該選擇。0025降低系統(tǒng)功率的另一種可能的方法是給PLD10配備可編程的調(diào) 節(jié)器旁路，例如，如圖3所示。在圖3實施例中，3.3V電源30的功率被 施加到PLD 10上的3.3V調(diào)節(jié)器20，且還施加到也在PLD IO上的多路 復用器50的可選(或主要)輸入端之一。調(diào)節(jié)器20的輸出被施加到多 路復用器("mux") 50的另一可選輸入端。mux50可以選擇其主要的或 可選輸入的任一個作為其輸出信號源。該抉擇或選擇由mux 50的選擇控 制輸入控制，該選擇控制信號可來自也在PLD 10上的結(jié)構(gòu)存儲器元件52。存儲器元件52作為PLD IO的結(jié)構(gòu)的一部分通常是可編程的以執(zhí)行 PLD的用戶希望PLD執(zhí)行的所有任務(wù)。因此如果用戶的應用不是特別關(guān) 注性能，而是更關(guān)心節(jié)省功率，則用戶可以對存儲器單元52進行編程以 通過mux 50使調(diào)節(jié)器20被旁路。另一方面，如果用戶的應用更關(guān)心性 能，則用戶可以對存儲器單元52進行編程以使mux 50從調(diào)節(jié)器20獲得 輸出(即，在電路中包括調(diào)節(jié)器20，而不旁路掉調(diào)節(jié)器)。當調(diào)節(jié)器20 被旁路時，操作調(diào)節(jié)器所需的電壓降被除去。這降低了功率損耗，因為 外部電源30不是3.3V而可以是，例如被設(shè)置為1.8V。這降低了功率損 耗，盡管它會導致抖動增加。但是，假設(shè)是當功率損耗極為重要時，一 些性能問題(諸如抖動增加)是可以允許的。0026圖3中3.3V元件20和30的使用只是示例，并且這些元件可以 替代地具有任何其它期望的電壓值。0027圖4圖解說明可以使用本發(fā)明的各方面的一類PLD收發(fā)器電路。 圖5更為詳細地示出了圖4電路的代表性部分的說明性實施例。圖4和 圖5電路的基礎(chǔ)可以傳統(tǒng)的。因此，下文對這些圖的說明稍微作了簡化。0028如圖4所示，PLD 10包括PLD核心電路90和收發(fā)器電路100。 PLD核心電路90通常是PLD的主要部分。它包括，例如，PLD的通用 可編程邏輯電路。收發(fā)器電路100可以只是PLD 10上的這種電路的一個 代表性實例。收發(fā)器電路100通常用來發(fā)送和/或接收一個或一個以上高 速串行數(shù)據(jù)信號。0029收發(fā)器電路100包括兩個主要方面。這兩個方面是協(xié)議編碼子 層("PCS")電路200和物理介質(zhì)(或媒體)連接("PMA")電路300。0030圖4所示的收發(fā)器電路100包括一個"四邊形"的這種電路。 這樣電路100包括實際收發(fā)器電路的四個通道CHO、 CH1、 CH2和CH3 和時鐘乘法器電路CMU的一個通道。收發(fā)器電路的每個通道CH0-CH3 包括(PMA300中)接收器部分310和發(fā)射器部分320。接收器部分310 包括用于接收差動(differential)串行數(shù)據(jù)信號的輸入管腳312、輸入緩 沖電路314、用于恢復來自輸入信號的時鐘與數(shù)據(jù)信息的時鐘與數(shù)據(jù)恢復("CDR")電路316和用于將恢復的串行數(shù)據(jù)信息轉(zhuǎn)換成并行數(shù)據(jù)信息 的串并轉(zhuǎn)換器(Deser)電路。發(fā)射器部分320包括用于選擇時鐘信號的多路復用器("mux")322、用于將并行數(shù)據(jù)轉(zhuǎn)換成串行格式的串行器(Ser) 電路324、輸出驅(qū)動器電路326和差動的串行輸出管腳328。
0031每個收發(fā)器通道CH0-CH3的PCS部分330可包括這些電路， 諸如8位/10位(8B/10B)編碼器/解碼器、速率匹配電路、字對齊
(alignment)電路、各種狀態(tài)機和對通過PCS在PMA和核心之間傳輸 中的信號(通常是數(shù)據(jù)信號)進行操作的類似電路。PCS電路330在相 關(guān)的PMA收發(fā)器電路和PLD核心電路90之間的任一方向或兩個方向上 傳遞并行數(shù)據(jù)。相對于趨向包括一些模擬信號方面的PMA電路300， PCS 電路200趨向于完全數(shù)字化。
0032CMU通道包括發(fā)射器PLL電路(例如，340)的兩個子通道。 每個這樣的子通道包括用于接收差動的參考時鐘信號的輸入管腳342、輸 入緩沖電路344、鎖相環(huán)("PLL")電路346、輸出驅(qū)動器電路348和PCS 電路350。每個CMU通道340的功能之一是通過導線360的相應一根導 線提供分發(fā)給收發(fā)器通道CH0-CH3的時鐘信號。每個收發(fā)器通道 CH0-CH3的發(fā)射器部分320可以選擇導線360的任一根上的時鐘信號并 因此變成與也己經(jīng)選擇了同一時鐘信號的任何其它發(fā)射器部分320同步。
0033收發(fā)器通道CH0-CH3接收器部分310中代表性的一個的典型結(jié) 構(gòu)在圖5中更詳細地示出。除了重復顯示圖4的元件312和314外，圖5 中的元件有相位檢測器("PD") 410、電荷泵420、環(huán)路濾波器("LF") 430、壓控振蕩器("VCO")440、可編程后VCO除法器(post-VCO divider) 450、可編程反饋除法器460、相位-頻率檢測器("PFD") 470和數(shù)據(jù)鎖 存器(DLt) 480。圖5中下部的環(huán)路500可被稱為參考環(huán)路，其包括元 件420、 430、 440、 450、 460和470，這些元件以該順序連接在閉環(huán)序列 中。圖5中上部的環(huán)路510可被稱為數(shù)據(jù)環(huán)路，其包括元件410、 420、 430、 440和450，這些元件以該順序連接在閉環(huán)序列中。元件450的輸 出信號可被稱為重定時(retimed)時鐘信號。元件314的輸出信號被施 加到數(shù)據(jù)鎖存器480的數(shù)據(jù)輸入端。該鎖存器由重定時時鐘信號進行時 控。數(shù)據(jù)鎖存器的輸出信號可被稱為恢復的數(shù)據(jù)信號。
0034作為整體，圖5中的電路316是CDR電路。換句話說，該電路 可操作用于從施加到輸入管腳312的高速串行數(shù)據(jù)信號中恢復時鐘信號(引線452上的輸出)和串行數(shù)據(jù)信號(引線482上的輸出)。要以這種 方式運行，電路316需要被施加到PDF 470的輸入?yún)⒖紩r鐘信號Fref。 Fref不必與元件314的輸出信號相位同步，但在Fref的頻率和元件314 輸出信號的數(shù)據(jù)速率之間通常存在一種大家熟知的關(guān)系。
0035盡管圖5電路在上面被描述為包括PLL能力，但是本領(lǐng)域技術(shù) 人員將理解該電路可替代地被構(gòu)造為延遲鎖定環(huán)("DLL")電路。為了 簡化討論，應當理解本文提到的PLL對實際上是PLL的實施例和實際上 是DLL的可替代的實施例是通用的。
0036鑒于己經(jīng)結(jié)合圖4和5對PLD 10上的收發(fā)器電路的典型結(jié)構(gòu)進 行了描述，回到如圖1-3中調(diào)節(jié)器的使用(可以選擇的)，單個調(diào)節(jié)器如 20可用于給每個收發(fā)器通道中的靈敏模擬電路供電。這種靈敏電路的示 例包括VCO (如440)，電荷泵(如420)， PD-CP電平變換器和PFD-CP 電平變換器。但是，該列表只是說明性的，可以從該列表中除去這些元 件中的一些元件或可以添加其它元件，諸如相位檢測器(如410)和/或 相位-頻率檢測器(如470)。例如，在一些PLD中只有VCO (如440) 和電荷泵(如420)可以從調(diào)節(jié)器中獲得功率。通常，當數(shù)據(jù)速率增加時， 更多的電路受到調(diào)節(jié)器的保護是令人期望的。另一方面，對于不使用大 量收發(fā)器通道的非常低的數(shù)據(jù)速率應用，噪聲注入未必是關(guān)鍵性的。在 這種應用中可能不需要由調(diào)節(jié)器20產(chǎn)生的改善的電源噪聲抑制比。較低 的電壓電源可以被使用，并且此外，調(diào)節(jié)器電路(如20)可被旁路(例 如，如圖3所示)。在這樣的條件下，模擬電壓電平可以被降低到非常低 的電平(例如，1.2V)。
0037圖6示出了一個說明性實施例，該實施例示出了上面討論的一 些可能性。圖6中，模擬收發(fā)器元件可以是以上指出的在高數(shù)據(jù)速率應 用中可能需要由調(diào)節(jié)器20進行電源調(diào)節(jié)的任何元件(例如，VCO440剛 好作為一個示例)。在這些應用中，電源30可以是3.3V電源，使用3.3V 調(diào)節(jié)器20， mux 50'可由結(jié)構(gòu)存儲器元件(多個)52'進行編程控制以將 調(diào)節(jié)器20的輸出信號連接到元件400。如果性能是較不關(guān)鍵的，則電源 30的電壓可以被降低(例如，至Ul.8V)，而mux50，可以由元件(多個) 52，控制以旁路調(diào)節(jié)器20并向元件400施加電源30的輸出信號。如果PLD10的應用對性能要求更低，則元件400能夠操作甚至更低的不穩(wěn)定電壓 (例如，來自電源40的1.2V)。在那種情況下，mux50，可由元件(多個) 52'控制以向元件400施加電源40的輸出信號。
0038本文討論的可以降低這類PLD的功率損耗的另一種方式是通過 管理這種PLD的PCS電路的使用實現(xiàn)的。圖7示出了 3千兆比特每秒
(Gbps)的集成收發(fā)器的兩個主要部分(即，PCS和PMA部分)之間的 功率損耗劃分(break-down)。 (85 TT指代85攝氏度，典型N溝道金屬 氧化物半導體(NMOS)和典型的P溝道金屬氧化物半導體(PMOS)拐 角。85FF指代85攝氏度，快速NMOS和快速PMOS拐角。)如圖7所 示，PCS電路占據(jù)了整個功率預算的顯著部分。PCS電路諸如圖4中的 200/330/350通常被設(shè)計成支持多種、通用的通信標準或協(xié)議，并且與在 可編程邏輯陣列(即，PLD核心90)中實現(xiàn)該數(shù)字邏輯相比較它還通常 提供顯著的功率節(jié)省。但是， 一些用戶應用可能不使用標準的PCS功能。 特別是對于低數(shù)據(jù)速率應用，PLD核心性能可能適于小的PCS功能。
0039鑒于前述內(nèi)容，本發(fā)明的可能的方面是增加允許集成收發(fā)器的 PCS電路200被選擇性地旁路的電路使得PMA電路300可以被直接連接 到PLD核心90。當使用此旁路由時，PCS功率損耗可以從整個收發(fā)器功 率預算中被除去。這可以，例如，通過關(guān)閉PCS時鐘，和/或從外部使PCS 斷電的方式完成。本發(fā)明的這些方面在下面的段落中并結(jié)合圖8-11進一 步解釋。
0040圖8示出了用于下述目的電路的一個說明性實施例，該電路用 于選擇性地旁路圖4中所示類型的代表性的收發(fā)器通道的PCS部分 200/330。在收發(fā)器通道的接收器側(cè)，多路復用器("mux") 610被控制(例 如，被PLD上的結(jié)構(gòu)存儲器元件612)以向PLD核心90施加串并轉(zhuǎn)換 器318的輸出或PCS 330的接收器側(cè)的輸出。如果期望由PCS 330處理 串并轉(zhuǎn)換器318的輸出，則mux 610被控制以向PLD核心90施加PCS 330 的接收器側(cè)輸出。但是如果期望旁路PCS 330，則mux 610被控制以向 PLD核心90直接施加串并轉(zhuǎn)換器318的輸出。
0041在收發(fā)器通道的發(fā)射器側(cè)，mux 620被控制(例如，被PLD上 的結(jié)構(gòu)存儲器元件622)以向串行器324施加PLD核心90的輸出或PCS330的發(fā)射器側(cè)的輸出。如果期望由PCS 330處理PLD核心90的輸出， 則mux 620被控制以向串行器324施加PCS 330的發(fā)射器側(cè)輸出。但是 如果期望旁路PCS 330，則mux 620被控制以向串行器324直接施加PLD 核心90的輸出。
0042因為當旁路PCS 330時，優(yōu)選使不使用的PCS斷電，所以PCS 旁路電路不應當在PCS 200/330內(nèi)具有mux (如610和620)和它們的控 制端。這是因為如果旁路mux在PCS中，則從PCS中去除功率將抑制被 設(shè)計成旁路PCS的信號。因此，旁路mux如610和620優(yōu)選地不在PCS 200/330中，而是在PCS之外并分別從提供功率給PCS的電路中單獨供 電。
0043圖9示出了當PCS 330被旁路時PCS時鐘如何被門控(gate) 以降低功率的說明性實施例。通常PCS 330所需的時變時鐘信號628在 PMA300中產(chǎn)生。圖9示出CDR316作為時鐘信號628的源，但應當理 解實際源可以是PMA300中的其它電路。例如，CDR316恢復的時鐘信 號可以被可選因子進行分頻/頻率劃分從而產(chǎn)生時鐘信號628。在典型的 現(xiàn)有設(shè)計中由PMA產(chǎn)生的時鐘總是被發(fā)送給PCS 330。即使不使用PCS
(假設(shè)它被上電)，該時鐘也總是切換的(toggling)并因此獲取轉(zhuǎn)換功率。
0044根據(jù)圖9圖解說明的本發(fā)明的可能的其它方面，時鐘信號628 由mux 630進行門控。該mux具有兩個可選輸入，§卩，時變時鐘信號628 和不變的(或基本不變的)接地信號629。 mux630可以選擇其兩個可選 輸入中的任意一個作為其輸出信號，該輸出信號被施加給PCS 330用作 PCS內(nèi)的時鐘信號。mux 630作出的選擇可以被PLD上的結(jié)構(gòu)存儲器元 件632控制。當PCS 330被使用時(例如，不通過mux 610和620被旁 路)，mux 630被控制以向PCS施加時鐘信號628。但是當PCS 330不被 使用時，mux 630可被控制以向PCS的時鐘輸入施加不變的(例如，接 地)信號。這避免了PCS 330中不必要的時鐘信號切換并節(jié)省了功率。
0045圖12示出了圖9的原理可能擴展到時鐘信號的說明性實施例， 該信號可被提供用于PCS 330的發(fā)射側(cè)。因此圖12再次示出了代表性的 TXPLL電路340/342/344/346/348 (來自圖4)。 PCS 330的發(fā)射側(cè)可通過 mux660選擇性地獲得該電路輸出的時鐘信號658。如果PCS 330 (或至少其發(fā)射側(cè))不被使用，則可通過對結(jié)構(gòu)存儲器元件662進行編程使mux 660向PCS 330的發(fā)射側(cè)施加接地信號(而不是時鐘信號658)來關(guān)閉(gate off)向PCS 330施加該時鐘信號。
0046圖10和11圖解說明涉及可能從外部使PCS斷電的本發(fā)明的一 方面。圖IO示出了當斷電未完成時(即，當PCS200未斷電時)的說明 性的電路。圖10示出了PLD10可以包括(1)用于從外部PMA電源710 接收PMA功率的輸入電路712， (2)用于從外部PCS電源720接收PCS 功率的輸入電路722和(3)用于從外部其它電源730接收功率的輸入電 路732。來自PMA功率輸入712的功率被施加給PMA電路300。來自 PCS功率輸入722的功率被施加給PCS電路200。來自其它功率輸入732 的功率被施加給PLD核心卯。圖10又說明一點(在圖8中早已說明) PCS旁路電路610和620優(yōu)選不是PCS 200的部分使得即使PCS 200斷 電該旁路電路仍可以運行。例如，旁路電路(諸如610和620)運行所需 的功率可以來自除了 PCS功率輸入722之外的功率輸入。其它輸入732 的分支引線602是電源的一個示例，旁路電路諸如610和620可以從該 電源獲取功率。
0047如果PLD 10的特定用戶應用不需要PCS200，則圖11所示的可 替代的功率布置(arrangement)可代替圖10的布置來使用。圖11與圖 10基本相同，除了圖11中PCS功率輸入722的外部連接是接地的。因 此圖11中的PCS200被斷電可節(jié)省PLD10的功率。例如，這去除了PCS 功率損耗的泄漏部分。PMA 300還可以以通過電路610和/或620旁路PCS 200的方式被使用。
0048為了簡要地概括，本發(fā)明的各方面使相同的通用收發(fā)器電路能 夠根據(jù)各種用戶需求提供靈活的高性能相對低功率權(quán)衡成為可能。根據(jù) 本發(fā)明的PLD 10可以僅根據(jù)上述的一些方面進行裝備，或者它可以包括 上述的所有方面。就PLD使用這些方面的程度來說，特定用戶可以根據(jù) 用戶實現(xiàn)的特定應用以不同的數(shù)目和/或不同的組合選擇使用它們。
0049應當理解前述內(nèi)容只是對本發(fā)明的原理的說明，且本領(lǐng)域的技術(shù) 人員可以進行各種更改而不偏離本發(fā)明的范圍和精神。例如，該說明書全 文中提及的特定電壓只是說明性的，且如果需要，可以使用其它電壓。
權(quán)利要求
1.一種可編程邏輯器件集成電路，其包括核心電路；和高速串行接口電路，其包括物理介質(zhì)連接PMA電路；協(xié)議編碼子層PCS電路，其處理在所述PMA電路與所述核心電路之間傳輸中的信號；和旁路電路，其選擇性地允許信號在所述PMA電路和所述核心電路之間不通過所述PCS電路傳遞。
2. 根據(jù)權(quán)利要求l所述的電路，其進一步包括 PCS電源電路，其提供運行功率給所述PCS電路；和其它電源電路，其提供運行功率給所述旁路電路。
3. 根據(jù)權(quán)利要求2所述的電路，其中如果需要所述PCS電路運行， 則所述PCS電源電路可連接到外部PCS功率源，并且如果不需要所述 PCS電路運行，則所述PCS電源電路可替代地連接到地電位源。
4. 根據(jù)權(quán)利要求3所述的電路，其中所述其它電源電路可連接到另 一外部功率源。
5. 根據(jù)權(quán)利要求l所述的電路，其中所述PCS電路包括一時鐘信號 輸入，并且其中所述電路進一步包括用于選擇性地向所述時鐘信號輸入施加(1)時變的時鐘信號或(2) 基本不變信號的電路。
6. 根據(jù)權(quán)利要求5所述的電路，其中所述時變時鐘信號由所述PMA電路產(chǎn)生。
7. 根據(jù)權(quán)利要求1所述的電路，其中所述旁路電路是可編程控制的。
8. 根據(jù)權(quán)利要求5所述的電路，其中用于選擇性地施加的電路是可編程控制的。
9. 一種可編程邏輯器件集成電路，其包括 核心電路；高速串行接口電路，所述高速串行接口電路包括 物理介質(zhì)連接PMA電路，其包括多個模擬電路元件； 協(xié)議編碼子層PCS電路，其處理在所述PMA電路和所述核心電路 之間傳輸中的信號；輸入電路，其從外部源接收功率信號；調(diào)節(jié)器電路，其從所述功率信號中產(chǎn)生穩(wěn)定的功率信號；和 與所述模擬電路元件中的至少一個元件相關(guān)聯(lián)的路由電路，其向該 模擬電路元件選擇性地施加所述功率信號或所述穩(wěn)定的功率信號。
10. 根據(jù)權(quán)利要求9所述的電路，其中所述路由電路是可編程控 制的。
11. 根據(jù)權(quán)利要求9所述的電路，其進一步包括 控制所述路由電路的可編程結(jié)構(gòu)存儲器電路。
12. 根據(jù)權(quán)利要求9所述的電路，其中所述模擬電路元件中的所 述至少一個元件包括壓控振蕩器電路。
13. 根據(jù)權(quán)利要求9所述的電路，其中所述模擬電路元件中的所 述至少一個元件包括電荷泵電路。
14. 根據(jù)權(quán)利要求9所述的電路，其中所述模擬電路元件中的所述至少一個元件包括 相位檢測器電路。
15. 根據(jù)權(quán)利要求9所述的電路，其中所述模擬電路元件中的所 述至少一個元件包括相位-頻率檢測器電路。
16. 根據(jù)權(quán)利要求9所述的電路，其進一步包括 用于從第二外部源接收第二功率信號的第二輸入電路，并且其中所述路由電路可以向與所述路由電路相關(guān)聯(lián)的所述至少一個模擬電 路元件選擇性地施加所述第二功率信號，從而進一步替代向該模擬電 路元件施加所述功率信號或所述穩(wěn)定的功率信號。
17. —種可編程邏輯器件集成電路，其包括 核心電路；和高速串行接口電路，所述高速串行接口電路包括 物理介質(zhì)連接PMA電路；協(xié)議編碼子層PCS電路，其處理在所述PMA電路和所述核心電 路之間傳輸中的信號，且具有時鐘信號輸入；和用于選擇性地向所述時鐘信號輸入施加(1)時變時鐘信號或(2) 基本不變信號的電路。
18. 根據(jù)權(quán)利要求17所述的電路，其中所述時變時鐘信號由所述 PMA電路產(chǎn)生。
19. 根據(jù)權(quán)利要求17所述的電路，其中用于選擇性地施加的電路 是可編程控制的。
20. 根據(jù)權(quán)利要求17所述的電路，其進一步包括 可編程結(jié)構(gòu)存儲器電路，其控制用于選擇性地施加的所述電路。
全文摘要
可編程邏輯器件集成電路(“PLD”)上的高速串行接口或收發(fā)器電路包括允許所述PLD滿足寬范圍的可能的用戶需求或應用的特征。該范圍包括高性能應用和降低PLD的功率損耗是重要的應用。在后面的情形中，任何一個或一個以上的各種特征可用于幫助降低功率損耗。
文檔編號H03K19/177GK101291148SQ200810091499
公開日2008年10月22日 申請日期2008年4月21日 優(yōu)先權(quán)日2007年4月19日
發(fā)明者R·G·克利夫, S·舒馬拉耶夫, T·M·德蘭, T·T·黃, W·翁 申請人:阿爾特拉公司