專利名稱：時(shí)鐘切換方法以及時(shí)鐘切換裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時(shí)鐘信號(hào)的處理領(lǐng)域，尤其涉及一種時(shí)鐘切換方法以及時(shí)鐘 切換裝置。
背景技術(shù)：
在芯片的實(shí)際使用中，進(jìn)行時(shí)鐘切換(Multiplexing)的情況非常普遍。 由于在時(shí)鐘切換過程中存在時(shí)鐘域跨越(Clock Domain Crossing,簡稱 CDC)，因此往往導(dǎo)致輸出時(shí)鐘信號(hào)產(chǎn)生毛刺(glitch)。比如，采用普通2路時(shí)鐘選擇器(圖1A)進(jìn)行時(shí)鐘切換時(shí)，其輸入信 號(hào)包括快時(shí)鐘輸入信號(hào)(fast—elk)、慢時(shí)鐘輸入信號(hào)(slow—elk)以及時(shí)鐘 選擇信號(hào)(fastclk一en)，輸出信號(hào)為時(shí)鐘切換信號(hào)(seLclk)。則當(dāng)fastclk—en 在slow—elk的上升沿之后很快地跳變?yōu)?，就會(huì)在sel一clk形成一個(gè)時(shí)鐘毛 刺，如圖1B所示；而fastclk—en在fast—clk與slow—clk之間跳變，也可能 導(dǎo)致sel—dk形成一個(gè)時(shí)鐘毛刺，如圖1C所示?？梢姡趂astclk—en與 fast—dk、 slow_clk的相互作用過程中，當(dāng)其與兩路時(shí)鐘fast_dk與slow—elk 相位不一致時(shí)，這種互相疊加干擾將導(dǎo)致時(shí)鐘毛刺的產(chǎn)生。由于時(shí)鐘毛刺是危害電路穩(wěn)定性的最主要因素，如何避免時(shí)鐘毛刺的產(chǎn) 生是時(shí)鐘切換過程中必須考慮和保證的重要技術(shù)，因此為了克服上述問題， 現(xiàn)有技術(shù)中多通過具有門控電路的改進(jìn)電路(圖2A)來進(jìn)行時(shí)鐘切換，如 中國實(shí)用新型專利CN2872451,就公開了一種新型動(dòng)態(tài)時(shí)鐘切換電路，能 夠?qū)崿F(xiàn)特定條件下時(shí)鐘安全切換。但是這種改進(jìn)電路仍然存在以下缺陷1、不能避免亞穩(wěn)態(tài)現(xiàn)象由于改進(jìn)電路中門控電路的引入，導(dǎo)致了時(shí) 鐘亞穩(wěn)態(tài)(metastability)問題的出現(xiàn)。如圖2B所示，為門控電路的示意圖， 其輸入信號(hào)包括時(shí)鐘信號(hào)(elk)和選擇信號(hào)(en)，輸出信號(hào)為門控信號(hào) (gated—elk)，且該gated—elk為elk和en的鎖存器輸出信號(hào)(en—q)與 dk的組合(與門)。參見圖2C，當(dāng)clk與en的相位干擾時(shí)，將導(dǎo)致亞穩(wěn)態(tài)
的產(chǎn)生。類似的，在該新型動(dòng)態(tài)時(shí)鐘切換電路中，由于僅有一路使能信號(hào)進(jìn) 行了同步，難以保證進(jìn)入門控電路31或32的使能信號(hào)都與其觸發(fā)時(shí)鐘同步， 因此不可避免地存在使能信號(hào)與觸發(fā)時(shí)鐘不同步所造成的亞穩(wěn)態(tài)現(xiàn)象；2、 不能完全避免時(shí)鐘毛刺現(xiàn)象當(dāng)快慢時(shí)鐘頻率相差較大時(shí)，難以避 免門'控輸出時(shí)鐘疊加所產(chǎn)生的毛刺；3、 使用過程中具有相當(dāng)?shù)木窒扌允褂迷摃r(shí)鐘切換電路進(jìn)行時(shí)鐘切換 時(shí)，兩次時(shí)鐘切換之間的時(shí)間必須大于5個(gè)慢時(shí)鐘周期和5個(gè)快時(shí)鐘周期總 長?？梢钥闯觯F(xiàn)有技術(shù)中所提供的基于門控時(shí)鐘的時(shí)鐘切換裝置不能完全 避免毛刺問題，而且還引入了亞穩(wěn)態(tài)和新的毛剌問題。發(fā)明內(nèi)容本發(fā)明的目的是克服現(xiàn)有技術(shù)中的缺陷，提供一種時(shí)鐘切換方案，以實(shí) 現(xiàn)兩個(gè)時(shí)鐘的相互自由切換，并避免時(shí)鐘毛刺和亞穩(wěn)態(tài)的產(chǎn)生。為實(shí)現(xiàn)上述目的，本發(fā)明的實(shí)施例提供了一種時(shí)鐘切換方法，用于根據(jù) 時(shí)鐘選擇信號(hào)進(jìn)行第一、第二時(shí)鐘信號(hào)的切換；包括以下步驟51、 對(duì)該時(shí)鐘選擇信號(hào)分別在第一、第二時(shí)鐘域中進(jìn)行不同時(shí)序的同步處理；52、 將同步后生成的第一、第二時(shí)鐘選擇信號(hào)作為門控使能信號(hào)， 分別對(duì)第一、第二時(shí)鐘信號(hào)進(jìn)行門控處理；53、 將門控處理后生成的第一、第二門控時(shí)鐘信號(hào)組合輸出。本發(fā)明的實(shí)施例還提供了 一種時(shí)鐘切換裝置，用于根據(jù)時(shí)鐘選擇信號(hào) 進(jìn)行第一、第二時(shí)鐘信號(hào)的切換；包括時(shí)鐘異序同步處理模塊，用于對(duì) 時(shí)鐘選擇信號(hào)分別在第一、第二時(shí)鐘域中進(jìn)行不同時(shí)序的同步處理；第 一時(shí)鐘門控處理模塊，用于將同步后生成的第一時(shí)鐘選擇信號(hào)作為門控 使能信號(hào)，對(duì)第一時(shí)鐘信號(hào)進(jìn)行門控處理；第二時(shí)鐘門控處理模塊，用 于將同步后生成的第二時(shí)鐘選擇信號(hào)作為門控使能信號(hào)，對(duì)第二時(shí)鐘信 號(hào)進(jìn)行門控處理；組合處理模塊，用于將門控處理后生成的第一、第二 門控時(shí)鐘信號(hào)組合輸出。本發(fā)明的實(shí)施例還提供了相應(yīng)的時(shí)鐘切換裝置，用于根據(jù)時(shí)鐘選擇信
號(hào)進(jìn)行快、慢時(shí)鐘信號(hào)的切換。
由上述技術(shù)方案可知，本發(fā)明通過對(duì)時(shí)鐘選擇信號(hào)分別在兩個(gè)時(shí)鐘域進(jìn) 行同步處理，采用同步處理時(shí)序相異的方式，具有以下有益效果
1、 保證門控時(shí)鐘的使能信號(hào)與觸發(fā)時(shí)鐘同步，避免門控時(shí)鐘的毛刺或 者亞穩(wěn)態(tài)現(xiàn)象；
2、 避免時(shí)鐘的相互疊加，從而避免時(shí)鐘疊加所導(dǎo)致的時(shí)鐘毛刺現(xiàn)象；
3、 易于實(shí)現(xiàn)且時(shí)鐘切換的延時(shí)較小。


圖1A為現(xiàn)有技術(shù)中普通2路時(shí)鐘選擇器的電路圖1B為采用圖1A所示時(shí)鐘選擇器進(jìn)行時(shí)鐘切換時(shí)的電路波形圖1C為采用圖1A所示時(shí)鐘選擇器進(jìn)行時(shí)鐘切換時(shí)的另一電路波形圖2A為一具有門控電路的時(shí)鐘選擇器的電路圖2B為門控電路的電路圖2C為采用圖2B所示門控電路吋，en和clk不同步時(shí)的電路波形圖3為本發(fā)明所提供的時(shí)鐘切換方法的一流程圖4為本發(fā)明所提供的時(shí)鐘切換方法的一具體實(shí)施例流程圖5為本發(fā)明所提供的時(shí)鐘切換方法的另一具體實(shí)施例流程圖6為本發(fā)明所提供的時(shí)鐘切換裝置的框圖7為本發(fā)明所提供的時(shí)鐘切換裝置的一實(shí)施例框圖8為本發(fā)明所提供的時(shí)鐘切換裝置的另一實(shí)施例框圖9顯示了本發(fā)明所提供的時(shí)鐘切換裝置的一具體實(shí)施例電路功能圖10顯示了本發(fā)明所提供的時(shí)鐘切換裝置一實(shí)施例的完整電路圖，其
門控時(shí)鐘到低電平；
圖11為采用圖10所示電路由快時(shí)鐘向慢時(shí)鐘切換時(shí)的電路波形圖； 圖12為采用圖10所示電路由慢時(shí)鐘向快時(shí)鐘切換時(shí)的電路波形圖； 圖13為圖10所示電路中不使用寄存器R5時(shí)一電路波形圖； 圖14顯示了本發(fā)明所提供的時(shí)鐘切換裝置一實(shí)施例的完整電路圖，其
門控時(shí)鐘到高電平；
圖15為采用圖14所示電路時(shí)的部分電路波形圖16顯示了本發(fā)明所提供的時(shí)鐘切換裝置另一實(shí)施例的完整電路圖， 其門控時(shí)鐘到高電平。
具體實(shí)施例方式
為了克服基于門控時(shí)鐘的時(shí)鐘切換器所存在的亞穩(wěn)態(tài)，以及克服目前時(shí) 鐘切換器無法完全避免時(shí)鐘切換時(shí)的毛刺現(xiàn)象等問題，本發(fā)明提供了相應(yīng)的 解決方案，下面通過具體實(shí)施例并結(jié)合附圖進(jìn)行詳細(xì)描述。
本發(fā)明所提供的時(shí)鐘切換方法用于根據(jù)時(shí)鐘選擇信號(hào)進(jìn)行第一時(shí)鐘信
號(hào)和第二時(shí)鐘信號(hào)的相互自由切換，避免CDC所帶來的毛刺問題和亞穩(wěn)態(tài)
問題，以及時(shí)鐘疊加所帶來的毛刺現(xiàn)象。請(qǐng)結(jié)合附圖3，包括以下步驟
51、 對(duì)時(shí)鐘選擇信號(hào)分別在第一、第二時(shí)鐘域中進(jìn)行不同時(shí)序的同
步處理；
可以看出，在本步驟S1中，對(duì)于時(shí)鐘選擇信號(hào)在兩個(gè)時(shí)鐘域分別進(jìn)
行同步處理，能夠保證生成的兩路信號(hào)(第一時(shí)鐘選擇信號(hào)和第二時(shí)鐘 選擇信號(hào))分別與第一時(shí)鐘信號(hào)以及第二時(shí)鐘信號(hào)同步，亦即相位一致， 從而避免門控步驟中亞穩(wěn)態(tài)和毛刺的產(chǎn)生。其中，在第一/第二時(shí)鐘域中
進(jìn)行同步包括采用第一/第二時(shí)鐘信號(hào)作為觸發(fā)時(shí)鐘，進(jìn)行至少二階同 步。
同時(shí)，這種同步處理的不同時(shí)序，能夠保證所生成的兩路信號(hào)(第 一時(shí)鐘選擇信號(hào)和第二時(shí)鐘選擇信號(hào))的跳變時(shí)間點(diǎn)區(qū)分開來，從而避 免兩路時(shí)鐘使能區(qū)間的交叉，即兩路時(shí)鐘不能同時(shí)使能，從而避免組合 輸出步驟中疊加毛刺的產(chǎn)生。其中，進(jìn)行延時(shí)處理包括采用第一/第二 時(shí)鐘信號(hào)作為觸發(fā)時(shí)鐘；特別是，為了避免第一、第二時(shí)鐘頻率相差較
大時(shí)由于時(shí)鐘的疊加而產(chǎn)生毛刺， 一般延時(shí)處理都選用慢時(shí)鐘信號(hào)作為 觸發(fā)時(shí)鐘。其中，當(dāng)觸發(fā)時(shí)鐘為快時(shí)鐘信號(hào)時(shí)，進(jìn)行至少二階延時(shí)，當(dāng) 觸發(fā)時(shí)鐘為慢時(shí)鐘信號(hào)時(shí)，進(jìn)行至少 一 階延時(shí)。
52、 將同步后生成的第一時(shí)鐘選擇信號(hào)、第二時(shí)鐘選擇信號(hào)作為門 控使能信號(hào)，分別對(duì)第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)進(jìn)行門控處理；
可以看出，本步驟S2利用了現(xiàn)有技術(shù)中的門控電路技術(shù)來避免毛刺
的產(chǎn)生；進(jìn)一步的，由于作為門控使能信號(hào)的第一時(shí)鐘選擇信號(hào)與第一 時(shí)鐘信號(hào)同步，從而避免了對(duì)第一時(shí)鐘信號(hào)進(jìn)行門控處理時(shí)有可能出現(xiàn) 的亞穩(wěn)態(tài)問題；類似的，由于作為門控使能信號(hào)的第二時(shí)鐘選擇信號(hào)與 第二時(shí)鐘信號(hào)同步，從而避免了對(duì)第二時(shí)鐘信號(hào)進(jìn)行門控處理時(shí)有可能 出現(xiàn)的毛刺現(xiàn)象和亞穩(wěn)態(tài)問題。
作為本步驟S2的一個(gè)實(shí)施例1，包括以下步驟
521、 采用同步后生成的第一時(shí)鐘選擇信號(hào)、第二時(shí)鐘選擇信號(hào)作為 使能信號(hào)，對(duì)第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)分別進(jìn)行低電平觸發(fā)的鎖存 處理；
522、 將鎖存處理后的生成信號(hào)分別與第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào) 進(jìn)行邏輯"與"處理；
523、 生成第一門控時(shí)鐘信號(hào)、第二門控時(shí)鐘信號(hào)。
或者，作為本步驟S2的實(shí)施例2，包括以下步驟
S21'、采用同步后生成的第一、第二時(shí)鐘選擇信號(hào)作為使能信號(hào)， 對(duì)第一、第二時(shí)鐘信號(hào)分別進(jìn)行低電平觸發(fā)的鎖存處理； S22'、對(duì)鎖存處理后生成的信號(hào)分別進(jìn)行取反操作； S23'、將取反操作后的生成信號(hào)分別與第一時(shí)鐘信號(hào)、第二時(shí)鐘信 號(hào)進(jìn)行邏輯"或"處理；
S24'、生成第一門控時(shí)鐘信號(hào)、第二門控時(shí)鐘信號(hào)。 S3、將門控處理后生成的第一門控時(shí)鐘信號(hào)、第二門控時(shí)鐘信號(hào)組 合輸出。
在本步驟中，由于第一時(shí)鐘選擇信號(hào)和第二時(shí)鐘選擇信號(hào)不會(huì)同時(shí)使 能，因此避免了門控處理后輸出的第一、第二門控時(shí)鐘信號(hào)的相互疊加干擾 現(xiàn)象，從而避免了組合輸出時(shí)由于時(shí)鐘相互疊加所產(chǎn)生的毛剌。
具體的，當(dāng)上述步驟S2采用實(shí)施例1實(shí)現(xiàn)時(shí)，步驟S3包括將門控 處理后生成的第一門控時(shí)鐘信號(hào)、第二門控時(shí)鐘信號(hào)以邏輯"或"的方式組合 輸出。
當(dāng)上述步驟S2采用實(shí)施例2實(shí)現(xiàn)時(shí)，步驟S3包括將門控處理后生 成的第一門控時(shí)鐘信號(hào)、第二門控時(shí)鐘信號(hào)以邏輯"與"的方式組合輸出。 可以看出，通過上述步驟S1 S3，能夠避免門控環(huán)節(jié)有可能導(dǎo)致的毛刺 和亞穩(wěn)態(tài)現(xiàn)象，以及，避免組合環(huán)節(jié)時(shí)鐘疊加所產(chǎn)生的毛剌現(xiàn)象，從而能夠 實(shí)現(xiàn)時(shí)鐘無條件的自由切換。
具體的，步驟S1的一個(gè)實(shí)施例可以包括
511、 對(duì)時(shí)鐘選擇信號(hào)，在第二時(shí)鐘域中進(jìn)行第一次同步；
512、 對(duì)第一次同步后的生成信號(hào)進(jìn)行取反操作，生成第二時(shí)鐘選擇 信號(hào)；
513、 對(duì)第一次同步后的生成信號(hào)，進(jìn)行延時(shí)處理；
514、 對(duì)延時(shí)處理后的生成信號(hào)，在第一時(shí)鐘域中進(jìn)行第二次同步；
515、 對(duì)時(shí)鐘選擇信號(hào)與第二次同步后的生成信號(hào)進(jìn)行邏輯"與"操作，
生成第一時(shí)鐘選擇信號(hào)。
需要指出，上面所描述的實(shí)施例尤其適合于第一時(shí)鐘信號(hào)為快時(shí)鐘信 號(hào)，第二時(shí)鐘信號(hào)為慢時(shí)鐘信號(hào)的情況。在此情況下，進(jìn)行邏輯"與"操作時(shí) 起作用的是第二次同步后的生成信號(hào)，因此在第二次同步之前進(jìn)行延時(shí)。
或者，步驟S1的另一個(gè)實(shí)施例可以包括 S11'、對(duì)所述時(shí)鐘選擇信號(hào)進(jìn)行延時(shí)處理；
S12'、對(duì)延時(shí)處理后的生成信號(hào)，在第二時(shí)鐘域中進(jìn)行第一次同步；
S13'、對(duì)所述第一次同步后的生成信號(hào)進(jìn)行取反操作，生成第二時(shí) 鐘選擇信號(hào)；
S14'、對(duì)所述第一次同步后的生成信號(hào)，在第一時(shí)鐘域中進(jìn)行第二 次同步；
S15'、對(duì)所述時(shí)鐘選擇信號(hào)與所述第二次同步后的生成信號(hào)進(jìn)行邏 輯"與"操作，生成第一時(shí)鐘選擇信號(hào)。
需要指出，上面所描述的實(shí)施例尤其適合于第一時(shí)鐘信號(hào)為慢時(shí)鐘信 號(hào)，第二時(shí)鐘信號(hào)為快時(shí)鐘信號(hào)的情況。在此情況下，進(jìn)行邏輯"與"操作時(shí) 起作用的是時(shí)鐘選擇信號(hào)，因此在第一次同步之前進(jìn)行延時(shí)。
由于在上述實(shí)現(xiàn)方案中，時(shí)鐘選擇信號(hào)需要與第二次同步后的生成信號(hào) 進(jìn)行邏輯"與"操作以生成第一時(shí)鐘選擇信號(hào)，因此當(dāng)時(shí)鐘選擇信號(hào)與第一時(shí) 鐘信號(hào)不同步時(shí)，有可能在與處理過程中產(chǎn)生毛刺。為了杜絕毛刺出現(xiàn)的可 能性，則S1之前還包括步驟SO:對(duì)所述時(shí)鐘選擇信號(hào)，在第一時(shí)鐘域中進(jìn)
行預(yù)同步。通過預(yù)同步處理，保證了進(jìn)行與處理時(shí)，時(shí)鐘選擇信號(hào)已經(jīng)與第一時(shí)鐘 信號(hào)同步，進(jìn)而保證了進(jìn)行與處理時(shí)時(shí)不會(huì)由于相位干涉而產(chǎn)生毛刺。較佳的，可以有選擇的進(jìn)行時(shí)鐘選擇信號(hào)在第一時(shí)鐘域中的同步，即所 述步驟S0包括501、 識(shí)別所述時(shí)鐘選擇信號(hào)是否與第一時(shí)鐘信號(hào)同步，是則直接執(zhí)行步驟S1，否則執(zhí)行步驟S02;502、 對(duì)所述時(shí)鐘選擇信號(hào)在第一時(shí)鐘域中進(jìn)行同步，并對(duì)同步后的時(shí) 鐘選擇信號(hào)執(zhí)行步驟S1。請(qǐng)進(jìn)一步結(jié)合附圖4和附圖5，分別顯示了本發(fā)明所提供的時(shí)鐘切 換方法的具體實(shí)施例的流程圖。本發(fā)明還提供實(shí)現(xiàn)時(shí)鐘無毛刺自由切換的時(shí)鐘切換裝置，請(qǐng)參考圖6，包括時(shí)鐘異序同步處理模塊100，接收時(shí)鐘選擇信號(hào)和第一時(shí)鐘信號(hào)的 輸入，用于對(duì)時(shí)鐘選擇信號(hào)分別在第一、第二時(shí)鐘域中進(jìn)行同步處理；第一時(shí)鐘門控處理模塊200，用于將同步后生成的第一時(shí)鐘選擇信 號(hào)作為門控使能信號(hào)，對(duì)第一時(shí)鐘信號(hào)進(jìn)行門控處理；第二時(shí)鐘門控處理模塊300，用于將同步后生成的第二時(shí)鐘選擇信 號(hào)作為門控使能信號(hào)，對(duì)第二時(shí)鐘信號(hào)進(jìn)行門控處理；組合處理模塊400，用于將門控處理后生成的第一門控時(shí)鐘信號(hào)和第二 門控時(shí)鐘信號(hào)組合輸出，該輸出信號(hào)就是切換后的時(shí)鐘信號(hào)。通過上述時(shí)鐘切換裝置可以看出，時(shí)鐘異序同步處理模塊100的同 步處理，保證了第一時(shí)鐘門控處理模塊200和第二時(shí)鐘門控處理模塊300 進(jìn)行門控處理時(shí)，不致出現(xiàn)毛刺和亞穩(wěn)態(tài)現(xiàn)象；而時(shí)鐘異序同步處理模 塊100的不同時(shí)序處理，保證了組合處理模塊400進(jìn)行信號(hào)組合時(shí)，不 致出現(xiàn)由于時(shí)鐘疊加導(dǎo)致的毛刺現(xiàn)象。作為時(shí)鐘異序同步處理模塊100的一個(gè)實(shí)施例，請(qǐng)參考圖7，時(shí)鐘
異序同步處理模塊100可以包括一次同步處理模塊101，用于對(duì)時(shí)鐘選擇信號(hào)在第二時(shí)鐘域中進(jìn)行 第一次同步；延時(shí)處理模塊102，與一次同步處理模塊101連接，用于對(duì)第一次 同步后的生成信號(hào)，進(jìn)行延時(shí)處理；二次同步處理模塊103，與延時(shí)處理模塊102連接，用于對(duì)延時(shí)處 理后的生成信號(hào)，在第一時(shí)鐘域中進(jìn)行第二次同步；與處理模塊104，與二次同步處理模塊103連接，用于對(duì)時(shí)鐘選擇 信號(hào)與第二次同步后的生成信號(hào)進(jìn)行邏輯"與"操作，生成第一時(shí)鐘選擇信 號(hào)；反相處理模塊105，與一次同步處理模塊101連接，用于對(duì)第一次 同步后的生成信號(hào)進(jìn)行取反操作，生成第二時(shí)鐘選擇信號(hào)。需要指出，上面所描述的實(shí)施例適合于第一時(shí)鐘信號(hào)為快時(shí)鐘信號(hào)，第 二時(shí)鐘信號(hào)為慢時(shí)鐘信號(hào)的情況。在此情況下，與處理模塊104進(jìn)行邏輯"與" 操作時(shí)起作用的是第二次同步后的生成信號(hào)，因此延時(shí)處理模塊102設(shè)置在 在二次同步處理模塊103之前。作為時(shí)鐘異序同步處理模塊100的另一個(gè)實(shí)施例，請(qǐng)參考圖8，時(shí) 鐘異序同步處理模塊100可以按照以下方式構(gòu)成一次同步處理模塊101 連接在延時(shí)處理模塊102之后，二次同步處理模塊103對(duì)第一次同步后 的生成信號(hào)，在第一時(shí)鐘域中進(jìn)行第二次同步。需要指出，本實(shí)施例尤 其適合于第一時(shí)鐘信號(hào)為慢時(shí)鐘信號(hào)，第二時(shí)鐘信號(hào)為快時(shí)鐘信號(hào)的情 況。在此情況下，進(jìn)行邏輯"與"操作時(shí)起作用的是時(shí)鐘選擇信號(hào)，因此在 一次同步處理模塊101之前設(shè)置延時(shí)處理模塊102。由于在上述實(shí)現(xiàn)方案中，反相處理模塊105需要對(duì)時(shí)鐘選擇信號(hào)與第二 次同步后的生成信號(hào)進(jìn)行邏輯"與"操作以生成第一時(shí)鐘選擇信號(hào)，因此當(dāng)時(shí) 鐘選擇信號(hào)與第一時(shí)鐘信號(hào)不同步時(shí)，有可能在與處理過程中產(chǎn)生毛刺。為 了杜絕毛刺出現(xiàn)的可能性，則本時(shí)鐘切換裝置還包括預(yù)同步處理模塊001 ， 用于接收時(shí)鐘選擇信號(hào)的輸入，對(duì)時(shí)鐘選擇信號(hào)在第一時(shí)鐘域中進(jìn)行同步， 并將同步后的時(shí)鐘選擇信號(hào)輸入到時(shí)鐘異序同步處理模塊100中。較佳的，為了避免每一次都進(jìn)行預(yù)同步的處理，在上面描述的時(shí)鐘切換
裝置基礎(chǔ)上，本時(shí)鐘切換裝置還可以包括同步識(shí)別模塊002，用于在預(yù)同步處理模塊OOI之前接收時(shí)鐘選擇信號(hào) 的輸入，并識(shí)別時(shí)鐘選擇信號(hào)是否與第一時(shí)鐘信號(hào)同步，是則將時(shí)鐘選擇信 號(hào)輸入時(shí)鐘異序同步處理模塊100中；否則將時(shí)鐘選擇信號(hào)輸入預(yù)同步處理 模塊001中。其中，本實(shí)施例所涉及的任一同步步處理模塊至少由雙寄存器構(gòu)成，其觸發(fā)時(shí)鐘為相應(yīng)時(shí)鐘域的時(shí)鐘信號(hào)；所述延時(shí)處理模塊觸發(fā)時(shí)鐘為第 一/第二時(shí)鐘信號(hào)。具體來說， 一次同步處理模塊101的觸發(fā)時(shí)鐘為第二 時(shí)鐘信號(hào)，二次同步處理模塊103和預(yù)同步處理模塊001的觸發(fā)時(shí)鐘為 第一時(shí)鐘信號(hào)，而延時(shí)處理模塊102的觸發(fā)時(shí)鐘可以為第一/第二時(shí)鐘信 號(hào)。特別是，為了避免第一、第二時(shí)鐘頻率相差較大時(shí)由于時(shí)鐘的疊加 而產(chǎn)生毛刺， 一般延時(shí)處理都選用慢時(shí)鐘信號(hào)作為觸發(fā)時(shí)鐘。其中，當(dāng) 觸發(fā)時(shí)鐘為快時(shí)鐘信號(hào)時(shí)，所述延時(shí)處理模塊102至少由二階寄存器構(gòu) 成，當(dāng)觸發(fā)時(shí)鐘為慢時(shí)鐘信號(hào)時(shí)，所述延時(shí)處理模塊102至少由單寄存 器構(gòu)成。對(duì)于第一、第二門控時(shí)鐘處理模塊和組合處理模塊，也可以存在不 同的實(shí)現(xiàn)方案。例如，第一時(shí)鐘門控處理模塊200可以包括第一鎖存處理模塊，用于采用第一時(shí)鐘信號(hào)作為觸發(fā)時(shí)鐘，對(duì)第一時(shí)鐘選擇信號(hào)進(jìn)行低電平觸發(fā)的鎖存處理；第一與處理模塊，用于將第一鎖存處理模塊輸出的信號(hào)與第一時(shí)鐘信號(hào)進(jìn)行邏輯"與"處理，生成第一門控時(shí)鐘信號(hào)；相應(yīng)的， 第二時(shí)鐘門控處理模塊300可以包括第二鎖存處理模塊，用于采用第二時(shí)鐘信號(hào)作為觸發(fā)時(shí)鐘，對(duì)第二時(shí)鐘選擇信號(hào)進(jìn)行低電平觸發(fā)的鎖存處理；第二與處理模塊，用于將第二鎖存處理模塊輸出的信號(hào)與第二時(shí) 鐘信號(hào)進(jìn)行邏輯"與"處理，生成第二門控時(shí)鐘信號(hào)；貝U，組合處理模塊 400包括或處理模塊，分別與第一與處理模塊和第二與處理模塊連接， 用于將門控處理后生成的第一、第二門控時(shí)鐘信號(hào)以邏輯"或"的方式組合 輸出。再比如，第一時(shí)鐘門控處理模塊200可以包括第一鎖存處理模塊，用于采用第一時(shí)鐘信號(hào)作為觸發(fā)時(shí)鐘，對(duì)第一時(shí)鐘選擇信號(hào)進(jìn)行低電平 觸發(fā)的鎖存處理；第一反相處理模塊，用于對(duì)鎖存處理后生成的信號(hào)進(jìn)行取反操作；第一或處理模塊，用于將第一反相處理模塊輸出的信號(hào)與 第一時(shí)鐘信號(hào)進(jìn)行邏輯"或"處理，生成第一門控時(shí)鐘信號(hào)；相應(yīng)的，第二 時(shí)鐘門控處理模塊300包括第二鎖存處理模塊，用于采用第二時(shí)鐘信 號(hào)作為觸發(fā)時(shí)鐘，對(duì)第二時(shí)鐘選擇信號(hào)進(jìn)行低電平觸發(fā)的鎖存處理；第 二反相處理模塊，用于對(duì)鎖存處理后生成的信號(hào)進(jìn)行取反操作；第二或 處理模塊，用于將第二反相處理模塊輸出的信號(hào)與第二時(shí)鐘信號(hào)進(jìn)行邏 輯"或"處理，生成第二門控時(shí)鐘信號(hào)；貝!J，組合處理模塊400包括與處 理模塊，分別與第一或處理模塊和第二或處理模塊連接，用于將門控處 理后生成的第一、第二門控時(shí)鐘信號(hào)以邏輯"與"的方式組合輸出?；谏鲜鰰r(shí)鐘切換方法和時(shí)鐘切換裝置的技術(shù)方案，可以衍生出多 種具體的時(shí)鐘切換電路加以實(shí)現(xiàn)，下面通過舉例的方式加以描述，但非 限制。在下面的實(shí)施例中，以快時(shí)鐘信號(hào)(fast—Clk)為第一時(shí)鐘信號(hào)， 慢時(shí)鐘信號(hào)(slow一clk)為第二時(shí)鐘信號(hào)舉例說明。在本實(shí)施例中，時(shí)鐘切換方法包括對(duì)時(shí)鐘選擇信號(hào)fastclk—en，在快時(shí)鐘域中進(jìn)行預(yù)同步； 對(duì)同步后的時(shí)鐘選擇信號(hào)，采用慢時(shí)鐘信號(hào)slow—clk作為觸發(fā)時(shí)鐘進(jìn)行二階同步(第一次同步)；對(duì)第一次同步后的生成信號(hào)進(jìn)行取反操作，生成慢時(shí)鐘選擇信號(hào)S6門；對(duì)二階同步后的生成信號(hào)，采用慢時(shí)鐘信號(hào)slow—clk作為觸發(fā)時(shí)鐘進(jìn)行一階延時(shí)(延時(shí)處理)；對(duì)延時(shí)處理后的生成信號(hào)，采用快時(shí)鐘信號(hào)fast—clk作為觸發(fā)時(shí)鐘 進(jìn)行二階同步(第二次同步)；對(duì)時(shí)鐘選擇信號(hào)與第二次同步后的生成信號(hào)進(jìn)行邏輯"與"操作，生成 快時(shí)鐘選擇信號(hào)fen;將fen和sen作為門控使能信號(hào)，分別對(duì)快時(shí)鐘信號(hào)fast—clk、慢時(shí) 鐘信號(hào)slow—elk進(jìn)行門控處理，生成快門控時(shí)鐘信號(hào)fclk一gated、慢門
控時(shí)鐘信號(hào)sclk一gated;將fcik—gated禾口 scik_gateci組合輸出。需要指出，上述S1具體實(shí)施例中同步階數(shù)的選擇是保證組合輸出時(shí)無 疊加毛剌和門控?zé)o亞穩(wěn)態(tài)的最低要求，本領(lǐng)域技術(shù)人員也可以相應(yīng)進(jìn)行更多 階數(shù)的同步處理和延時(shí)處理，但會(huì)延長處理時(shí)間。請(qǐng)結(jié)合圖9，本實(shí)施例中時(shí)鐘切換裝置包括第一雙寄存器同步電路，用于進(jìn)行預(yù)同步；三寄存器同步電路，用于采用慢時(shí)鐘信號(hào)slow一clk作為觸發(fā)時(shí)鐘，對(duì)時(shí) 鐘選擇信號(hào)fastdk—en進(jìn)行三階同步；此時(shí)，時(shí)鐘選擇信號(hào)fastdk—en為經(jīng)過同步處理的時(shí)鐘選擇信號(hào)；第二雙寄存器同步電路，用于采用快時(shí)鐘信號(hào)fast—elk作為觸發(fā)時(shí)鐘，對(duì)三寄存器同步電路輸出的信號(hào)進(jìn)行二階同步；與門，用于對(duì)時(shí)鐘選擇信號(hào)fastdk—en與第二雙寄存器同步電路輸 出的信號(hào)進(jìn)行與操作，生成快時(shí)鐘選擇信號(hào)fen;反相器，用于接收三寄存器同步電路的二階輸出，經(jīng)反相操作生成 慢時(shí)鐘選擇信號(hào)sen;快時(shí)鐘門控電路，用于將同步后生成的快鐘選擇信號(hào)fen作為門控 使能信號(hào)，對(duì)快時(shí)鐘信號(hào)fast—elk進(jìn)行門控處理；慢時(shí)鐘門控電路，用于將同步后生成的快鐘選擇信號(hào)sen作為門控 使能信號(hào)，對(duì)快時(shí)鐘信號(hào)slow—dk進(jìn)行門控處理；其中，快、慢時(shí)鐘門控電路可采用低電平出發(fā)的鎖存器與一個(gè)與門 的組合，也可以采用反相器與一個(gè)或門的組合實(shí)現(xiàn)。具體而言，當(dāng)采用鎖存器與一個(gè)與門的組合時(shí)，相應(yīng)的要采用或門 進(jìn)行組合輸出，如本實(shí)施例所示；采用反相器與一個(gè)或門的組合時(shí)，相 應(yīng)的要采用與門組合輸出。本領(lǐng)域技術(shù)人員可以了解，第一時(shí)鐘信號(hào)為慢時(shí)鐘信號(hào)(slow—elk)， 第二時(shí)鐘信號(hào)為快時(shí)鐘信號(hào)(fast—elk)時(shí)同樣適用。特別的，在此情況 下，較佳的實(shí)施例為先進(jìn)行延時(shí)，再進(jìn)行第一次同步。下面結(jié)合實(shí)際電路的設(shè)計(jì)以及相應(yīng)的波形圖對(duì)本發(fā)明提供的時(shí)鐘切
換方法和時(shí)鐘切換裝置進(jìn)行描述。以快時(shí)鐘信號(hào)(fast—cik)為第一日中鐘信號(hào)，慢時(shí)鐘信號(hào)(siow—cik) 為第二時(shí)鐘信號(hào)舉例，請(qǐng)結(jié)合圖10，為一個(gè)門控時(shí)鐘到低電平的完整電路圖，包括 .寄存器R1，其D端連接時(shí)鐘選擇信號(hào)fastclk—en， elk端連接快時(shí) 鐘信號(hào)fast—clk，輸出信號(hào)為fenO;寄存器R2，其D端與寄存器R1的輸出端連接，clk端連接快時(shí)鐘 信號(hào)fast—clk，輸出信號(hào)為fen1;可以看出，fen1為fastclk—en在快時(shí)鐘域內(nèi)進(jìn)行二階預(yù)同步的結(jié)果；寄存器R3和R4，其D端與前一寄存器的輸出端連接，clk端連接 slow—clk，輸出信號(hào)分別為senO和sen1;其中，sen1是將fen1進(jìn)行2階慢時(shí)鐘同步的結(jié)果；寄存器R5，其D端與寄存器R4的輸出端連接，clk端連接slow—clk，輸出信號(hào)為sen2; sen2相當(dāng)于對(duì)sen1進(jìn)行一階延時(shí)的結(jié)果；寄存器R6、 R7，其D端與前一寄存器的輸出端連接，clk端連接fast—clk，輸出信號(hào)分別為fen2和fen3;可以看出，fen3是對(duì)sen2進(jìn)行2階快時(shí)鐘同步的結(jié)果；與門A3，其輸入端分別與第二寄存器R2的輸出端和第七寄存器R7的輸出端連接，即接收信號(hào)fen1與fen3;其輸出即為快時(shí)鐘門控的使能信號(hào)fen;反相器M，其輸入端與第四寄存器R4的輸出端連接，即接收信號(hào) sen1;其輸出即為慢時(shí)鐘門控的使能信號(hào)sen;鎖存器L1，其D端與所述與門A3的輸出端連接，其dk端連接快 時(shí)鐘信號(hào)fast—dk;與門A1，其輸入端連接鎖存器L1的輸出端以及快時(shí)鐘信號(hào)fast—clk， 其輸出端輸出快門控時(shí)鐘信號(hào)fclk』ated;鎖存器L2，其D端與反相器M的輸出端連接，其clk端連接慢時(shí)鐘信號(hào)SlOW一Clk;與門A2，其輸入端連接鎖存器L2的輸出端以及慢時(shí)鐘信號(hào) slow一clk，其輸出端輸出慢門控時(shí)鐘信號(hào)sclk—gated;
或門03，其輸入端分別接收快門控時(shí)鐘信號(hào)fclk—gated和慢門控時(shí) 鐘信號(hào)sclk—gated,其輸出端為所述時(shí)鐘切換裝置的輸出端，輸出時(shí)鐘 切換信號(hào)sel_clk。采用本實(shí)施例所示電路，時(shí)鐘選擇信號(hào)fastclk—en的初始狀態(tài)(1或O) 可以任意選擇，而且該時(shí)鐘選擇信號(hào)fastclk—en的時(shí)鐘域可以任意，不必與 快時(shí)鐘或者慢時(shí)鐘保持同步。參見圖11，為采用本實(shí)施例所示電路由快時(shí)鐘向慢時(shí)鐘切換時(shí)的電路波 形圖。其中，sen的開啟早于fen的關(guān)閉，避免了兩路時(shí)鐘重疊產(chǎn)生的毛刺； 以及，由于fen、 sen都是和各自的時(shí)鐘fast—clk、 slow—elk同步，避免了門 控使能信號(hào)和時(shí)鐘不同步引起的毛刺以及亞穩(wěn)態(tài)現(xiàn)象。參見圖12，為采用本實(shí)施例所示電路由慢時(shí)鐘向快時(shí)鐘切換時(shí)的電路波 形圖。其中，sen的關(guān)閉早于fen的開啟，避免了兩路時(shí)鐘重疊產(chǎn)生的毛刺； 以及，由于fen、 sen都是和各自的時(shí)鐘fast—clk、 slow—elk同步，避免了門 控使能信號(hào)和時(shí)鐘不同步引起的毛刺以及亞穩(wěn)態(tài)現(xiàn)象。特別需要指出的是，寄存器R5用于進(jìn)行延時(shí)處理，是為了在快慢時(shí) 鐘頻率相差較大時(shí)，完全避免時(shí)鐘疊加時(shí)的毛刺產(chǎn)生現(xiàn)象。參見圖13， 顯示了不使用寄存器R5可能出現(xiàn)的波形，該波形由于信號(hào)疊加而產(chǎn)生了 毛刺。總的來說，本實(shí)施例所提供的時(shí)鐘切換裝置的時(shí)延為從快時(shí)鐘到 慢時(shí)鐘，最快1個(gè)快時(shí)鐘周期和1個(gè)慢時(shí)鐘周期，最慢為2個(gè)快時(shí)鐘周期和2個(gè)慢時(shí)鐘周期。從慢時(shí)鐘到快時(shí)鐘，最快2個(gè)快時(shí)鐘周期和2個(gè) 慢時(shí)鐘周期，最慢為4個(gè)快時(shí)鐘周期和3個(gè)慢時(shí)鐘周期。具有較小的時(shí) 延和電路規(guī)模。本領(lǐng)域技術(shù)人員可以理解，當(dāng)慢時(shí)鐘信號(hào)(slow—dk)為第一時(shí)鐘 信號(hào)，快時(shí)鐘信號(hào)(fast—clk)為第二時(shí)鐘信號(hào)時(shí)，相當(dāng)于將本實(shí)施例中 全部器件的快時(shí)鐘輸入替換為慢時(shí)鐘輸入，慢時(shí)鐘輸入替換為快時(shí)鐘輸 入既可，不會(huì)對(duì)本發(fā)明的技術(shù)方案構(gòu)成影響。同時(shí)，上述器件數(shù)量的選 擇是保證組合輸出時(shí)無疊加毛刺和門控?zé)o亞穩(wěn)態(tài)的最低要求，本領(lǐng)域技 術(shù)人員也可以相應(yīng)選用更多寄存器來進(jìn)行更多階數(shù)的同歩處理和延時(shí)處 理，但會(huì)延長處理時(shí)間。但較佳的，慢時(shí)鐘信號(hào)(slow—dk)為第一時(shí)鐘
信號(hào)，快時(shí)鐘信號(hào)(fast—clk)為第二時(shí)鐘信號(hào)時(shí)的實(shí)現(xiàn)方案最好先進(jìn)行延時(shí)，再進(jìn)行同步。仍以快時(shí)鐘信號(hào)(fast—clk)為第一時(shí)鐘信號(hào)，慢時(shí)鐘信號(hào)(slow一dk) 為第二時(shí)鐘信號(hào)舉例，請(qǐng)結(jié)合圖14，為一個(gè)門控時(shí)鐘到高電平的完整電路圖，包括寄存器R1，其D端連接時(shí)鐘選擇信號(hào)fastclk—en， clk端連接快時(shí) 鐘信號(hào)fast—clk，輸出信號(hào)為fenO;寄存器R2，其D端與寄存器R1的輸出端連接，dk端連接快時(shí)鐘 信號(hào)fast—clk，輸出信號(hào)為fen1;可以看出，fen1為fastclk—en在快時(shí) 鐘域內(nèi)進(jìn)行二階預(yù)同步的結(jié)果；寄存器R3和R4，其D端與前一寄存器的輸出端連接，clk端連接 slow—dk，輸出信號(hào)分別為senO和sen1;其中，sen1是將fen1進(jìn)行2階慢時(shí)鐘同步的結(jié)果；寄存器R5，其D端與寄存器R4的輸出端連接，dk端連接slow一clk， 輸出信號(hào)為sen2; sen2相當(dāng)于對(duì)sen1進(jìn)行一階延時(shí)的結(jié)果；寄存器R6、 R7，其D端與前一寄存器的輸出端連接，clk端連接 fast_clk，輸出信號(hào)分別為fen2和fen3;可以看出，fen3是對(duì)sen2進(jìn) 行2階快時(shí)鐘同步的結(jié)果；與門A3，其輸入端分別與第二寄存器R2的輸出端和第七寄存器R7 的輸出端連接，即接收信號(hào)fen1與fen3;其輸出即為快時(shí)鐘門控的使能 信號(hào)fen;反相器10，其輸入端與第四寄存器R4的輸出端連接，即接收信號(hào) sen1;其輸出即為慢時(shí)鐘門控的使能信號(hào)sen;第一鎖存器L1，其D端與所述第三與門A3的輸出端連接，其clk 端連接快時(shí)鐘信號(hào)fast一clk;反相器M，其輸入端與第一鎖存器L1的輸出端連接，輸出信號(hào)為 fenb;或門01，其輸入端連接反相器M的輸出端以及快時(shí)鐘信號(hào)fast—clk， 其輸出端輸出快門控時(shí)鐘信號(hào)fclk—gated;第二鎖存器L2，其D端與反相器10的輸出端連接，其clk端連接慢時(shí)鐘信號(hào)siow一cik;反相器l2，其輸入端與反相器IO的輸出端連接，輸出信號(hào)為senb;或門02，其輸入端連接反相器12的輸出端以及慢時(shí)鐘信號(hào) slow—clk，其輸出端輸出慢門控時(shí)鐘信號(hào)sclk一gated;與門A4，其輸入端分別接收快門控時(shí)鐘信號(hào)fclk—gated和慢門控時(shí)鐘 信號(hào)sdk—gated,其輸出端為所述時(shí)鐘切換裝置的輸出端，輸出時(shí)鐘切換信 號(hào)sel—clk。采用上述電路，時(shí)鐘選擇信號(hào)fastclk一en的初始狀態(tài)(1或0)可以任 意選擇，而且該時(shí)鐘選擇信號(hào)fastdk—en的時(shí)鐘域可以任意，不必與快時(shí)鐘 或者慢時(shí)鐘保持同步。以及，能夠避免兩路時(shí)鐘重疊產(chǎn)生的毛刺和避免門控 使能信號(hào)與時(shí)鐘不同步引起的毛刺以及亞穩(wěn)態(tài)現(xiàn)象，其部分波形圖如圖15 所示。同樣的，當(dāng)慢時(shí)鐘信號(hào)(slow—dk)為第一時(shí)鐘信號(hào)，快時(shí)鐘信號(hào) (fast_clk)為第二時(shí)鐘信號(hào)時(shí)，相當(dāng)于將本實(shí)施例中全部器件的快時(shí)鐘輸入 替換為慢時(shí)鐘輸入，慢時(shí)鐘輸入替換為快時(shí)鐘輸入既可，不會(huì)對(duì)本發(fā)明的技 術(shù)方案構(gòu)成影響。同時(shí)，上述器件數(shù)量的選擇是保證組合輸出時(shí)無疊加毛刺 和門控?zé)o亞穩(wěn)態(tài)的最低要求，本領(lǐng)域技術(shù)人員也可以相應(yīng)選用更多寄存器來 進(jìn)行更多階數(shù)的同步處理和延時(shí)處理，但會(huì)延長處理時(shí)間。但較佳的，慢時(shí) 鐘信號(hào)(slow_clk)為第一時(shí)鐘信號(hào)，快時(shí)鐘信號(hào)(fast—elk)為第二時(shí)鐘信 號(hào)時(shí)的實(shí)現(xiàn)方案如圖16所示，為一個(gè)門控時(shí)鐘到高電平的完整電路圖。最后所應(yīng)說明的是，以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案而非限 制，盡管參照較佳實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)說明，本領(lǐng)域的普通技術(shù)人員 應(yīng)當(dāng)理解，可以對(duì)本發(fā)明的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本發(fā) 明技術(shù)方案的精神和范圍。
權(quán)利要求
1.一種時(shí)鐘切換方法，用于根據(jù)時(shí)鐘選擇信號(hào)進(jìn)行第一、第二時(shí)鐘信號(hào)的切換；其特征在于，包括以下步驟S1、對(duì)所述時(shí)鐘選擇信號(hào)分別在第一、第二時(shí)鐘域中進(jìn)行不同時(shí)序的同步處理；S2、將同步后生成的第一、第二時(shí)鐘選擇信號(hào)作為門控使能信號(hào)，分別對(duì)第一、第二時(shí)鐘信號(hào)進(jìn)行門控處理；S3、將門控處理后生成的第一、第二門控時(shí)鐘信號(hào)組合輸出。
2. 根據(jù)權(quán)利要求1所述的時(shí)鐘切換方法，其特征在于，所述步驟S1 包括511、 對(duì)所述時(shí)鐘選擇信號(hào)，在第二時(shí)鐘域中進(jìn)行第一次同步；512、 對(duì)所述第一次同步后的生成信號(hào)進(jìn)行取反操作，生成第二時(shí)鐘 選擇信號(hào)；513、 對(duì)所述第一次同步后的生成信號(hào)，進(jìn)行延時(shí)處理；514、 對(duì)所述延時(shí)處理后的生成信號(hào)，在第一時(shí)鐘域中進(jìn)行第二次同步；515、 對(duì)所述時(shí)鐘選擇信號(hào)與所述第二次同步后的生成信號(hào)進(jìn)行邏輯 "與"操作，生成第一時(shí)鐘選擇信號(hào)。
3. 根據(jù)權(quán)利要求1所述的時(shí)鐘切換方法，其特征在于，所述步驟 S1包括S11'、對(duì)所述時(shí)鐘選擇信號(hào)進(jìn)行延時(shí)處理；S12'、對(duì)延時(shí)處理后的生成信號(hào)，在第二時(shí)鐘域中進(jìn)行第一次同步; S13'、對(duì)所述第一次同步后的生成信號(hào)進(jìn)行取反操作，生成第二時(shí) 鐘選擇信號(hào)；S14'、對(duì)所述第一次同步后的生成信號(hào)，在第一時(shí)鐘域中進(jìn)行第二 次同步；S15'、對(duì)所述時(shí)鐘選擇信號(hào)與所述第二次同步后的生成信號(hào)進(jìn)行邏輯"與"操作，生成第一時(shí)鐘選擇信號(hào)。
4. 根據(jù)權(quán)利要求2或3所述的時(shí)鐘切換方法，其特征在于，所述步 驟S1之前還包括步驟SO:對(duì)所述時(shí)鐘選擇信號(hào)，在第一時(shí)鐘域中進(jìn)行 預(yù)同步。
5. 根據(jù)權(quán)利要求4所述的時(shí)鐘切換方法，其特征在于，所述步驟S0包括501、 識(shí)別所述時(shí)鐘選擇信號(hào)是否與第一時(shí)鐘信號(hào)同步，是則直接執(zhí)行步驟S1，否則執(zhí)行步驟S02;502、 對(duì)所述時(shí)鐘選擇信號(hào)在第一時(shí)鐘域中進(jìn)行同步，并對(duì)同步后的 時(shí)鐘選擇信號(hào)執(zhí)行步驟S1。
6. 根據(jù)權(quán)力要求2或3所述的時(shí)鐘切換方法，其特征在于所述在第一/第二時(shí)鐘域中進(jìn)行同步包括采用第一/第二時(shí)鐘信號(hào)作 為觸發(fā)時(shí)鐘，進(jìn)行至少二階同步；所述進(jìn)行延時(shí)處理包括采用第一/第二時(shí)鐘信號(hào)作為觸發(fā)時(shí)鐘，進(jìn) 行延時(shí)；其中，當(dāng)觸發(fā)時(shí)鐘為快時(shí)鐘信號(hào)時(shí)，進(jìn)行至少二階延時(shí)，當(dāng)觸 發(fā)時(shí)鐘為慢時(shí)鐘信號(hào)時(shí)，進(jìn)行至少一階延時(shí)。
7. 根據(jù)權(quán)利要求1-3任一所述的所述的時(shí)鐘切換方法，其特征在于，所述步驟S2包括521、 采用同步后生成的第一、第二時(shí)鐘選擇信號(hào)作為使能信號(hào)，對(duì) 第一、第二時(shí)鐘信號(hào)分別進(jìn)行低電平觸發(fā)的鎖存處理；522、 將鎖存處理后的生成信號(hào)分別與第一、第二時(shí)鐘信號(hào)進(jìn)行邏輯 "與"處理;523、 生成第一、第二門控時(shí)鐘信號(hào)；所述步驟S3包括將門控處理后生成的第一、第二門控時(shí)鐘信號(hào)以邏輯"或"的方式組合輸出。
8. 根據(jù)權(quán)利要求1-3任一所述的時(shí)鐘切換方法，其特征在于，所述步驟S2包括S21'、采用同步后生成的第一、第二時(shí)鐘選擇信號(hào)作為使能信號(hào)， 對(duì)第一、第二時(shí)鐘信號(hào)分別進(jìn)行低電平觸發(fā)的鎖存處理； S22'、對(duì)鎖存處理后生成的信號(hào)分別進(jìn)行取反操作； S23'、將取反操作后的生成信號(hào)分別與第一、第二時(shí)鐘信號(hào)進(jìn)行邏 輯"或"處理； S24'、生成第一、第二門控時(shí)鐘信號(hào)；所述步驟S3包括將門控處理后生成的第一、第二門控時(shí)鐘信號(hào)以 邏輯"與"的方式組合輸出。
9. 一種時(shí)鐘切換裝置，用于根據(jù)時(shí)鐘選擇信號(hào)進(jìn)行第一、第二時(shí)鐘信 號(hào)的切換；其特征在于，包括時(shí)鐘異序同步處理模塊，用于對(duì)所述時(shí)鐘選擇信號(hào)分別在第一、第 二時(shí)鐘域中進(jìn)行不同時(shí)序的同步處理；第一時(shí)鐘門控處理模塊，用于將同步后生成的第一時(shí)鐘選擇信號(hào)作 為門控使能信號(hào)，對(duì)第一時(shí)鐘信號(hào)進(jìn)行門控處理；第二時(shí)鐘門控處理模塊，用于將同步后生成的第二時(shí)鐘選擇信號(hào)作 為門控使能信號(hào)，對(duì)第二時(shí)鐘信號(hào)進(jìn)行門控處理；組合處理模塊，用于將門控處理后生成的第一、第二門控時(shí)鐘信號(hào) 組合輸出。
10. 根據(jù)權(quán)利要求9所述的時(shí)鐘切換裝置，其特征在于，所述時(shí)鐘異序同步處理模塊包括一次同步處理模塊，用于對(duì)所述時(shí)鐘選擇信號(hào)，在第二時(shí)鐘域中進(jìn)行第一次同步；延吋處理模塊，與所述一次同步處理模塊連接，用于對(duì)所述第一次 同步后的生成信號(hào)，進(jìn)行延時(shí)處理；二次同步處理模塊，與所述延時(shí)處理模塊連接，用于對(duì)所述延時(shí)處 理后的生成信號(hào)，在第一時(shí)鐘域中進(jìn)行第二次同步；與處理模塊，與所述二次同步處理模塊連接，用于對(duì)所述時(shí)鐘選擇 信號(hào)與所述第二次同步后的生成信號(hào)進(jìn)行邏輯"與"操作，生成第一時(shí)鐘選 擇信號(hào)；反相處理模塊，與所述一次同步處理模塊連接，用于對(duì)所述第一次 同步后的生成信號(hào)進(jìn)行取反操作，生成第二時(shí)鐘選擇信號(hào)。
11. 根據(jù)權(quán)利要求9所述的時(shí)鐘切換裝置，其特征在于，所述時(shí)鐘異 序同步處理模塊包括-延時(shí)處理模塊，用于對(duì)所述時(shí)鐘選擇信號(hào)進(jìn)行延時(shí)處理； 一次同步處理模塊，與所述延時(shí)處理模塊連接，用于對(duì)延時(shí)處理后 的生成信號(hào)，在第二時(shí)鐘域中進(jìn)行第一次同步；二次同步處理模塊，與所述一次同歩處理模塊連接，用于對(duì)所述第 一次同步后的生成信號(hào)，在第一時(shí)鐘域中進(jìn)行第二次同步；與處理模塊，與所述二次同步處理模塊連接，用于對(duì)所述時(shí)鐘選擇 信號(hào)與所述第二次同步后的生成信號(hào)進(jìn)行邏輯"與"操作，生成第一時(shí)鐘選 擇信號(hào)；反相處理模塊，與所述一次同步處理模塊連接，用于對(duì)所述第一次 同步后的生成信號(hào)進(jìn)行取反操作，生成第二時(shí)鐘選擇信號(hào)。
12. 根據(jù)權(quán)利要求10或11所述的時(shí)鐘切換方法，其特征在于，還包 括預(yù)同步處理模塊，用于接收時(shí)鐘選擇信號(hào)的輸入，對(duì)所述時(shí)鐘選擇信 號(hào)在第一時(shí)鐘域中進(jìn)行同步，并將同步后的時(shí)鐘選擇信號(hào)輸入到所述時(shí) 鐘異序同步處理模塊中。
13. 根據(jù)權(quán)利要求12所述的時(shí)鐘切換裝置，其特征在于，還包括識(shí) 別模塊，用于在所述預(yù)同步處理模塊之前接收時(shí)鐘選擇信號(hào)的輸入，并 識(shí)別所述時(shí)鐘選擇信號(hào)是否與所述第一時(shí)鐘信號(hào)同步，是則將所述時(shí)鐘 選擇信號(hào)輸入所述時(shí)鐘異序同步處理模塊中，否則將所述時(shí)鐘選擇信號(hào) 輸入所述預(yù)同步處理模塊中。
14. 根據(jù)權(quán)利要求9-11任一所述的時(shí)鐘切換裝置，其特征在于，所 述任一同步處理模塊至少由雙寄存器構(gòu)成，其觸發(fā)時(shí)鐘為相應(yīng)時(shí)鐘域的 時(shí)鐘信號(hào)；所述延時(shí)處理模塊的觸發(fā)時(shí)鐘為第一/第二時(shí)鐘信號(hào)，其中， 當(dāng)觸發(fā)時(shí)鐘為快時(shí)鐘信號(hào)時(shí)，所述延時(shí)處理模塊至少由二階寄存器構(gòu)成， 當(dāng)觸發(fā)時(shí)鐘為慢時(shí)鐘信號(hào)時(shí)，所述延時(shí)處理模塊至少由單寄存器構(gòu)成。
15. 根據(jù)權(quán)利要求9-11任一所述的時(shí)鐘切換裝置，其特征在于， 所述第一時(shí)鐘門控處理模塊包括第一鎖存處理模塊，用于采用第一時(shí)鐘信號(hào)作為觸發(fā)時(shí)鐘，對(duì)所述 第一時(shí)鐘選擇信號(hào)進(jìn)行低電平觸發(fā)的鎖存處理；第一與處理模塊，用于將所述第一鎖存處理模塊輸出的信號(hào)與第一 時(shí)鐘信號(hào)進(jìn)行邏輯"與"處理，生成第一門控時(shí)鐘信號(hào)；所述第二時(shí)鐘門控處理模塊包括第二鎖存處理模塊，用于釆用第二時(shí)鐘信號(hào)作為觸發(fā)時(shí)鐘，對(duì)所述 第二時(shí)鐘選擇信號(hào)進(jìn)行低電平觸發(fā)的鎖存處理；第二與處理模塊，用于將所述第二鎖存處理模塊輸出的信號(hào)與第二時(shí)鐘信號(hào)進(jìn)行邏輯"與"處理，生成第二門控時(shí)鐘信號(hào)；所述組合處理模塊包括或處理模塊，分別與第一與處理模塊和第二 與處理模塊連接，用于將門控處理后生成的第一、第二門控時(shí)鐘信號(hào)以 邏輯"或"的方式組合輸出。
16. 根據(jù)權(quán)利要求9-11任一所述的時(shí)鐘切換裝置，其特征在于， 所述第一時(shí)鐘門控處理模塊包括第一鎖存處理模塊，用于采用第一時(shí)鐘信號(hào)作為觸發(fā)時(shí)鐘，對(duì)所述第一時(shí)鐘選擇信號(hào)進(jìn)行低電平觸發(fā)的鎖存處理；第一反相處理模塊，用于對(duì)鎖存處理后生成的信號(hào)進(jìn)行取反操作； 第一或處理模塊，用于將所述第一反相處理模塊輸出的信號(hào)與第一時(shí)鐘信號(hào)進(jìn)行邏輯"或"處理，生成第一門控時(shí)鐘信號(hào)； 所述第二時(shí)鐘門控處理模塊包括第二鎖存處理模塊，用于采用第二時(shí)鐘信號(hào)作為觸發(fā)時(shí)鐘，對(duì)所述 第二時(shí)鐘選擇信號(hào)進(jìn)行低電平觸發(fā)的鎖存處理；第二反相處理模塊，用于對(duì)鎖存處理后生成的信號(hào)進(jìn)行取反操作；第二或處理模塊，用于將所述第二反相處理模塊輸出的信號(hào)與第二 時(shí)鐘信號(hào)進(jìn)行邏輯"或"處理，生成第二門控時(shí)鐘信號(hào)；所述組合處理模塊包括與處理模塊，分別與第一或處理模塊和第二 或處理模塊連接，用于將門控處理后生成的第一、第二門控時(shí)鐘信號(hào)以 邏輯"與"的方式組合輸出。
17. —種時(shí)鐘切換裝置，用于根據(jù)時(shí)鐘選擇信號(hào)進(jìn)行快、慢時(shí)鐘信號(hào)的 切換；其特征在于，包括第一寄存器，其D端連接所述時(shí)鐘選擇信號(hào)，Clk端連接快時(shí)鐘信號(hào)；第二寄存器，其D端與所述第一寄存器的輸出端連接，clk端連接快時(shí)鐘信號(hào)；第三、第四寄存器，其D端與前一寄存器的輸出端連接，Clk端連接 慢時(shí)鐘信號(hào)；第五寄存器，其D端與第四寄存器的輸出端連接，Clk端連接慢時(shí)鐘 信號(hào)；第六、第七寄存器，其D端與前一寄存器的輸出端連接，cik端連接 快時(shí)鐘信號(hào)；第三與門，其輸入端分別與第二寄存器的輸出端和第七寄存器的輸 出端連接；反相器，其輸入端與所述第四寄存器的輸出端連接； 第一鎖存器，其D端與所述第三與門的輸出端連接，其clk端連接 快時(shí)鐘信號(hào)；第一與門，其輸入端連接所述第一鎖存器的輸出端以及快時(shí)鐘信號(hào)， 其輸出端輸出快門控時(shí)鐘信號(hào)；第二鎖存器，其D端與所述反相器的輸出端連接，其clk端連接慢 時(shí)鐘信號(hào)；第二與門，其輸入端連接所述第二鎖存器的輸出端以及慢時(shí)鐘信號(hào)， 其輸出端輸出慢門控時(shí)鐘信號(hào)；第三或門，其輸入端分別接收快門控時(shí)鐘信號(hào)和慢門控時(shí)鐘信號(hào)， 其輸出端為所述時(shí)鐘切換裝置的輸出端。18.—種時(shí)鐘切換裝置，用于根據(jù)時(shí)鐘選擇信號(hào)進(jìn)行快、慢時(shí)鐘信號(hào)的 切換；其特征在于，包括第一寄存器，其D端連接所述時(shí)鐘選擇信號(hào)，clk端連接快時(shí)鐘信號(hào)；第二寄存器，其D端與所述第一寄存器的輸出端連接，Clk端連接快 時(shí)鐘信號(hào)；第三、第四寄存器，其D端與前一寄存器的輸出端連接，clk端連接 慢時(shí)鐘信號(hào)； ，第五寄存器，其D端與第四寄存器的輸出端連接，clk端連接慢時(shí)鐘 信號(hào)；第六、第七寄存器，其D端與前一寄存器的輸出端連接，dk端連接 快時(shí)鐘信號(hào)；第三與門，其輸入端分別與第二寄存器的輸出端和第七寄存器的輸 出端連接；反相器，其輸入端與所述第四寄存器的輸出端連接；第一鎖存器，其D端與所述第三與門的輸出端連接，其Clk端連接快時(shí)鐘信號(hào)；第一反相器，其輸入端與所述第一鎖存器的輸出端連接； 第一或門，其輸入端連接所述第一反相器的輸出端以及快時(shí)鐘信號(hào)，其輸出端輸出快門控時(shí)鐘信號(hào)；第二鎖存器，其D端與所述反相器的輸出端連接，其clk端連接慢時(shí)鐘信號(hào)；第二反相器，其輸入端與所述第二鎖存器的輸出端連接； 第二或門，其輸入端連接所述第二反相器的輸出端以及慢時(shí)鐘信號(hào)，其輸出端輸出慢門控時(shí)鐘信號(hào)；第四與門，其輸入端分別接收快門控時(shí)鐘信號(hào)和慢門控時(shí)鐘信號(hào)，其輸出端為所述時(shí)鐘切換裝置的輸出端。
全文摘要
本發(fā)明公開了一種時(shí)鐘切換方法，用于根據(jù)時(shí)鐘選擇信號(hào)進(jìn)行第一、第二時(shí)鐘信號(hào)的切換；包括對(duì)該時(shí)鐘選擇信號(hào)分別在第一、第二時(shí)鐘域中進(jìn)行不同時(shí)序的同步處理；將同步后生成的第一、第二時(shí)鐘選擇信號(hào)作為門控使能信號(hào)，分別對(duì)第一、第二時(shí)鐘信號(hào)進(jìn)行門控處理；將門控處理后生成的第一、第二門控時(shí)鐘信號(hào)組合輸出。本發(fā)明還公開了相應(yīng)的時(shí)鐘切換裝置。通過本發(fā)明，能夠保證門控時(shí)鐘的使能信號(hào)與時(shí)鐘同步，避免門控時(shí)鐘的毛刺或者亞穩(wěn)態(tài)現(xiàn)象；能夠避免時(shí)鐘的相互疊加，從而避免時(shí)鐘疊加所導(dǎo)致的時(shí)鐘毛刺現(xiàn)象；易于實(shí)現(xiàn)且時(shí)鐘切換的延時(shí)較小。
文檔編號(hào)H03K19/173GK101126941SQ20071016265
公開日2008年2月20日 申請(qǐng)日期2007年10月16日 優(yōu)先權(quán)日2007年10月16日
發(fā)明者王治平 申請(qǐng)人:北京天碁科技有限公司