專利名稱：開(kāi)關(guān)控制電路、δσ調(diào)制電路及δσ調(diào)制式ad轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種開(kāi)關(guān)控制電路、Δ∑調(diào)制電路以及Δ∑調(diào)制式AD轉(zhuǎn)換器。
背景技術(shù)：
作為音頻機(jī)器等中采用的AD轉(zhuǎn)換器，公知有利用Δ∑調(diào)制電路的AD轉(zhuǎn)換器(例如專利文獻(xiàn)1)。在這樣的AD轉(zhuǎn)換器中所利用的Δ∑調(diào)制電路，是采用對(duì)所輸入的模擬信號(hào)進(jìn)行積分并輸出的積分器、和將所積分的模擬信號(hào)變換成數(shù)字信號(hào)并輸出的量化器等而實(shí)現(xiàn)的。
并且，積分器，可以通過(guò)組合開(kāi)關(guān)電容器和運(yùn)算放大器而構(gòu)成。圖9示出采用開(kāi)關(guān)電容器以及運(yùn)算放大器的積分器的結(jié)構(gòu)例。積分器100，具備運(yùn)算放大器110、積分用的電容器111、開(kāi)關(guān)SW11～SW14以及由電容器112構(gòu)成的開(kāi)關(guān)電容器。
積分用的電容器111的一方的電極，與運(yùn)算放大器110的輸出端子電連接，另一方的電極與運(yùn)算放大器110的反相輸入端子電連接。并且，向運(yùn)算放大器110的同相輸入端子，施加中間電壓Vdd/2。另外，由開(kāi)關(guān)SW11～SW14以及電容器112構(gòu)成的開(kāi)關(guān)電容器與運(yùn)算放大器110的反相輸入端子電連接。
在這樣的積分器100中，開(kāi)關(guān)SW12、SW13變成接通，開(kāi)關(guān)SW11、SW14變成斷開(kāi)期間，在電容器112中，儲(chǔ)存與輸入電壓Vin和中間電壓Vdd/2之間的差值相應(yīng)的電荷(取樣處理)。之后，若開(kāi)關(guān)SW12、SW13變成斷開(kāi)，開(kāi)關(guān)SW11、SW14變成接通，則儲(chǔ)存在電容器12中的電荷，流入積分用電容器111中并被儲(chǔ)存(積分處理)。通過(guò)反復(fù)執(zhí)行這樣的取樣的處理/積分處理，從而運(yùn)算放大器110的輸出電壓Vout變成對(duì)輸入電壓Vin進(jìn)行積分后的電壓。
然而，在Δ∑調(diào)制電路中，由于為了提高分辨率而需要高精度地執(zhí)行取樣處理以及積分處理，因此有時(shí)候會(huì)將開(kāi)關(guān)SW12、SW13的接通斷開(kāi)時(shí)序(timing)錯(cuò)位，有時(shí)候會(huì)將開(kāi)關(guān)SW11、SW14的接通斷開(kāi)時(shí)序錯(cuò)位(例如專利文獻(xiàn)2)。圖10是表示生成對(duì)開(kāi)關(guān)SW11～SW14各自的接通斷開(kāi)進(jìn)行控制的四相時(shí)鐘的開(kāi)關(guān)控制電路的一般結(jié)構(gòu)例圖。開(kāi)關(guān)控制電路120，具備NOR電路130～132以及反相電路133～138。
向NOR電路130中，輸入經(jīng)由反相電路133的等待(stand-by)信號(hào)STB、和主時(shí)鐘CLK。等待信號(hào)，在工作時(shí)變成H電平。因此，在工作時(shí)，從NOR電路130輸出對(duì)主時(shí)鐘CLK進(jìn)行反相后的信號(hào)。
從NOR電路130輸出的信號(hào)，被向NOR電路131輸入，并且經(jīng)由反相電路134向NOR電路132輸入。然后，在NOR電路132的后段，設(shè)置偶數(shù)個(gè)反相電路135，其輸出變成對(duì)開(kāi)關(guān)SW11的接通斷開(kāi)進(jìn)行控制的時(shí)鐘信號(hào)CK1。進(jìn)而，在其后段，設(shè)置偶數(shù)個(gè)反相電路136，其輸出變成對(duì)開(kāi)關(guān)SW14的接通斷開(kāi)進(jìn)行控制的時(shí)鐘信號(hào)CK4。另外，反相電路136的輸出被向NOR電路131輸入。
同樣，在NOR電路131的后段，設(shè)置與反相電路135相同個(gè)數(shù)的反相電路137，其輸出變成對(duì)開(kāi)關(guān)SW12的接通斷開(kāi)進(jìn)行控制的時(shí)鐘信號(hào)CK2。進(jìn)而，在其后段設(shè)置與反相電路136相同個(gè)數(shù)的反相電路138，其輸出變成對(duì)開(kāi)關(guān)SW13的接通斷開(kāi)進(jìn)行控制的時(shí)鐘信號(hào)CK3。另外，反相電路138的輸出被向NOR電路132輸入。
另外，在本例中，在時(shí)鐘信號(hào)CK1～CK4變成H電平時(shí)，開(kāi)關(guān)SW11～SW14分別變成接通。
圖11為表示開(kāi)關(guān)控制電路120的動(dòng)作的時(shí)序圖。在時(shí)刻t1，主時(shí)鐘CLK從L電平變成H電平。這時(shí)，NOR電路131的一方的輸入變成L電平，NOR電路132的一方的輸入變成H電平。因此，NOR電路132的輸出變成L電平，在時(shí)刻t2，時(shí)鐘信號(hào)CK1變成L電平，在時(shí)刻t3時(shí)鐘信號(hào)CK4變成L電平。并且，在時(shí)鐘信號(hào)CK4變成L電平時(shí)，NOR電路131的輸出變成H電平，在時(shí)刻t4時(shí)鐘信號(hào)CK2變成H電平，在時(shí)刻t5時(shí)鐘信號(hào)CK3變成H電平。
然后，在時(shí)刻t6，主時(shí)鐘從H電平向L電平變化。這時(shí)，NOR電路131的一方的輸入變成H電平，NOR電路132的一方的輸入變成L電平。因此，NOR電路131的輸出變成L電平，在時(shí)刻t7時(shí)鐘信號(hào)CK2變成L電平，在時(shí)刻t8時(shí)鐘信號(hào)CK3變成L電平。并且，若時(shí)鐘信號(hào)CK3變成L電平，則NOR電路132的輸出變成H電平，在時(shí)刻t9，時(shí)鐘信號(hào)CK1變成H電平，在時(shí)刻t10，時(shí)鐘信號(hào)CK4變成H電平。
這樣，通過(guò)根據(jù)開(kāi)關(guān)控制電路120所生成的四相時(shí)鐘信號(hào)來(lái)將開(kāi)關(guān)SW11～SW14接通斷開(kāi)，從而執(zhí)行高精度的取樣處理以及積分處理。
如上述，當(dāng)開(kāi)關(guān)SW12、SW13接通，開(kāi)關(guān)SW11、SW14斷開(kāi)時(shí)，電荷被儲(chǔ)存在電容器112中，之后，通過(guò)使開(kāi)關(guān)SW12、SW13斷開(kāi)，開(kāi)關(guān)SW11、SW14接通，從而該電荷便流入電容器111中。在此，由于運(yùn)算放大器110的同相輸入端子與反相輸入端子是虛短路(imaginary short)，因此在理論上反相輸入端子的電壓與向同相輸入端子施加的中間電壓Vdd/2相同。因此，被儲(chǔ)存在電容器112中的所有電荷，因開(kāi)關(guān)SW12、SW13斷開(kāi)，開(kāi)關(guān)SW11、SW14接通，而流入電容器111中。
但是，實(shí)際上，由于運(yùn)算放大器110中存在偏置(offset)，因此反相輸入端子的電壓，變成與向同相輸入端子施加的中間電壓Vdd/2相比僅高或者僅低偏置量的α的電壓。因此，即使開(kāi)關(guān)SW11、SW14變成接通，被儲(chǔ)存在電容器112中的電荷中、相當(dāng)于該偏置α的電荷也不會(huì)流入電容器111中而是殘留了。
這樣，一旦電容器112中有電荷殘留，則積分器100中的輸入電壓Vin的積分精度降低。并且，因采用這樣的積分器100導(dǎo)致Δ∑調(diào)制電路的調(diào)制精度降低，Δ∑調(diào)制式AD轉(zhuǎn)換器中的失真率會(huì)劣化。
圖12示出與向Δ∑調(diào)制式AD轉(zhuǎn)換器輸入的模擬信號(hào)(輸入電壓Vin)的振幅相應(yīng)的理論上的失真率特性。另外，失真率(THD+N)，在圖中越往上值越低。如圖所示，理論上，在與作為可輸入的最大振幅的滿標(biāo)度(full scale)(0dBFS)相比小一些的振幅(-1～-3dBFS)的地方，失真率最低。
然后，圖13示出與向Δ∑調(diào)制式AD轉(zhuǎn)換器輸入的模擬信號(hào)的振幅相應(yīng)的實(shí)際失真率特性。如該圖所示，在實(shí)際的失真率特性中，在失真率最低時(shí)的輸入振幅，比理論上的振幅更小，并且，此時(shí)的失真率也是比理論上的失真率更高的值。即，因在構(gòu)成Δ∑調(diào)制式AD轉(zhuǎn)換器中采用的積分器的電容器112中有電荷殘留，因此會(huì)產(chǎn)生如圖13所示失真率的劣化。
專利文獻(xiàn)1特開(kāi)2002-141802號(hào)公報(bào)；專利文獻(xiàn)2特開(kāi)平10-84255號(hào)公報(bào)。

發(fā)明內(nèi)容
本發(fā)明就是鑒于上述問(wèn)題而產(chǎn)生的，其目的在于提供一種提高積分器的積分精度以及Δ∑調(diào)制電路的調(diào)制精度，并抑制Δ∑調(diào)制式AD轉(zhuǎn)換器中的失真率劣化。
為了實(shí)現(xiàn)上述目的，本發(fā)明的開(kāi)關(guān)控制電路，是一種對(duì)積分器的第二以及第三開(kāi)關(guān)、與第一以及第四開(kāi)關(guān)按照互補(bǔ)關(guān)系進(jìn)行接通斷開(kāi)的開(kāi)關(guān)控制電路，其中該積分器其構(gòu)成包括運(yùn)算放大器，其具有輸入端子以及輸出端子；第一電容器，其具有第一以及第二電極，上述第一電極與上述運(yùn)算放大器的上述輸出端子電連接，上述第二電極與上述運(yùn)算放大器的上述輸入端子電連接；第二電容器，其具有第三以及第四電極；第一開(kāi)關(guān)，其介入上述第二電容器的上述第三電極與上述運(yùn)算放大器的上述輸入端子之間；第二開(kāi)關(guān)，其對(duì)于上述第二電容器的上述第三電極施加基準(zhǔn)電壓；第三開(kāi)關(guān)，其對(duì)于上述第二電容器的上述第四電極施加輸入電壓；第四開(kāi)關(guān)，其對(duì)于上述第二電容器的上述第四電極施加上述基準(zhǔn)電壓，上述開(kāi)關(guān)控制電路在將上述第一以及第四開(kāi)關(guān)斷開(kāi)，將上述第二以及第三開(kāi)關(guān)接通之際，在將上述第四開(kāi)關(guān)斷開(kāi)之前，使上述第二開(kāi)關(guān)接通。
并且，上述開(kāi)關(guān)控制電路，若按規(guī)定的周期產(chǎn)生變化的主時(shí)鐘變化成一方的邏輯值，則在按照使上述第二以及第三開(kāi)關(guān)變成斷開(kāi)的方式讓用于對(duì)上述第二以及第三開(kāi)關(guān)的接通斷開(kāi)進(jìn)行控制的第二以及第三時(shí)鐘變化并輸出之后，按照使上述第一以及第四開(kāi)關(guān)變成接通的方式，讓用于對(duì)上述第一以及第四開(kāi)關(guān)的接通斷開(kāi)進(jìn)行控制的第一以及第四時(shí)鐘變化并輸出；若上述主時(shí)鐘變化成另一方的邏輯值，則按照上述第一開(kāi)關(guān)變成斷開(kāi)，上述第二開(kāi)關(guān)變成接通的方式，使上述第一以及第二時(shí)鐘變化并輸出之后，按照使上述第四開(kāi)關(guān)變成斷開(kāi)，上述第三開(kāi)關(guān)變成接通的方式，使上述第四以及第三時(shí)鐘變化并輸出。
此外，上述開(kāi)關(guān)控制電路，具備第一邏輯電路，其將第一以及第二輸入信號(hào)輸入，在上述第一輸入信號(hào)是一方的邏輯值的情況下，將與上述第一輸入信號(hào)相應(yīng)的信號(hào)輸出；在上述第一輸入信號(hào)是另一方的邏輯值的情況下，將與上述第二輸入信號(hào)相應(yīng)的信號(hào)輸出；延遲電路，其使從上述第一邏輯電路輸出的信號(hào)延遲規(guī)定的時(shí)間間隔，并作為上述第一時(shí)鐘輸出；第二邏輯電路，其將第三以及第四輸入信號(hào)輸入，在上述第三輸入信號(hào)是一方的邏輯值的情況下，將與上述第三輸入信號(hào)相應(yīng)的信號(hào)作為上述第二時(shí)鐘輸出；在上述第三輸入信號(hào)是另一方的邏輯值的情況下，將與上述第四輸入信號(hào)相應(yīng)的信號(hào)作為上述第二時(shí)鐘輸出；第三邏輯電路，其將第五以及第六輸入信號(hào)輸入，在上述第五輸入信號(hào)是一方的邏輯值的情況下，將與上述第五輸入信號(hào)相應(yīng)的信號(hào)作為上述第三時(shí)鐘輸出，在上述第五輸入信號(hào)是另一方的邏輯值的情況下，將與上述第六輸入信號(hào)相應(yīng)的信號(hào)作為上述第三時(shí)鐘輸出；第四邏輯電路，其將第七以及第八輸入信號(hào)輸入，在上述第七輸入信號(hào)是一方的邏輯值的情況下，將與上述第七輸入信號(hào)相應(yīng)的信號(hào)作為上述第四時(shí)鐘輸出，在上述第七輸入信號(hào)是另一方的邏輯值的情況下，將與上述第八輸入信號(hào)相應(yīng)的信號(hào)作為上述第四時(shí)鐘輸出，上述第一輸入信號(hào)，是與上述主時(shí)鐘相應(yīng)的信號(hào)，上述第二輸入信號(hào)，是與上述第二時(shí)鐘相應(yīng)的信號(hào)，上述第三輸入信號(hào)，是對(duì)上述第一輸入信號(hào)進(jìn)行反相后的信號(hào)，上述第四輸入信號(hào)，是與從上述第一邏輯電路輸出的信號(hào)相應(yīng)的信號(hào)，上述第五輸入信號(hào)，是與從上述第一邏輯電路輸出的信號(hào)相應(yīng)的信號(hào)，上述第六輸入信號(hào)，是與上述第四時(shí)鐘相應(yīng)的信號(hào)，上述第七輸入信號(hào)，是與上述第二時(shí)鐘相應(yīng)的信號(hào)，上述第八輸入信號(hào)，是與上述第三時(shí)鐘相應(yīng)的信號(hào)，上述延遲電路中的上述規(guī)定的期間，是與從向上述第三邏輯電路輸入上述一方的邏輯值的上述第五輸入信號(hào)至輸出上述第三時(shí)鐘為止的時(shí)間相比更長(zhǎng)的時(shí)間。
另外，上述開(kāi)關(guān)控制電路也可以是，上述第一～第四開(kāi)關(guān)，分別是被上述第一～第四時(shí)鐘、與對(duì)上述第一～第四時(shí)鐘進(jìn)行反相后的第五～第八時(shí)鐘的兩種輸入所控制的CMOS開(kāi)關(guān)電路，且該開(kāi)關(guān)控制電路，包括第五邏輯電路，其將對(duì)上述第一時(shí)鐘進(jìn)行反相后的上述第五時(shí)鐘輸出；第六邏輯電路，其將對(duì)上述第二時(shí)鐘進(jìn)行反相后的上述第六時(shí)鐘輸出；第七邏輯電路，其將對(duì)上述第三時(shí)鐘進(jìn)行反相后的上述第七時(shí)鐘輸出；第八邏輯電路，其將對(duì)上述第四時(shí)鐘進(jìn)行反相后的上述第八時(shí)鐘輸出。
并且，本發(fā)明的Δ∑調(diào)制電路，具備積分器，其對(duì)輸入電壓進(jìn)行積分并輸出；開(kāi)關(guān)控制電路，其按照互補(bǔ)的關(guān)系對(duì)第二以及第三開(kāi)關(guān)、與第一以及第四開(kāi)關(guān)進(jìn)行接通斷開(kāi)；量化器，其對(duì)上述積分器的輸出進(jìn)行量子化并輸出；和減法電路，其依據(jù)上述量化器的輸出減去被儲(chǔ)存在第一電容器中的電荷，其中積分器其構(gòu)成包括運(yùn)算放大器，其具有輸入端子以及輸出端子；第一電容器，其具有第一以及第二電極，上述第一電極與上述運(yùn)算放大器的上述輸出端子電連接，上述第二電極與上述運(yùn)算放大器的上述輸入端子電連接；第二電容器，其具有第三以及第四電極；第一開(kāi)關(guān)，其對(duì)上述第二電容器的上述第三電極與上述運(yùn)算放大器的上述輸入端子之間的電連接進(jìn)行控制；第二開(kāi)關(guān)，其對(duì)基準(zhǔn)電壓向上述第二電容器的上述第三電極的施加進(jìn)行控制；第三開(kāi)關(guān)，其對(duì)輸入電壓向上述第二電容器的上述第四電極的施加進(jìn)行控制；和第四開(kāi)關(guān)，其對(duì)上述基準(zhǔn)電壓向上述第二電容器的上述第四電極的施加進(jìn)行控制，上述開(kāi)關(guān)控制電路，在將上述第一以及第四開(kāi)關(guān)斷開(kāi)，將上述第二以及第三開(kāi)關(guān)接通之際，在將上述第四開(kāi)關(guān)斷開(kāi)之前，使上述第二開(kāi)關(guān)接通。
另外，本發(fā)明的Δ∑調(diào)制式AD轉(zhuǎn)換器，具備上述的Δ∑調(diào)制電路，其將作為模擬信號(hào)的上述輸入電壓重復(fù)取樣并變換成數(shù)字信號(hào)后輸出；和數(shù)字濾波器，其將從上述Δ∑調(diào)制電路輸出的被重復(fù)取樣后的上述數(shù)字信號(hào)間隔規(guī)定的頻率輸出。
這樣，能夠降低積分器的積分精度以及Δ∑調(diào)制電路的調(diào)制精度，降低Δ∑調(diào)制式AD轉(zhuǎn)換器中的失真劣化。


圖1示出通過(guò)作為本發(fā)明的一實(shí)施方式的開(kāi)關(guān)控制電路所控制的積分器的結(jié)構(gòu)的圖。
圖2示出作為本發(fā)明的一實(shí)施方式的開(kāi)關(guān)控制電路的結(jié)構(gòu)的圖。
圖3為表示本實(shí)施方式的開(kāi)關(guān)控制電路的動(dòng)作的流程圖。
圖4為表示采用N型MOSFET以及P型MOSFET所構(gòu)成的開(kāi)關(guān)的結(jié)構(gòu)例的圖。
圖5示出生成用于對(duì)采用N型MOSFET以及P型MOSFET所構(gòu)成的開(kāi)關(guān)進(jìn)行控制的四相時(shí)鐘的開(kāi)關(guān)控制電路的結(jié)構(gòu)的圖。
圖6示出采用通過(guò)本實(shí)施方式的開(kāi)關(guān)控制電路所控制的積分器的Δ∑調(diào)制電路的結(jié)構(gòu)的圖。
圖7示出本實(shí)施方式的Δ∑調(diào)制電路中的積分器以及1位DAC的結(jié)構(gòu)的圖。
圖8示出采用本實(shí)施方式的Δ∑調(diào)制電路的AD轉(zhuǎn)換器的結(jié)構(gòu)的圖。
圖9示出一般的積分器的結(jié)構(gòu)的圖。
圖10示出生成四相時(shí)鐘的一般開(kāi)關(guān)控制電路的結(jié)構(gòu)的圖。
圖11為表示一般的開(kāi)關(guān)控制電路的動(dòng)作的時(shí)序圖。
圖12示出與向Δ∑調(diào)制式AD轉(zhuǎn)換器輸入的模擬信號(hào)的振幅相應(yīng)的理論上的失真特性的圖。
圖13示出與向Δ∑調(diào)制式AD轉(zhuǎn)換器輸入的模擬信號(hào)的振幅相應(yīng)的實(shí)際的失真率特性的圖。
圖中1-積分器，10-運(yùn)算放大器，11、12-電容器，20-開(kāi)關(guān)控制電路，30～34-NOR電路，35～60-反相電路，71-P型MOSFET，72-N型MOSFET，80-Δ∑調(diào)制電路，81-量化器，82-1位DA轉(zhuǎn)換器，83-電容器，90-AD轉(zhuǎn)換器，91-數(shù)字濾波器，SW1～SW6-開(kāi)關(guān)。
具體實(shí)施例方式
＝＝積分器＝＝圖1示出作為本發(fā)明的一實(shí)施方式的通過(guò)開(kāi)關(guān)控制電路所控制的積分器的結(jié)構(gòu)。積分器1，具備運(yùn)算放大器10、積分用的電容器11(第一電容器)、由開(kāi)關(guān)SW1～SW4(第一～第四開(kāi)關(guān))以及電容器12(第二電容器)所構(gòu)成的開(kāi)關(guān)電容器。
積分用的電容器11的一方的電極(第一電極)，與運(yùn)算放大器10的輸出端子電連接，另一方的電極(第二電極)與運(yùn)算放大器10的反相輸入端子電連接。并且，向運(yùn)算放大器10的同相輸入端子，施加中間電壓Vdd/2。
開(kāi)關(guān)SW1，是對(duì)電容器12的一方的電極(第三電極)與運(yùn)算放大器10的反相輸入端子之間的電連接進(jìn)行控制的開(kāi)關(guān)。并且，開(kāi)關(guān)SW2，是控制中間電壓Vdd/2(基準(zhǔn)電壓)向電容器12的一方電極(第三電極)的施加的開(kāi)關(guān)。另外，開(kāi)關(guān)SW3，是控制輸入電壓Vin向電容器12的另一方電極(第四電極)的施加的開(kāi)關(guān)。另外，開(kāi)關(guān)SW4，是控制中間電壓Vdd/2向電容器12的另一方電極(第四電極)的施加的開(kāi)關(guān)。
這些開(kāi)關(guān)SW1～SW4，根據(jù)從開(kāi)關(guān)控制電路20輸出的四相時(shí)鐘信號(hào)CK1～CK4(第一～第四時(shí)鐘)而控制接通斷開(kāi)。另外，在本實(shí)施方式中，在時(shí)鐘信號(hào)CK1～CK4為H電平時(shí)，開(kāi)關(guān)SW1～SW4分別變成接通。
在這樣的積分器1中，開(kāi)關(guān)SW2、SW3變成接通，開(kāi)關(guān)SW1、SW4變成斷開(kāi)期間，在電容器12中，儲(chǔ)存與輸入電壓Vin與中間電壓Vdd/2之間的差值相應(yīng)的電荷(取樣處理)。之后，若開(kāi)關(guān)SW2、SW3變成斷開(kāi)，開(kāi)關(guān)SW1、SW4變成接通，則被儲(chǔ)存在電容器12中的電荷，流入積分用電容器11中并被儲(chǔ)存(積分處理)。通過(guò)反復(fù)執(zhí)行這樣的取樣處理/積分處理，從而運(yùn)算放大器10的輸出電壓Vout，變成對(duì)輸入電壓Vin進(jìn)行積分的電壓。
＝＝開(kāi)關(guān)控制電路＝＝圖2是表示開(kāi)關(guān)控制電路20的結(jié)構(gòu)的圖。開(kāi)關(guān)控制電路20，具備NOR電路30～34、以及反相電路35～60。
向NOR電路30中，輸入經(jīng)由反相電路35的等待信號(hào)STB、和主時(shí)鐘CLK。等待信號(hào)，在積分器1工作時(shí)變成H電平。因此，在工作時(shí)，從NOR電路30輸出對(duì)主時(shí)鐘CLK進(jìn)行反相的信號(hào)。
從NOR電路30輸出的信號(hào)(第一信號(hào))，被向NOR電路31輸入，同時(shí)通過(guò)反相電路36所反相的信號(hào)(第三信號(hào))，被向NOR電路32輸入。并且，在NOR電路31的后段，設(shè)置偶數(shù)個(gè)(例如6個(gè))反相電路37～42，反相電路42的輸出變成對(duì)開(kāi)關(guān)SW1的接通斷開(kāi)進(jìn)行控制的時(shí)鐘信號(hào)CK1。并且，從反相電路42輸出的信號(hào)(第四信號(hào))被向NOR電路32輸入。
然后，在NOR電路32的后段，設(shè)置偶數(shù)個(gè)(例如4個(gè))反相電路43～46，反相電路46的輸出變成對(duì)開(kāi)關(guān)SW2的接通斷開(kāi)進(jìn)行控制的時(shí)鐘信號(hào)CK2。另外，在反相電路46的后段，設(shè)置偶數(shù)個(gè)(例如兩個(gè))反相電路47、48，從反相電路48輸出的信號(hào)(第二信號(hào)、第七信號(hào))，被向NOR電路31以及NOR電路34輸入。
并且，從NOR電路31輸出的信號(hào)(第五信號(hào))，被向NOR電路33輸入。在NOR電路33的后段，設(shè)置偶數(shù)個(gè)(例如兩個(gè))反相電路49、50，反相電路50的輸出變成對(duì)開(kāi)關(guān)SW3的接通斷開(kāi)進(jìn)行控制的時(shí)鐘信號(hào)CK3。另外，在反相電路50的后段，設(shè)置偶數(shù)個(gè)(例如4個(gè))反相電路51～54，從反相電路54輸出的信號(hào)(第八信號(hào))被向NOR電路34輸入。
然后，在NOR電路34的后段，設(shè)置偶數(shù)個(gè)(例如4個(gè))反相電路55～58，反相電路58的輸出變成對(duì)開(kāi)關(guān)SW4的接通斷開(kāi)進(jìn)行控制的時(shí)鐘信號(hào)CK4。并且，在反相電路58的后段，設(shè)置偶數(shù)個(gè)(例如兩個(gè))反相電路59、60，從反相電路60輸出的信號(hào)(第六信號(hào))，被向NOR電路33輸入。
另外，NOR電路31相當(dāng)于本發(fā)明的第一邏輯電路，反相電路37～42相當(dāng)于本發(fā)明的延遲電路。并且，NOR電路32以及反相電路43～46相當(dāng)于本發(fā)明的第二邏輯電路，NOR電路33以及反相電路49、50相當(dāng)于本發(fā)明的第三邏輯電路，NOR電路34以及反相電路55～58相當(dāng)于本發(fā)明的第四邏輯電路。
＝＝動(dòng)作說(shuō)明＝＝接著，針對(duì)在積分器1的動(dòng)作時(shí)、即等待信號(hào)STB變成H電平時(shí)開(kāi)關(guān)控制電路20的動(dòng)作進(jìn)行說(shuō)明。另外，在本實(shí)施方式中，在各個(gè)反相電路35～60中產(chǎn)生的延遲時(shí)間是相同的。
圖3為表示本實(shí)施方式的開(kāi)關(guān)控制電路20的動(dòng)作的時(shí)序圖。首先，在時(shí)刻t1，主時(shí)鐘CLK從L電平變?yōu)镠電平。這時(shí)，NOR電路31的一方的輸入變成L電平，NOR電路32的一方的輸入變成H電平。因此，NOR電路32的輸出變成L電平，在時(shí)刻t2，時(shí)鐘信號(hào)CK2變成L電平，從反相電路48輸出的L電平的信號(hào)被向NOR電路31輸入。這樣，NOR電路31的輸出變成H電平。
然后，從NOR電路31輸出的H電平的信號(hào)，被向反相電路37輸入，同時(shí)向NOR電路33輸入，NOR電路33的輸出變成L電平。在此，NOR電路31的輸出，經(jīng)由6個(gè)反相電路37～42變成時(shí)鐘信號(hào)CK1，NOR電路33的輸出，經(jīng)由兩個(gè)反相電路49、50變成時(shí)鐘信號(hào)CK3。因此，首先，在時(shí)刻t3，時(shí)鐘信號(hào)CK3變成L電平，在比時(shí)刻t3往后的時(shí)刻t4，時(shí)鐘信號(hào)CK1變成H電平。
然后，一旦時(shí)鐘信號(hào)CK3變成L電平，從反相電路54輸出的L電平的信號(hào)被向NOR電路34輸入。這樣，NOR電路34的輸出變成H電平，在時(shí)刻t5，時(shí)鐘信號(hào)CK4變成H電平。
另外，在本實(shí)施方式中，雖然在NOR電路31的后段設(shè)置6個(gè)反相電路37～42，但并非限于此，只要是生成與從NOR電路31的輸出變化成H電平至?xí)r鐘信號(hào)CK3產(chǎn)生變化為止的時(shí)間相比更長(zhǎng)的延遲時(shí)間的電路即可。
之后，在時(shí)刻t6，主時(shí)鐘從H電平變化為L(zhǎng)電平。這時(shí)，NOR電路31的一方的輸入變成H電平，NOR電路32的一方的輸入變成L電平。因此，NOR電路31的輸出變成L電平，L電平的信號(hào)被向反相電路37輸入，同時(shí)向NOR電路33輸入。然后，在時(shí)刻t7，作為反相電路42的輸出的時(shí)鐘信號(hào)CK1變成L電平。另外，在該時(shí)刻，由于時(shí)鐘信號(hào)CK4是H電平，因此NOR電路33的輸出仍然是L電平，時(shí)鐘信號(hào)CK3也仍然是L電平。
然后，若從反相電路42輸出的L電平的信號(hào)被向NOR電路32輸入，則NOR電路32的輸出變成H電平，在時(shí)刻t8時(shí)鐘信號(hào)CK2變成H電平。當(dāng)時(shí)鐘信號(hào)CK2變成H電平時(shí)，從反相電路48輸出的H電平的信號(hào)被向NOR電路34輸入。這樣，NOR電路34的輸出，變成L電平，在時(shí)刻t9，時(shí)鐘信號(hào)CK4變成L電平。
然后，若時(shí)鐘信號(hào)CK4變成L電平，則從反相電路60輸出的L電平的信號(hào)被向NOR電路33輸入。這樣，NOR電路33的輸出變成H電平，在時(shí)刻t10，時(shí)鐘信號(hào)CK3變成H電平。
針對(duì)按照這樣四相時(shí)鐘信號(hào)CK1～CK4產(chǎn)生變化的情況下積分器1的動(dòng)作進(jìn)行說(shuō)明。首先，在時(shí)刻t1，開(kāi)關(guān)SW2、SW3接通，開(kāi)關(guān)SW1、SW4斷開(kāi)。因此，在取樣用的電容器12中，儲(chǔ)存與輸入電壓Vin相應(yīng)的電荷。并且，在時(shí)刻t2開(kāi)關(guān)SW2變成斷開(kāi)，在時(shí)刻t3開(kāi)關(guān)SW3變成斷開(kāi)，之后，在時(shí)刻t4開(kāi)關(guān)SW1變成接通，在時(shí)刻t5開(kāi)關(guān)SW4變成接通。因此，被存儲(chǔ)在取樣用的電容器12中的電荷便流向積分用的電容器11。在此，若令運(yùn)算放大器10的偏置量為α，則運(yùn)算放大器10的反相輸入端子的電壓為Vdd/2+α，從而在電容器12中殘留與α相應(yīng)的電荷。
之后，在時(shí)刻t7，開(kāi)關(guān)SW1變成斷開(kāi)，在時(shí)刻t8，開(kāi)關(guān)SW2變成接通。在時(shí)刻t8，由于開(kāi)關(guān)SW4還處于接通的狀態(tài)，因此向電容器12的雙方電極施加中間電壓Vdd/2，殘留在電容器12中的電荷被放電。然后，因在時(shí)刻t9，開(kāi)關(guān)SW4變成斷開(kāi)，在時(shí)刻t10，開(kāi)關(guān)SW3變成接通，因而在電容器12中，儲(chǔ)存與輸入電壓Vin相應(yīng)的電荷。即，由于在輸入電壓Vin的取樣開(kāi)始時(shí)電容器12中沒(méi)有電荷殘留，因此可以提高取樣精度，提高積分器1中的積分精度。
另外，在本實(shí)施方式中，雖然開(kāi)關(guān)SW1～SW4，作為在時(shí)鐘信號(hào)CK1～CK4為H電平時(shí)變成接通的開(kāi)關(guān)，但開(kāi)關(guān)的形式并非限于此，例如，也可以采用通過(guò)具有互補(bǔ)關(guān)系的兩個(gè)時(shí)鐘信號(hào)來(lái)控制接通斷開(kāi)的CMOS開(kāi)關(guān)電路。
圖4是表示在令開(kāi)關(guān)SW1為CMOS電路時(shí)的結(jié)構(gòu)例的圖。開(kāi)關(guān)SW1，是并聯(lián)連接P型MOSFET71和N型MOSFET72的CMOS開(kāi)關(guān)電路。在此，向N型MOSFET72的柵極，輸入上述的時(shí)鐘信號(hào)CK1，向P型MOSFET71的柵極，輸入對(duì)時(shí)鐘信號(hào)CK1進(jìn)行反相的時(shí)鐘信號(hào)CK1B。
圖5示出在令開(kāi)關(guān)SW1為CMOS開(kāi)關(guān)電路時(shí)的開(kāi)關(guān)控制電路20的結(jié)構(gòu)的圖。如圖所示，將輸出時(shí)鐘信號(hào)CK1的反相電路42的輸入信號(hào)、即對(duì)時(shí)鐘信號(hào)CK1進(jìn)行反相的信號(hào)變成時(shí)鐘信號(hào)CK1B(第五時(shí)鐘)。同樣，在令開(kāi)關(guān)SW2～SW4為CMOS開(kāi)關(guān)電路的情況下，將輸出時(shí)鐘信號(hào)CK2～CK4的反相電路的輸入信號(hào)，變成將時(shí)鐘信號(hào)CK2～CK4反相的時(shí)鐘信號(hào)CK2B～CK4B(第六～第八時(shí)鐘)。另外，奇數(shù)個(gè)反相電路37～41相當(dāng)于本發(fā)明的第五邏輯電路。同樣，反相電路43～45相當(dāng)于本發(fā)明的第六邏輯電路，反相電路49相當(dāng)于本發(fā)明的第七邏輯電路，反相電路55～57相當(dāng)于本發(fā)明的第八邏輯電路。
這樣，即使在采用消耗功率較小的CMOS開(kāi)關(guān)電路的情況下，也可以通過(guò)開(kāi)關(guān)控制電路20進(jìn)行同樣的控制。
＝＝應(yīng)用例＝＝接著，針對(duì)通過(guò)開(kāi)關(guān)控制電路20進(jìn)行控制的積分器1的應(yīng)用例進(jìn)行說(shuō)明。圖6示出采用通過(guò)本實(shí)施方式的開(kāi)關(guān)控制電路20進(jìn)行控制的積分器1的Δ∑調(diào)制電路的結(jié)構(gòu)的圖。Δ∑調(diào)制電路80，是具備積分器1、量化器81、以及1位DA轉(zhuǎn)換器(1位DAC)82的、1次1位Δ∑調(diào)制電路。
被輸入的模擬信號(hào)(X)，通過(guò)積分器1進(jìn)行積分。量化器81，如果從積分器1輸出的積分結(jié)果是規(guī)定值以上，則輸出+1；如果是不到規(guī)定值則輸出-1。而且，1位DAC82，在量化器81的輸出為+1的情況下，從在積分器1中被積分的值中僅減去相當(dāng)于“+1”的量。
圖7示出本實(shí)施方式的Δ∑調(diào)制電路80中的積分器以及1位DAC的結(jié)構(gòu)的圖。1位DAC82，具備電容器83、開(kāi)關(guān)SW5、SW6。電容器83的一方的電極，經(jīng)由開(kāi)關(guān)SW1與運(yùn)算放大器10的反相輸入端子電連接。并且，開(kāi)關(guān)SW5，是控制中間電壓Vdd/2向電容器83的另一方的電極的施加的開(kāi)關(guān)，開(kāi)關(guān)SW6，是控制接地電壓向電容器83的另一方電極的施加的開(kāi)關(guān)。
在此，在量化器81的輸出為+1的情況下，開(kāi)關(guān)SW5在時(shí)鐘信號(hào)CK2為H電平時(shí)變成接通，開(kāi)關(guān)SW6在時(shí)鐘信號(hào)CK1為H電平時(shí)變成接通。即，通過(guò)使開(kāi)關(guān)SW2、SW3、SW5變成接通，從而在電容器12中儲(chǔ)存與輸入電壓Vin相應(yīng)的電荷，同時(shí)由于向電容器83的雙方電極施加中間電壓Vdd/2，因此電容器83被放電。并且，之后，若開(kāi)關(guān)SW2、SW3、SW5變成斷開(kāi)，開(kāi)關(guān)SW1、SW4、SW6變成接通，則電容器83的雙方電極的電壓差變成作為運(yùn)算放大器10的反相輸入端子的電壓的Vdd/2+ot。因此，被儲(chǔ)存在電容器12中的電荷，流向電容器11中，同時(shí)相當(dāng)于Vdd/2+α的電荷被電容器83取出。即，通過(guò)1位DAC82，從在積分器1中被積分的值中減去相當(dāng)于“+1”的量。
這樣，若采用通過(guò)開(kāi)關(guān)控制電路20所控制的積分器1構(gòu)成Δ∑調(diào)制電路80，則由于積分器1中的積分精度提高，因此Δ∑調(diào)制電路80中的調(diào)制精度也會(huì)提高。
另外，圖8示出采用本實(shí)施方式的Δ∑調(diào)制電路80的Δ∑調(diào)制式AD轉(zhuǎn)換器的結(jié)構(gòu)的圖。AD轉(zhuǎn)換器90，具有Δ∑調(diào)制電路80以及數(shù)字濾波器91。Δ∑調(diào)制電路80，為了使噪聲降低，而將所被輸入的模擬信號(hào)，以基帶頻率的N倍(例如128倍左右)的頻率進(jìn)行重復(fù)取樣(oversampling)并輸出。然后，數(shù)字濾波器91，將從Δ∑調(diào)制電路80輸出的被重復(fù)取樣后的信號(hào)以1/N間隔提取并輸出。
這樣，若采用Δ∑調(diào)制電路80構(gòu)成AD轉(zhuǎn)換器90，則由于Δ∑調(diào)制電路80中的調(diào)制精度提高，因此可以抑制AD轉(zhuǎn)換器90中的失真率劣化。
以上，針對(duì)本實(shí)施方式的開(kāi)關(guān)控制電路20、Δ∑調(diào)制電路80、以及Δ∑調(diào)制式AD轉(zhuǎn)換器90進(jìn)行了說(shuō)明。如上述，開(kāi)關(guān)控制電路20，從開(kāi)關(guān)SW1、SW4變成接通，開(kāi)關(guān)SW2、SW3變成斷開(kāi)的狀態(tài)開(kāi)始，按照開(kāi)關(guān)SW1變成斷開(kāi)，開(kāi)關(guān)SW2變成接通的方式使時(shí)鐘信號(hào)CK1、CK2變化之后，按照使開(kāi)關(guān)SW4變成斷開(kāi)，開(kāi)關(guān)SW3變成接通的方式，使時(shí)鐘信號(hào)CK4、CK3變化并輸出。這樣，在電容器12中重新進(jìn)行取樣之前，產(chǎn)生開(kāi)關(guān)SW2、SW4同時(shí)變成接通的期間，因運(yùn)算放大器10的偏置使電容器12中殘留的電荷被放電。因此，提高積分器1中的積分精度。
并且，時(shí)鐘信號(hào)CK1～CK4，由于是根據(jù)一個(gè)主時(shí)鐘CLK所生成的，因此因過(guò)程偏差而引起的時(shí)鐘時(shí)序的變動(dòng)較少。因此，開(kāi)關(guān)SW1～SW4的接通斷開(kāi)時(shí)序幾乎不會(huì)錯(cuò)位，能提高積分器1中的積分精度。
然后，通過(guò)采用由這樣的開(kāi)關(guān)控制電路20所控制的積分器1，從而能夠得到調(diào)制精度高的Δ∑調(diào)制電路80。另外，在本實(shí)施方式中，雖然Δ∑調(diào)制電路80作為1次1位Δ∑調(diào)制電路，但即使在構(gòu)成2次以上、或者多位Δ∑調(diào)制電路的情況下，通過(guò)采用由開(kāi)關(guān)控制電路20所控制的積分器1，從而能夠提高調(diào)制精度。
進(jìn)而，通過(guò)采用調(diào)制精度高的Δ∑調(diào)制電路80，從而能夠得到可抑制失真率降低的Δ∑調(diào)制式AD轉(zhuǎn)換器90。尤其，在例如20位以上的高比特的Δ∑調(diào)制式AD轉(zhuǎn)換器中，由于要求失真率非常小，因此采用由本實(shí)施方式的開(kāi)關(guān)控制電路20所控制的積分器1是較為有效的。
另外，上述實(shí)施方式是便于本發(fā)明容易理解的，并非對(duì)本發(fā)明進(jìn)行限定解釋的。本發(fā)明，可不脫離其主旨進(jìn)行變更、改良，同時(shí)本發(fā)明中還包括它的等價(jià)物。
例如，在本實(shí)施方式中，雖然示出了Δ∑調(diào)制電路80以及Δ∑調(diào)制式轉(zhuǎn)換器90作為由開(kāi)關(guān)控制電路20所控制的積分器1的應(yīng)用例，但積分器1的應(yīng)用范圍并非限于此，在所有的電路中，都能得到提高積分精度而帶來(lái)的效果。
權(quán)利要求
1.一種開(kāi)關(guān)控制電路，對(duì)積分器的第二以及第三開(kāi)關(guān)、與第一以及第四開(kāi)關(guān)按照互補(bǔ)關(guān)系進(jìn)行接通斷開(kāi)，其中所述積分器構(gòu)成為包括運(yùn)算放大器，其具有輸入端子以及輸出端子；第一電容器，其具有第一以及第二電極，所述第一電極與所述運(yùn)算放大器的所述輸出端子電連接，所述第二電極與所述運(yùn)算放大器的所述輸入端子電連接；第二電容器，其具有第三以及第四電極；第一開(kāi)關(guān)，其介于所述第二電容器的所述第三電極與所述運(yùn)算放大器的所述輸入端子之間；第二開(kāi)關(guān)，其對(duì)于所述第二電容器的所述第三電極施加基準(zhǔn)電壓；第三開(kāi)關(guān)，其對(duì)于所述第二電容器的所述第四電極施加輸入電壓；和第四開(kāi)關(guān)，其對(duì)于所述第二電容器的所述第四電極施加所述基準(zhǔn)電壓，所述開(kāi)關(guān)控制電路，在將所述第一以及第四開(kāi)關(guān)斷開(kāi)，將所述第二以及第三開(kāi)關(guān)接通之際，在將所述第四開(kāi)關(guān)斷開(kāi)之前，使所述第二開(kāi)關(guān)接通。
2.根據(jù)權(quán)利要求1所述的開(kāi)關(guān)控制電路，其特征在于，若按規(guī)定的周期變化的主時(shí)鐘變化成一方的邏輯值，則在按照使所述第二以及第三開(kāi)關(guān)變成斷開(kāi)的方式讓用于對(duì)所述第二以及第三開(kāi)關(guān)的接通斷開(kāi)進(jìn)行控制的第二以及第三時(shí)鐘變化并輸出之后，按照使所述第一以及第四開(kāi)關(guān)變成接通的方式，讓用于對(duì)所述第一以及第四開(kāi)關(guān)的接通斷開(kāi)進(jìn)行控制的第一以及第四時(shí)鐘變化并輸出，若所述主時(shí)鐘變化成另一方的邏輯值，則按照所述第一開(kāi)關(guān)變成斷開(kāi)，所述第二開(kāi)關(guān)變成接通的方式，使所述第一以及第二時(shí)鐘變化并輸出之后，按照使所述第四開(kāi)關(guān)變成斷開(kāi)，所述第三開(kāi)關(guān)變成接通的方式，使所述第四以及第三時(shí)鐘變化并輸出。
3.根據(jù)權(quán)利要求2所述的開(kāi)關(guān)控制電路，其特征在于，具備第一邏輯電路，其將第一以及第二輸入信號(hào)輸入，在所述第一輸入信號(hào)是一方的邏輯值的情況下，將與所述第一輸入信號(hào)相應(yīng)的信號(hào)輸出；在所述第一輸入信號(hào)是另一方的邏輯值的情況下，將與所述第二輸入信號(hào)相應(yīng)的信號(hào)輸出；延遲電路，其使從所述第一邏輯電路輸出的信號(hào)延遲規(guī)定的時(shí)間，并作為所述第一時(shí)鐘輸出；第二邏輯電路，其將第三以及第四輸入信號(hào)輸入，在所述第三輸入信號(hào)是一方的邏輯值的情況下，將與所述第三輸入信號(hào)相應(yīng)的信號(hào)作為所述第二時(shí)鐘輸出；在所述第三輸入信號(hào)是另一方的邏輯值的情況下，將與所述第四輸入信號(hào)相應(yīng)的信號(hào)作為所述第二時(shí)鐘輸出；第三邏輯電路，其將第五以及第六輸入信號(hào)輸入，在所述第五輸入信號(hào)是一方的邏輯值的情況下，將與所述第五輸入信號(hào)相應(yīng)的信號(hào)作為所述第三時(shí)鐘輸出，在所述第五輸入信號(hào)是另一方的邏輯值的情況下，將與所述第六輸入信號(hào)相應(yīng)的信號(hào)作為所述第三時(shí)鐘輸出；和第四邏輯電路，其將第七以及第八輸入信號(hào)輸入，在所述第七輸入信號(hào)是一方的邏輯值的情況下，將與所述第七輸入信號(hào)相應(yīng)的信號(hào)作為所述第四時(shí)鐘輸出，在所述第七輸入信號(hào)是另一方的邏輯值的情況下，將與所述第八輸入信號(hào)相應(yīng)的信號(hào)作為所述第四時(shí)鐘輸出，所述第一輸入信號(hào)，是與所述主時(shí)鐘相應(yīng)的信號(hào)，所述第二輸入信號(hào)，是與所述第二時(shí)鐘相應(yīng)的信號(hào)，所述第三輸入信號(hào)，是對(duì)所述第一輸入信號(hào)進(jìn)行反相后的信號(hào)，所述第四輸入信號(hào)，是與從所述第一邏輯電路輸出的信號(hào)相應(yīng)的信號(hào)，所述第五輸入信號(hào)，是與從所述第一邏輯電路輸出的信號(hào)相應(yīng)的信號(hào)，所述第六輸入信號(hào)，是與所述第四時(shí)鐘相應(yīng)的信號(hào)，所述第七輸入信號(hào)，是與所述第二時(shí)鐘相應(yīng)的信號(hào)，所述第八輸入信號(hào)，是與所述第三時(shí)鐘相應(yīng)的信號(hào)，所述延遲電路中的所述規(guī)定的時(shí)間，是與從向所述第三邏輯電路輸入所述一方的邏輯值的所述第五輸入信號(hào)至輸出所述第三時(shí)鐘為止的時(shí)間相比更長(zhǎng)的時(shí)間。
4.根據(jù)權(quán)利要求3所述的開(kāi)關(guān)控制電路，其特征在于，所述第一～第四開(kāi)關(guān)，分別是被所述第一～第四時(shí)鐘、與對(duì)所述第一～第四時(shí)鐘進(jìn)行反相后的第五～第八時(shí)鐘的兩種輸入所控制的CMOS開(kāi)關(guān)電路，包括第五邏輯電路，其輸出對(duì)所述第一時(shí)鐘進(jìn)行反相后的所述第五時(shí)鐘；第六邏輯電路，其輸出對(duì)所述第二時(shí)鐘進(jìn)行反相后的所述第六時(shí)鐘；第七邏輯電路，其輸出對(duì)所述第三時(shí)鐘進(jìn)行反相后的所述第七時(shí)鐘；和第八邏輯電路，其輸出對(duì)所述第四時(shí)鐘進(jìn)行反相后的所述第八時(shí)鐘。
5.一種Δ∑調(diào)制電路，具備積分器，構(gòu)成為包括運(yùn)算放大器，其具有輸入端子以及輸出端子；第一電容器，其具有第一以及第二電極，所述第一電極與所述運(yùn)算放大器的所述輸出端子電連接，所述第二電極與所述運(yùn)算放大器的所述輸入端子電連接；第二電容器，其具有第三以及第四電極；第一開(kāi)關(guān)，其對(duì)所述第二電容器的所述第三電極與所述運(yùn)算放大器的所述輸入端子之間的電連接進(jìn)行控制；第二開(kāi)關(guān)，其對(duì)基準(zhǔn)電壓向所述第二電容器的所述第三電極的施加進(jìn)行控制；第三開(kāi)關(guān)，其對(duì)輸入電壓向所述第二電容器的所述第四電極的施加進(jìn)行控制；和第四開(kāi)關(guān)，其對(duì)所述基準(zhǔn)電壓向所述第二電容器的所述第四電極的施加進(jìn)行控制，并對(duì)所述輸入電壓進(jìn)行積分并輸出；開(kāi)關(guān)控制電路，其按照互補(bǔ)的關(guān)系對(duì)所述第二以及第三開(kāi)關(guān)、與第一以及第四開(kāi)關(guān)進(jìn)行接通斷開(kāi)；量化器，其對(duì)所述積分器的輸出進(jìn)行量化并輸出；和減法電路，其依據(jù)所述量化器的輸出減去被儲(chǔ)存在所述第一電容器中的電荷，所述開(kāi)關(guān)控制電路，在將所述第一以及第四開(kāi)關(guān)斷開(kāi)，將所述第二以及第三開(kāi)關(guān)接通之際，在將所述第四開(kāi)關(guān)斷開(kāi)之前，使所述第二開(kāi)關(guān)接通。
6.一種Δ∑調(diào)制式AD轉(zhuǎn)換器，具備權(quán)利要求5所述的Δ∑調(diào)制電路，其將作為模擬信號(hào)的所述輸入電壓重復(fù)取樣并變換成數(shù)字信號(hào)后輸出；和數(shù)字濾波器，其將從所述Δ∑調(diào)制電路輸出的被重復(fù)取樣的所述數(shù)字信號(hào)以規(guī)定的頻率間隔提取并輸出。
全文摘要
提供一種對(duì)采用具有第一～第四開(kāi)關(guān)的開(kāi)關(guān)電容器所構(gòu)成的積分器的所述第二以及第三開(kāi)關(guān)、與所述第一以及第四開(kāi)關(guān)按照互補(bǔ)關(guān)系進(jìn)行接通斷開(kāi)的開(kāi)關(guān)控制電路，在將所述第一以及第四開(kāi)關(guān)斷開(kāi)，將所述第二以及第三開(kāi)關(guān)接通之際，在將所述第四開(kāi)關(guān)斷開(kāi)之前，使所述第二開(kāi)關(guān)接通。從而能夠使積分器的積分精度以及Δ∑調(diào)制電路的調(diào)制精度提高，抑制Δ∑調(diào)制式AD轉(zhuǎn)換器的失真率劣化。
文檔編號(hào)H03M3/02GK1909380SQ20061010198
公開(kāi)日2007年2月7日 申請(qǐng)日期2006年7月17日 優(yōu)先權(quán)日2005年8月5日
發(fā)明者大西章甲 申請(qǐng)人:三洋電機(jī)株式會(huì)社