專利名稱：電流受控式數(shù)模轉換器控制的延遲鎖定環(huán)的制作方法
技術領域：
本發(fā)明涉及半導體電路，尤其涉及一種改進的延遲鎖定環(huán)(DLL)設計，可用于節(jié)省功率和快速關閉及重啟。
背景技術：
在本領域中，電流受控式延遲單元的設計相對而言是公知的。一對級聯(lián)的CMOS反相器，帶有一個附加的p型和n型溝道晶體管插入電流通路之中并從參考電流中反射，這將建立一個通過某一單元的固定延遲。無論常規(guī)的電流受控式DLL如何設計，都會具有許多缺點。電流值必須是精確的而且必須與延遲電路匹配。用于輸入信號的短延遲要求高工作電流。為補償其它變化，比如電壓提供或溫度變化，要求有高值電流鏡。這些特征增加了功率要求。另外，這些的系統(tǒng)會遭遇噪聲干擾。
在真實世界條件下，通過該單元的延遲將隨著非理想條件的引入而顯著變化，比如，變化著的電壓、變化著的溫度和工藝方面的變化。電壓變化可通過調(diào)節(jié)電壓電源來控制，并且可以設計一參考來提供負反饋。也可以用負反饋來應對某一程度的溫度變化，然而，溫度通常變化得相對緩慢。結果，溫度對實際延遲的影響相對較小。
工藝變化是延遲誤差的主要來源。工藝變化包括不同的閾值電壓、晶體管的寬度和長度、摻雜濃度等。通常，在相同的芯片上所有的器件將經(jīng)歷相似的工藝變化，盡管在這些器件之間總會存在某些失配，比如在柵氧化層下面俘獲的電荷。
在之前的設計中，許多延遲鎖定環(huán)電路是由模擬、數(shù)字、或模擬和數(shù)字電路組合而設計成的。這些延遲鎖定環(huán)電路允許該電路的延遲可調(diào)。
已經(jīng)描述過許多以前的延遲鎖定環(huán)設計。它們包括在美國專利6570420、6492852、6323705和6269051中所揭示的DLL設計，所有這些都包括在這里作為參考。
圖1和2示出了上述參考文獻中的某些所描述的延遲鎖定環(huán)設計中現(xiàn)有技術水平。參照圖1，兩個外部信號時鐘1和時鐘2連接到輸入電路10，輸入電路10接收并放大這些信號。注意到，必須放大該信號以補償噪聲。輸入10接著發(fā)送參考時鐘信號?？刂破?0的操作與參考時鐘信號同步。參考時鐘信號連接到延遲電路和檢相器50的輸入。參考時鐘經(jīng)延遲電路20延遲并被傳遞到輸出30。所產(chǎn)生的信號在輸出30中被分成兩個信號。一個信號是延遲時鐘讀取的輸出信號。第二個信號被發(fā)送到模擬電路40。模擬電路40的輸出信號是反饋時鐘信號。
檢相器50檢測參考時鐘信號與反饋時鐘信號之間的相位差。延遲控制電路60接收該相位差信號作為來自檢相器電路50的輸出的一個輸入。該延遲控制電路60包括邏輯電路以處理檢相器的指令。檢相器可以檢測并指出反饋時鐘信號是在參考時鐘信號之前還是之后被接收的。該信息被發(fā)送給控制電路60?？刂齐娐?0接收該信號并命令延遲電路20增大或減小延遲。這種檢查和校正過程不斷繼續(xù)，直到延遲鎖定環(huán)已經(jīng)正確地調(diào)節(jié)了延遲電路20的總傳播時間，使得參考時鐘和反饋時鐘信號在檢相器50處對準。一旦這些信號對準，該環(huán)就被鎖定。如果模擬電路40精確地反映了要由DLL來調(diào)節(jié)的延遲，則該結構將產(chǎn)生一個要被用于時鐘數(shù)據(jù)的等待時間調(diào)節(jié)讀取時鐘。該調(diào)節(jié)時鐘可以被用于控制其它的芯片上數(shù)據(jù)處理電路，并輸出與外部時鐘同步的數(shù)據(jù)線信號。
該結構允許參考時鐘為數(shù)據(jù)傳輸提供時鐘信號。然而，該結構仍然具有相對較高的功率要求。一種解決該問題的方法是使用分頻器電路，如圖2所示。該電路與圖1的設計相似。該設計附加地包括多個分頻器，包括前分頻器電路6、偽分頻器電路3和后分頻器電路7，它們分別將信號分配給延遲電路20、檢相器50，并分別將信號分配給模擬電路40和控制邏輯60。該延遲鎖定環(huán)與圖1的DLL功能相似，其多出來的特征在于，假定來自輸入和反饋的信號都已經(jīng)被分配時，延遲鎖定環(huán)工作在更低的功率處。調(diào)節(jié)時鐘的輸出可以用于為數(shù)據(jù)傳輸計時。
該結構使用頻率分頻器以便減小功率。降低了輸入和反饋環(huán)所要求的電流的量。另外，控制電路必須包括鎖檢測器電路。

發(fā)明內(nèi)容
本發(fā)明提供了一種數(shù)字式受控延遲鎖定環(huán)，它能夠關閉并迅速重啟以便產(chǎn)生相位延遲。該項開發(fā)提供了具有快速鎖定時間和重啟時間的功率有效的電路。通過使用二進制搜索的鎖定時間，可實現(xiàn)上述這一點。
本發(fā)明使用頻率分頻器以便增大檢相器的鎖定范圍。通過增大檢相器的鎖定范圍，可保證檢相器將在正確的頻率處找正位置。在過去，頻率分頻器電路已經(jīng)用于功耗的減小，但不是出于增大檢相器的鎖定范圍的目的。
本發(fā)明也在DAC中使用二進制搜索，它提供了比現(xiàn)有的增大/減小計數(shù)器要更快的鎖定時間。另外，用在本發(fā)明中的二進制搜索提供了用于校正的固定時間，所以不要求鎖定檢測器電路。在鎖定模式和自由運行模式之間的多路延遲電路節(jié)省了空間，減小了功耗要求，并允許比已知的DLL設計更好的性能。
在電壓、工藝和溫度不斷變化的條件下，當使用電流受控式DAC供給校準時，任意精確和絕對的延遲產(chǎn)生都是有可能的。通過基本延遲元件單元的延遲可以被校準到已知的數(shù)值。具有檢相器和數(shù)字環(huán)濾波器的延遲鎖定環(huán)可以被用于供給DAC。一旦已經(jīng)建立了鎖定，便可以脫離檢相器，并且可以不確定地存儲環(huán)濾波器數(shù)值，從而允許校準的延遲電路被用于其它目的。


圖1是現(xiàn)有技術的延遲鎖定環(huán)的方框圖。
圖2是包括分頻器的現(xiàn)有技術延遲鎖定環(huán)的方框圖。
圖3是數(shù)字延遲鎖定環(huán)的一個實施例的方框圖。
圖4是與圖3的延遲鎖定環(huán)電路一起使用的控制邏輯的示意圖。
圖5是在其中包括有延遲鎖定環(huán)的系統(tǒng)的方框圖。
具體實施例方式
本發(fā)明使用了數(shù)字控制延遲鎖定環(huán)，以建立通過延遲單元電路的固定時間。參考信號(例如，具有通過該電路的期望延遲周期的方波)被饋入檢相器中。檢相器向延遲電路提供了一個走勢很高的脈沖。檢測器然后確定哪一個首先到來參考信號中接下來的脈沖，或來自延遲電路的輸出。數(shù)字累加寄存器基于前面確定的結果跳變狀態(tài)。累加寄存器饋入數(shù)字模擬轉換器，它提供了用于延遲電路的電流參考。
本發(fā)明證明了若干設計特征，它們提供了在現(xiàn)有技術上的改進特性。檢相器八個脈沖中的一個給延遲電路。這去除了鎖定到錯誤響應的任何可能性，因為當脈沖被發(fā)送時延遲電路將不會在其中具有脈沖。這也給DAC充足的還原時間。這保證了來自延遲電路的響應是精確的。
另外，作為經(jīng)典的增大/減小計數(shù)器的替代，可使用二進制搜索模式。此處，DAC輸入使用了逆邏輯，因為它是具有二進制權重的p型溝道電流鏡(來自固定參考)的電流模式DAC。
參照圖3，線路112上的輸入?yún)⒖夹盘栍煞诸l器電路114被8分割，并且線路116上的分配輸出被供給到檢相器118。檢相器118比較了線路120上的延遲線路輸出反饋脈沖，以提供一個太快/完成的比較輸出到線路122上，以便控制邏輯124?？刂七壿?24產(chǎn)生了設置/重設脈沖給累加寄存器126，該累加寄存器126用于在從最重要的比特(MSB)到最不重要的比特(LSB)的所有比特中實現(xiàn)二進制搜索。在各個比較之后，如果延遲比特脈沖在下一個參考脈沖之前到達檢相器，則該比較比特跳變。下一個要被比較的比特被設置為零，并且該過程被重復。經(jīng)過設定數(shù)目的比較之后，該環(huán)被鎖定。校準比特被移出線路130上的檢測器128，并被應用于校準輸入線路134上的加法器132，以便為線路136上的任意輸入脈沖計時，線路136上的任意輸入脈沖是與線路116上被分頻的參考輸入組合起來的。加法器在線路138上具有輸出，充當延遲線路輸入。
在一個示例性的實施例中，累加檢測器是五比特長，并被初始化為01111(使用逆邏輯)。要求有五個比較以實現(xiàn)二進制搜索，從最重要的到最不重要的(即，第一個比較是在比特四上進行的，并且最后一個比較是在比特零上進行的)。在各個比較之后，如果延遲的脈沖在下一個參考脈沖之前到達檢相器，則被比較的比特被跳變?yōu)椤?”。下一個要被比較的比特被設置為“0”，并且預換算裝置允許DAC設置，并且該過程被重復。在五次比較進行之后，該環(huán)被鎖定。
參照圖4，用于各比特的控制邏輯將包括一個設置門250和一個重置門252。各門具有一個來自檢相器的輸入，用于已經(jīng)完成的信號和太快的信號，即延遲的脈沖在接下來的參考脈沖之前被檢查到。在本示例中，被比較的比特跳變。
例如，如果最后的數(shù)值是20，則該順序?qū)⑹侨缦?記起，該順序使用逆邏輯)在01111處比較在00111處比較在01011處比較在01001處比較在01010處比較最后的值01011檢相器/延遲鎖定環(huán)在本發(fā)明中充當特定的功能。該環(huán)在任何條件下都接近適當?shù)难舆t。既然主要的不精確都是由工藝變化所引起的，那么該器件就能夠在工廠中得到合理的校準，或者在只要可以獲得參考源的地方得到校準。與用于許多應用的其它DLL構架相比，數(shù)字校準的使用具有某些顯著的優(yōu)點。
常規(guī)的模擬控制DLL要求該DLL應該總是在運行，或者允許潛在充分的啟動時間(取決于濾波器環(huán))。不停地運行常規(guī)的DLL可能是相當耗費能量的。相反，本發(fā)明的DLL可以關閉每一個東西(包括DAC)，并且在減小的電壓處簡單地運行累加檢測器，以便在能夠迅速開啟的同時保持極低的關閉功耗。如果描述了多個延遲值，則這些值可以以數(shù)字的方式來存儲，然后被迅速地喚起，從而允許迅速的返回。這些特征在模擬環(huán)中是不可能的。
另外，期望的是，使到延遲電路的輸入是除參考時鐘以外的某些輸入。在常規(guī)時鐘中，這將意味著分離的延遲電路，它從屬于延遲單元的調(diào)整線路。這要求附加的功率和附加的尺寸。此外，可能很難校準。實際上正使用的這些單元不是正在校準的單元，并且在延遲單元中對失配的敏感度增大了好多。在本發(fā)明中，這些問題都得到緩和。
本發(fā)明可以被包括在其它電路中。這在圖5中有說明，它是包括數(shù)字延遲鎖定環(huán)的雙邊相位調(diào)制(DEPM)圖。這是一種用于高速連續(xù)數(shù)據(jù)流譯碼的新方法，以便減小發(fā)送數(shù)據(jù)的轉換頻率。DEPM有許多應用，包括提高傳輸線路的吞吐量并降低I/O驅(qū)動的功耗。
在圖5中，用于DEPM調(diào)制器的方框圖被用在許多頻率已預先知道的應用中。通過使用與時鐘頻率相對應的匹配靜態(tài)延遲電路，延遲鎖定環(huán)允許功耗減小。通過使參考時鐘(REFCLK)與DATA的零狀態(tài)對準，來設置解調(diào)器參考。這消除了發(fā)送與DATA同步的時鐘信號的需求。相反，數(shù)字存儲器延遲鎖定環(huán)201和模擬延遲鎖定環(huán)212提供了用于數(shù)據(jù)的時鐘信號。解調(diào)邏輯214允許參考時鐘信號被用作用于DATA的時鐘信號。
權利要求
1.一種延遲鎖定環(huán)電路，它包括參考時鐘輸入；延遲線路輸出；耦合到所述參考時鐘輸入的分頻電路；檢相器，被配置成接收來自所述延遲線路輸出和所述分頻器的信號，所述檢相器還被配置成產(chǎn)生相位信號；控制邏輯，被配置成接收來自所述檢相器的比較輸出；用于實現(xiàn)來自所述控制邏輯的比較輸出的二進制搜索以便產(chǎn)生校準比特的裝置，所述裝置被配置成經(jīng)過設定數(shù)目的比較之后鎖定延遲環(huán)；以及用于將所述校準比特施加到輸出線路上的傳輸?shù)难b置。
2.如權利要求1所述的電路，其特征在于，所述用于實現(xiàn)二進制搜索的裝置包括控制邏輯寄存器和移位寄存器。
3.如權利要求1或2所述的電路，其特征在于，所述控制邏輯寄存器是5比特寄存器。
4.如權利要求1、2或3所述的電路，其特征在于，所述移位寄存器是6比特寄存器。
5.如權利要求1、2、3或4所述的電路，其特征在于，所述分頻器對參考時鐘輸入信號進行分頻，使得被發(fā)送給所述控制邏輯的所述參考時鐘輸入信號的定時是在從任何之前的輸入中產(chǎn)生所述校準比特之后再被發(fā)送的。
6.如權利要求1、2、3、4或5所述的電路，其特征在于，所述延遲線路輸出被發(fā)送給模擬延遲鎖定環(huán)電路。
7.如權利要求1、2、3、4、5或6所述的電路，其特征在于，所述分頻電路是8分頻電路。
8.如權利要求1、2、3、4、5、6或7所述的電路，其特征在于，用于所述校準比特的所述裝置是加法器電路。
全文摘要
一種具有改進的重新啟動特征的延遲鎖定環(huán)電路。該電路包括時鐘輸入(112)、時鐘輸出(116)、驅(qū)動電路(114)、檢相器(118)和控制邏輯(124)。該電路包括裝置(126)，用于實現(xiàn)對控制邏輯(124)的輸出進行二進制搜索以便產(chǎn)生校準比特，該校準比特被應用于輸出線路(120)上的傳輸。
文檔編號H03L7/16GK1883118SQ200480033601
公開日2006年12月20日 申請日期2004年10月4日 優(yōu)先權日2003年10月10日
發(fā)明者D·J·邁耶 申請人:愛特梅爾股份有限公司