專利名稱:基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)的制作方法
【專利摘要】本實(shí)用新型涉及一種基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)，其包括至少一組可編程邏輯單元體，所述可編程邏輯單元體包括用于接收輸入信號(hào)的函數(shù)發(fā)生器以及控制所述函數(shù)發(fā)生器輸出形式的發(fā)生器輸入控制模塊；函數(shù)發(fā)生器的輸出端與加法器模塊連接，所述加法器模塊的輸出端、函數(shù)發(fā)生器的輸出端與查找表輸出控制模塊連接，所述查找表輸出控制模塊與DFF輸入控制模塊連接，所述DFF輸入控制模塊與時(shí)序存儲(chǔ)模塊連接，時(shí)序存儲(chǔ)模塊與DFF輸出控制模塊連接，并通過(guò)所述DFF輸出控制模塊輸出編程邏輯輸出。本實(shí)用新型邏輯資源和路徑豐富，可配置能力強(qiáng)，速度快，路徑選擇靈活，多功能函數(shù)實(shí)現(xiàn)能力廣。
【專利說(shuō)明】基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種邏輯單元結(jié)構(gòu)，尤其是一種基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)，屬于可編程邏輯器件的【技術(shù)領(lǐng)域】。

【背景技術(shù)】
[0002]可編程邏輯器件，通過(guò)軟件工具，開發(fā)，仿真和測(cè)試，快速地將設(shè)計(jì)編程到器件中，節(jié)省大量的非重復(fù)性工程成本和電路研發(fā)周期，同時(shí)可編程邏輯器件是基于重復(fù)配置的存儲(chǔ)技術(shù)，只需要重新下載編程，即可完成電路的修改?？删幊踢壿嬈骷哂虚_發(fā)周期短，成本低，風(fēng)險(xiǎn)小，集成度高，靈活性大，且便于電子系統(tǒng)維護(hù)和升級(jí)等優(yōu)點(diǎn)，因此受到了廣大終端產(chǎn)品用戶的青睞，成為了集成電路芯片的主流，且被廣泛應(yīng)用在各種領(lǐng)域如通信、控制、視頻、信息處理、電子、互聯(lián)網(wǎng)、汽車以及航空航天等。
[0003]可編程邏輯器件，主要包含可編程邏輯單元，數(shù)字信號(hào)處理DSP，存儲(chǔ)單元BRAM以及一些高速接口，時(shí)鐘模塊和IP核等，而可編程邏輯單元是可編程邏輯器件中最基本和核心的結(jié)構(gòu)，它在器件中按陣列重復(fù)分布，并隨著芯片應(yīng)用規(guī)模的增大，而進(jìn)入千萬(wàn)門級(jí)陣列，因此可編程邏輯單元的設(shè)計(jì)是整個(gè)器件的關(guān)鍵，它的性能決定著整個(gè)芯片的性能，如功能，運(yùn)算能力，可編程靈活性，布通率，面積，速度以及功耗等。本實(shí)用新型提出了一種新型的可編程邏輯單元結(jié)構(gòu)，該結(jié)構(gòu)以查找表為基礎(chǔ)，輔助多信號(hào)輸入的組合邏輯和豐富的路徑輸出資源，以及寬邏輯的快速進(jìn)位鏈，而具有可配置能力強(qiáng)，速度快，路徑選擇靈活，多功能函數(shù)實(shí)現(xiàn)能力廣等優(yōu)點(diǎn)。


【發(fā)明內(nèi)容】

[0004]本實(shí)用新型的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)，其邏輯資源和路徑豐富，可配置能力強(qiáng)，速度快，路徑選擇靈活，多功能函數(shù)實(shí)現(xiàn)能力廣。
[0005]按照本實(shí)用新型提供的技術(shù)方案，所述基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)，包括至少一組可編程邏輯單元體，所述可編程邏輯單元體包括用于接收輸入信號(hào)的函數(shù)發(fā)生器以及控制所述函數(shù)發(fā)生器輸出形式的發(fā)生器輸入控制模塊；函數(shù)發(fā)生器的輸出端與加法器模塊連接，所述加法器模塊的輸出端、函數(shù)發(fā)生器的輸出端與查找表輸出控制模塊連接，所述查找表輸出控制模塊與DFF輸入控制模塊連接，所述DFF輸入控制模塊與時(shí)序存儲(chǔ)模塊連接，時(shí)序存儲(chǔ)模塊與DFF輸出控制模塊連接，并通過(guò)所述DFF輸出控制模塊輸出編程邏輯輸出。
[0006]可編程邏輯單元結(jié)構(gòu)由偶數(shù)組的可編程邏輯單元體連接構(gòu)成，相鄰的可編程邏輯單元體之間通過(guò)寬輸入查找表邏輯模塊連接，所述寬輸入查找表邏輯模塊的輸入端分別接收兩可編程邏輯單元體的輸出信號(hào)，寬輸入查找表邏輯模塊的選擇端與函數(shù)發(fā)生器的相應(yīng)輸出端連接，寬輸入查找表邏輯模塊的輸出端與查找表輸出控制模塊的輸入端連接。
[0007]所述函數(shù)發(fā)生器包括第一五輸入查找表模塊IA以及第二五輸入查找表模塊1B，發(fā)生器輸入控制模塊包括第一三輸入選擇器以及第二三輸入選擇器；
[0008]第一五輸入查找表模塊IA的05輸出端與第一二輸入選擇器的一輸入端連接，第二五輸入查找模塊IB的05輸出端與第一二輸入選擇器的另一輸入端連接，第二五輸入查找表模塊IB的第五信號(hào)輸入端與第一三輸入選擇器的輸出端連接，第一三輸入選擇器的輸入端分別接收輸入信號(hào)A5、輸入信號(hào)A6以及進(jìn)位信號(hào)CIN，第一二輸入選擇器的選擇端與第二三輸入選擇器的輸出端連接，第二三輸入選擇器的輸入端分別接收配置信號(hào)邏輯“1”、輸入信號(hào)A6以及邏輯進(jìn)位信號(hào)LEI。
[0009]所述加法器模塊包括第一加法器以及第二二輸入選擇器，所述第二二輸入選擇器的一輸入端與第一五輸入查找表模塊IA的03輸出端連接，第二二輸入選擇器的另一輸入端接收輸入信號(hào)A5，第二二輸入選擇器的輸出端作為第一加法器的一位操作數(shù)，第一二輸入選擇器的輸出端作為第一加法器的另一位操作數(shù)；第一加法器與加法器進(jìn)位邏輯鏈CIN連接，第一加法器的輸出端與查找表輸出控制模塊的輸入端連接。
[0010]所述查找表輸出控制模塊包括第一六輸入選擇器7A以及第二六輸入選擇器7B，第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端分別與第一二輸入選擇器的輸出端、第一加法器的輸出端、第二五輸入查找表IB的05輸出端連接，且第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端還接收輸入信號(hào)AX、輸入信號(hào)AY。
[0011]所述第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端還分別連接寬輸入查找表邏輯模塊的輸出端連接。
[0012]所述DFF輸入控制模塊包括第三二輸入選擇器8A以及第四二輸入選擇器SB ;第三二輸入選擇器8A的一輸入端與第一六輸入選擇器7A的輸出端連接，第四二輸入選擇器8B的一輸入端與第二六輸入選擇器7B的輸出端連接，第三二輸入選擇器8A的另一輸入端、第四二輸入選擇器8B的另一輸入端與前一級(jí)的DFF進(jìn)位輸出連接。
[0013]所述第三二輸入選擇器8A的另一輸入端通過(guò)第三三輸入選擇器接收前一級(jí)的DFF進(jìn)位輸出；第三三輸入選擇器的輸出端與第三二輸入選擇器8A的輸入端連接，第三三輸入選擇器的輸入端接收輸入信號(hào)AY、靜態(tài)輸入初始值邏輯0/1以及前一級(jí)的DFF進(jìn)位輸出。
[0014]所述時(shí)序存儲(chǔ)模塊包括第一 DFF觸發(fā)器9A以及第二 DFF觸發(fā)器9B，所述DFF輸出控制模塊包括第五二輸入選擇器1A以及第六二輸入選擇器1B ;第一 DFF觸發(fā)器9A的D端與第三二輸入選擇器8A的輸出端連接，第一 DFF觸發(fā)器9A的Q端與第五二輸入選擇器1A的一輸入端連接，第五二輸入選擇器1A的另一輸入端與第一六輸入選擇器7A的輸出端連接；第二 DFF觸發(fā)器9B的D端與第四二輸入選擇器8B的輸出端連接，第二 DFF觸發(fā)器9B的Q端與第六二輸入選擇器1B的一輸入端連接，第六二輸入選擇器1B的另一輸入端與第二六輸入選擇器7B的輸出端連接。
[0015]本實(shí)用新型的優(yōu)點(diǎn):可編程邏輯單元結(jié)構(gòu)內(nèi)包括至少一組可編程邏輯單元體，可編程邏輯單元結(jié)構(gòu)可以根據(jù)用戶需要配置成各種功能形式，、可配置能力強(qiáng)，靈活性高，其中進(jìn)位鏈邏輯，可以不通過(guò)外圍走線資源，通過(guò)內(nèi)部直接級(jí)聯(lián)，快速地實(shí)現(xiàn)較寬邏輯函數(shù)，節(jié)約了互聯(lián)資源，、具有豐富的路徑輸出資源，供用戶靈活布線。

【附圖說(shuō)明】

[0016]圖1為本實(shí)用新型可編程邏輯單元的電路結(jié)構(gòu)圖。
[0017]圖2為本實(shí)用新型可編程邏輯單元組LUTA的電路結(jié)構(gòu)圖。
[0018]圖3為本實(shí)用新型可編程邏輯單元寬查找表邏輯的電路結(jié)構(gòu)圖。
[0019]圖4為本實(shí)用新型可編程邏輯單元的輸出控制模塊電路結(jié)構(gòu)圖。
[0020]圖5為本實(shí)用新型可編程邏輯單元的觸發(fā)器DFF鏈的電路結(jié)構(gòu)圖。

【具體實(shí)施方式】
[0021]下面結(jié)合具體附圖和實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步說(shuō)明。
[0022]如圖1所示:為了實(shí)現(xiàn)輔助多信號(hào)輸入的組合邏輯和豐富的路徑輸出資源，提高可配置能力，本實(shí)用新型包括至少一組可編程邏輯單元體，所述可編程邏輯單元體包括用于接收輸入信號(hào)的函數(shù)發(fā)生器以及控制所述函數(shù)發(fā)生器輸出形式的發(fā)生器輸入控制模塊；函數(shù)發(fā)生器的輸出端與加法器模塊連接，所述加法器模塊的輸出端、函數(shù)發(fā)生器的輸出端與查找表輸出控制模塊連接，所述查找表輸出控制模塊與DFF輸入控制模塊連接，所述DFF輸入控制模塊與時(shí)序存儲(chǔ)模塊連接，時(shí)序存儲(chǔ)模塊與DFF輸出控制模塊連接，并通過(guò)所述DFF輸出控制模塊輸出編程邏輯輸出。
[0023]進(jìn)一步地，可編程邏輯單元結(jié)構(gòu)由偶數(shù)組的可編程邏輯單元體連接構(gòu)成，相鄰的可編程邏輯單元體之間通過(guò)寬輸入查找表邏輯模塊連接，所述寬輸入查找表邏輯模塊的輸入端分別接收兩可編程邏輯單元體的輸出信號(hào)，寬輸入查找表邏輯模塊的選擇端與函數(shù)發(fā)生器的相應(yīng)輸出端連接，寬輸入查找表邏輯模塊的輸出端與查找表輸出控制模塊的輸入端連接。
[0024]具體地，圖1中示出了四組可編程邏輯單元體，四組可編程邏輯單元體分別為L(zhǎng)UTA, LUTB, LUTC以及LUTD，四組可編程邏輯單元體內(nèi)的結(jié)構(gòu)相同，以采用五輸入查找表為例，可編程邏輯單元體LUTA內(nèi)包括第一五輸入查找表模塊1A、第二五輸入查找表模塊1B、第一加法器2、第一二輸入選擇器3、第一三輸入選擇器4、第二三輸入選擇器5、第二二輸入選擇器6、第一六輸入選擇器7A、第二六輸入選擇器7B，第三二輸入選擇器8A、第四二輸入選擇器8B，第一 DFF觸發(fā)器9A、第二 DFF觸發(fā)器9B、第五二輸入選擇器1A以及第六二輸入選擇器10B。第一二輸入選擇器3的輸出端形成06_A輸出端。
[0025]對(duì)于可編程邏輯單元體LUTB內(nèi)包括第三五輸入查找表模塊11A、第四五輸入查找表模塊11B、第二加法器12、第七二輸入選擇器13、第四三輸入選擇器14、第五三輸入選擇器15、第八二輸入選擇器16、第三六輸入選擇器17A、第四六輸入選擇器17B、第九二輸入選擇器18A、第十二輸入選擇器18B、第三DFF觸發(fā)器19A、第四DFF觸發(fā)器19B、第^^一二輸入選擇器20A以及第十二二輸入選擇器20B。第七二輸入選擇器13的輸出端能形成06_B輸出端。
[0026]對(duì)于可編程邏輯單元體LUTC內(nèi)包括第五五輸入查找表模塊21A、第六五輸入查找表模塊21B、第三加法器22、第十三二輸入選擇器23、第六三輸入選擇器24、第七三輸入選擇器25、第十四二輸入選擇器26、第五六輸入選擇器27A、第七六輸入選擇器27B、第十四二輸入選擇器28A、第十五二輸入選擇器28B、第五DFF觸發(fā)器29A、第六DFF觸發(fā)器29B、第十七二輸入選擇器30A以及第十八二輸入選擇器30B。第十三二輸入選擇器23的輸出端能形成06_C輸出端。
[0027]對(duì)于可編程邏輯單元體LUTD包括第七五輸入查找表模塊31A、第八五輸入查找表模塊31B，第四加法器32，第十九二輸入選擇器33、第八三輸入選擇器34、第九三輸入選擇器35、第二十二輸入選擇器36、第七六輸入選擇器37A、第八六輸入選擇器37B、第二^ 輸入選擇器38A、第二十二二輸入選擇器38B、第七DFF觸發(fā)器39A、第八DFF觸發(fā)器39B、第二十三二輸入選擇器40A以及第二十四二輸入選擇器40B。第十九二輸入選擇器33的輸出端能形成06_D輸出端。
[0028]可編程邏輯單元體LUTA接收輸入信號(hào)Al?A6、AX以及AY，可編程邏輯單元體LUTA的輸出信號(hào)為AQ1、AQ2、06_A。可編程邏輯單元體LUTB接收輸入信號(hào)B1~B6、BX以及BY，可編程邏輯單元體LUTB的輸出信號(hào)為BQ1、BQ2、06_B，可編程邏輯單元體LUTC接收輸入信號(hào)C1~C6、CX以及CY，可編程邏輯單元體LUTC的輸出信號(hào)為CQ1、CQ2以及06_C，可編程邏輯單元體LUTD接收輸入信號(hào)D1~D6、DX以及DY，可編程邏輯單元體LUTD的輸出信號(hào)為DQ1、DQ2以及06_D ;對(duì)于每個(gè)可編程邏輯單元體內(nèi)的DFF觸發(fā)器，每個(gè)DFF觸發(fā)器還需要連接觸發(fā)器控制信號(hào)SR、CE和時(shí)鐘信號(hào)CLK。
[0029]以可編程邏輯單元體LUTA為例，所述函數(shù)發(fā)生器包括第一五輸入查找表模塊IA以及第二五輸入查找表模塊1B，發(fā)生器輸入控制模塊包括第一三輸入選擇器4以及第二三輸入選擇器5 ；
[0030]第一五輸入查找表模塊IA的05輸出端與第一二輸入選擇器3的一輸入端連接，第二五輸入查找模塊IB的05輸出端與第一二輸入選擇器3的另一輸入端連接，第二五輸入查找表模塊IB的第五信號(hào)輸入端與第一三輸入選擇器4的輸出端連接，第一三輸入選擇器4的輸入端分別接收輸入信號(hào)A5、輸入信號(hào)A6以及激發(fā)進(jìn)位信號(hào)CIN，第一二輸入選擇器3的選擇端與第二三輸入選擇器5的輸出端連接，第二三輸入選擇器5的輸入端分別接收配置信號(hào)邏輯“1”、輸入信號(hào)A6以及邏輯進(jìn)位信號(hào)LEI。
[0031]所述加法器模塊包括第一加法器2以及第二二輸入選擇器6，所述第二二輸入選擇器6的一輸入端與第一五輸入查找表模塊IA的03輸出端連接，第二二輸入選擇器6的另一輸入端接收輸入信號(hào)A5，第二二輸入選擇器6的輸出端作為第一加法器2的一位操作數(shù)，第一二輸入選擇器3的輸出端作為第一加法器2的另一位操作數(shù)；第一加法器2與加法器進(jìn)位邏輯鏈CIN連接，第一加法器2的輸出端與查找表輸出控制模塊的輸入端連接。
[0032]本實(shí)用新型實(shí)施例中，通過(guò)對(duì)第一三輸入選擇器4選擇控制，選擇輸入信號(hào)A5輸入，對(duì)第二三輸入選擇器5選擇控制，選擇信號(hào)A6輸入，將第一五輸入查找表模塊IA以及第二五輸入查找表模塊IB配置成為一個(gè)六輸入查找表，即得到六輸入查找表LUT6(六輸入分別為 Al，A2，A3，A4，A5，A6)。
[0033]通過(guò)對(duì)第一三輸入選擇器4選擇控制，選擇輸入信號(hào)A5輸入，對(duì)第二三輸入選擇器5選擇控制，選擇輸入信號(hào)邏輯“I”輸入，函數(shù)發(fā)生器內(nèi)的第一五輸入查找表模塊IA以及第二五輸入查找表模塊IB配置成為兩個(gè)相同五輸入的五查找表，即LUT5(兩個(gè)相同五輸入的輸入信號(hào)分別為Al，A2，A3，A4，A5);通過(guò)對(duì)第一三輸入選擇器4選擇控制，選擇輸入信號(hào)A6輸入，對(duì)第二三輸入選擇器5選擇控制，選擇輸入信號(hào)邏輯“1”，將函數(shù)發(fā)生器內(nèi)的第一五輸入查找表模塊IA以及第二五輸入查找表模塊IB配置成為兩個(gè)具有相同四輸入，一個(gè)相異輸入的五輸入查找表，即LUT5A (五輸入查找表的輸入信號(hào)分別為Al，A2，A3，A4，A6)和LUT5B (五輸入查找表的輸入信號(hào)分別為Al，A2，A3，A4，A5)，因此函數(shù)發(fā)生器可以根據(jù)用戶的需求，進(jìn)行靈活的配置，實(shí)現(xiàn)不同的功能函數(shù)。
[0034]可編程邏輯單元體LUTA中第一五輸入查找表基本模塊IA的輸出端03、輸入信號(hào)A5與第二二輸入選擇器6的輸入端連接，第二二輸入選擇器6輸出信號(hào)作為第一加法器2其中一位操作數(shù)；第一二輸入選擇器3的輸出信號(hào)作為第一加法器2的另一操作數(shù)。第一二輸入選擇器3和第二二輸入選擇器6以及進(jìn)位信號(hào)CIN，與第一加法器2構(gòu)成了一個(gè)加法器模塊，該加法器模塊能實(shí)現(xiàn)一位數(shù)的全加，減法和乘法功能。
[0035]對(duì)第一三輸入選擇器4選擇控制，選擇加法器進(jìn)位邏輯鏈CIN輸入，通過(guò)對(duì)第二五輸入查找表模塊IB進(jìn)行函數(shù)配置，構(gòu)成了一個(gè)一位的基于查找表內(nèi)部的內(nèi)置加法器，稱為第二加法器。
[0036]所述查找表輸出控制模塊包括第一六輸入選擇器7A以及第二六輸入選擇器7B，第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端分別與第一二輸入選擇器3的輸出端、第一加法器2的輸出端、第二五輸入查找表IB的05輸出端連接，且第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端還接收輸入信號(hào)AX、輸入信號(hào)AY。
[0037]本實(shí)用新型實(shí)施例中，第一六輸入選擇器7A以及第二六輸入選擇器7B的輸入信號(hào)完全相同，構(gòu)造了兩條完全相同的路徑輸出，供用戶選擇，增強(qiáng)了可配置能力。
[0038]所述DFF輸入控制模塊包括第三二輸入選擇器8A以及第四二輸入選擇器SB ;第三二輸入選擇器8A的一輸入端與第一六輸入選擇器7A的輸出端連接，第四二輸入選擇器8B的一輸入端與第二六輸入選擇器7B的輸出端連接，第三二輸入選擇器8A的另一輸入端、第四二輸入選擇器8B的另一輸入端與前一級(jí)的DFF進(jìn)位輸出連接。
[0039]進(jìn)一步地，所述第三二輸入選擇器8A的另一輸入端通過(guò)第三三輸入選擇器47接收前一級(jí)的DFF進(jìn)位輸出；第三三輸入選擇器47的輸出端與第三二輸入選擇器8A的輸入端連接，第三三輸入選擇器47的輸入端接收輸入信號(hào)AY、靜態(tài)輸入初始值邏輯0/1以及前一級(jí)的DFF進(jìn)位輸出。
[0040]對(duì)于可編程邏輯單元體LUTB、可編程邏輯單元體LUTC以及可編程邏輯單元體LUTD內(nèi)，DFF輸入控制模塊的相應(yīng)二輸入選擇器的一輸入端與前一級(jí)的DFF進(jìn)位輸出連接，具體地為，可編程邏輯單元體LUTA內(nèi)第四二輸入選擇器SB的另一輸入端與第一 DFF觸發(fā)器9A的Q端連接；可編程邏輯單元體LUTB內(nèi)第九二輸入選擇器18A的一輸入端與可編程邏輯單元體LUTA內(nèi)第二 DFF觸發(fā)器9B的Q端連接，第十二輸入選擇器18B的一輸入端與可編程邏輯單元體LUTB內(nèi)第三DFF觸發(fā)器19A的Q端連接。可編程邏輯單元體LUTC內(nèi)第十五二輸入選擇器28A的一輸入端與可編程邏輯單元體LUTB內(nèi)第四DFF觸發(fā)器19B的Q端連接，第十六二輸入選擇器28B的一輸入端與可編程邏輯單元體LUTC內(nèi)第五DFF觸發(fā)器29A的Q端連接，可編程邏輯單元體LUTD內(nèi)第二十一二輸入選擇器38A的一輸入端與可編程邏輯單元體LUTC內(nèi)第六DFF觸發(fā)器29B的Q端連接，第二十二二輸入選擇器38B的一輸入端與可編程邏輯單元體LUTD內(nèi)第七DFF觸發(fā)器39A的Q端連接。
[0041 ] 所述時(shí)序存儲(chǔ)模塊包括第一 DFF觸發(fā)器9A以及第二 DFF觸發(fā)器9B，所述DFF輸出控制模塊包括第五二輸入選擇器1A以及第六二輸入選擇器1B ;第一 DFF觸發(fā)器9A的D端與第三二輸入選擇器8A的輸出端連接，第一 DFF觸發(fā)器9A的Q端與第五二輸入選擇器1A的一輸入端連接，第五二輸入選擇器1A的另一輸入端與第一六輸入選擇器7A的輸出端連接；第二 DFF觸發(fā)器9B的D端與第四二輸入選擇器8B的輸出端連接，第二 DFF觸發(fā)器9B的Q端與第六二輸入選擇器1B的一輸入端連接，第六二輸入選擇器1B的另一輸入端與第二六輸入選擇器7B的輸出端連接。
[0042]本實(shí)用新型實(shí)施例中，第一 DFF觸發(fā)器9A、第二 DFF觸發(fā)器9B的CE端與CE信號(hào)連接，第一 DFF觸發(fā)器9A、第二 DFF觸發(fā)器9B的CK端與第三^^一二輸入選擇器48的輸出端連接，第三十一二輸入選擇器48的兩輸入端分別為CLK信號(hào)以及CLK的反相信號(hào)，根據(jù)外部選擇信號(hào)，確定第二十四二輸入選擇器48的輸出，從而能向DFF觸發(fā)器內(nèi)進(jìn)行時(shí)鐘信號(hào)的輸入。第一 DFF觸發(fā)器9A、第二 DFF觸發(fā)器9B的SR端與外部的SR信號(hào)連接。
[0043]當(dāng)有多組可編程邏輯組單元體時(shí)，則可編程邏輯單元結(jié)構(gòu)內(nèi)可編程邏輯單元體的數(shù)量為偶數(shù)個(gè)，當(dāng)有多個(gè)可編程邏輯單元體時(shí)，通過(guò)寬輸入查找表邏輯模塊連接，以實(shí)現(xiàn)更寬輸入的查找表。
[0044]對(duì)于可編程邏輯單元體LUTA、可編程邏輯單元體LUTB、可編程邏輯單元體LUTC以及可編程邏輯單元體LUTD而言，寬輸入查找表邏輯模塊包括第二十五二輸入選擇器41、第二十六二輸入選擇器42、第二十七二輸入選擇器43、第二十八二輸入選擇器44、第二十九二輸入選擇器45以及第三十二輸入選擇器46。
[0045]第二十五二輸入選擇器41的一端與第一二輸入選擇器3的輸出端連接，第二十五二輸入選擇器41的另一端與第七二輸入選擇器13的輸出端連接，第二十五二輸入選擇器41的選擇端與輸入信號(hào)AX連接，第二十五二輸入選擇器41的輸出端與第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端以及第二十七二輸入選擇器43的一輸入端連接。
[0046]第二十六二輸入選擇器42的一輸入端與第十八二輸入選擇器33的輸出端連接，第二十六二輸入選擇器42的另一輸入端與第十三二輸入選擇器23的輸出端連接，第二十六二輸入選擇器42的選擇端與輸入信號(hào)CX連接，第二十六二輸入選擇器42的輸出端與第五六輸入選擇器27A的輸入端以及第六六輸入選擇器27B的輸入端連接，第二十六二輸入選擇器42的輸出端還與第二十七二輸入選擇器43的另一輸入端連接。第二十七二輸入選擇器43的選擇端與輸入信號(hào)BX連接，第二十七二輸入選擇器43的輸出端與與第二十八二輸入選擇器44的一輸入端連接，第二十八二輸入選擇器44的另一輸入端與寬查找函數(shù)進(jìn)位鏈08連接，第二十八二輸入選擇器44的選擇端與輸入信號(hào)BY連接。
[0047]第二十八二輸入選擇器44的輸出端與第二十九二輸入選擇器45的一輸入端連接，第二十九二輸入選擇器45的另一輸入端與第二十七二輸入選擇器43的輸出端連接，第二十九二輸入選擇器45的輸出端與第三六輸入選擇器17A的輸入端以及第四六輸入選擇器17B的輸入端連接。
[0048]第三十二輸入選擇器46的一輸入端與第二十八二輸入選擇器44的輸出端連接，第三十二輸入選擇器46的另一輸入端與寬查找表函數(shù)進(jìn)位鏈09連接，第三十二輸入選擇器46的選擇端與輸入信號(hào)DX連接，第十三二輸入選擇器46的輸出端與第七六輸入選擇器37A的輸入端以及第八六輸入選擇器37B的輸入端連接。
[0049]對(duì)于有多組可編程邏輯單元體的結(jié)構(gòu)，第一加法器2的進(jìn)位輸出端與第二加法器12的進(jìn)位輸入端連接，第二加法器12的進(jìn)位輸出端與第三加法器22的進(jìn)位輸入端連接，第三加法器22的進(jìn)位輸出端與第四加法器32的進(jìn)位輸入端連接，第四加法器32的進(jìn)位輸出端輸出進(jìn)位輸出信號(hào)C0UT。此外，第一二輸入選擇器3的輸出端與第五三輸入選擇器15的輸入端連接，第五三輸入選擇器15的輸出端與第七二輸入選擇器13的選擇端連接，第七二輸入選擇器13的輸出端與第七三輸入選擇器25的輸入端連接，第七三輸入選擇器25的輸出端與第十三二輸入選擇器23的選擇端連接，第十三二輸入選擇器23的輸出端與第九三輸入選擇器35的輸入端連接，第九三輸入選擇器35的輸出端與第十八二輸入選擇器33的選擇端連接，第十八二輸入選擇器33的輸出端能形成邏輯擴(kuò)展進(jìn)位輸出鏈LEO。
[0050]如圖3所示結(jié)構(gòu)，可編程邏輯單元體LUTA的輸出端06_A與可編程邏輯單元體LUTB的輸出端06_B，通過(guò)第二十五二輸入選擇器41配置成七輸入查找表LUT7A (七輸入查找表的輸入信號(hào)分別為Al，A2，A3，A4，A5，A6，AX)，選擇信號(hào)為AX，，其中要求輸入信號(hào)A1~A6與輸入信號(hào)B1~B6的輸入信號(hào)保持一致；同樣，可編程邏輯單元體LUTC的輸出端06_C與可編程邏輯單元體LUTD的輸出端06_D，通過(guò)第十六二輸入選擇器42配置成七輸入查找表LUT7C (七輸入查找表的輸入信號(hào)分別為Cl，C2, C3, C4，C5，C6，CX)，選擇信號(hào)為CX，其中要求輸入信號(hào)C1~C6與輸入信號(hào)D1~D6的輸入信號(hào)保持一致。
[0051]進(jìn)一步地，第二十五二輸入選擇器41的輸出LUT7A與第二十六二輸入選擇器42的輸出LUT7C，通過(guò)第二十七二輸入選擇器43配置成一個(gè)八輸入的查找表LUT8A(八輸入查找表的輸入信號(hào)分別為Al，A2, A3, A4，A5，A6，ΑΧ, BX)，選擇信號(hào)為BX，其中要求輸入信號(hào)CX與輸入信號(hào)AX信號(hào)保持一致；第二十七二輸入選擇器43的輸出LUT8A與寬查找函數(shù)進(jìn)位鏈08，寬查找函數(shù)進(jìn)位鏈08為上一級(jí)八輸入查找表LUT8的輸出信號(hào)。通過(guò)第二十八二輸入選擇器44配置成一個(gè)九輸入的查找表LUT9 (九輸入查找表的輸入信號(hào)分別為A1，A2，A3, A4，A5，A6，AX, BX, BY)，選擇信號(hào)為BY，第二十九二輸入選擇器45，用于選擇九輸入查找表LUT9或八輸入查找表LUT8A作為輸出；第二十八二輸入選擇器44的輸出LUT9與寬查找表函數(shù)進(jìn)位鏈09，寬查找表函數(shù)進(jìn)位鏈09為上一級(jí)九輸入查找表LUT9的輸出，通過(guò)第三十二輸入選擇器46配置成一個(gè)十輸入的查找表LUTlO (十輸入查找表的輸入信號(hào)分別為Al，A2，A3, A4，A5, A6，AX, BX, BY，DX))，選擇信號(hào)為DX0因此所述可編程邏輯單元結(jié)構(gòu)最大能實(shí)現(xiàn)十輸入查找表邏輯函數(shù)，增強(qiáng)了用戶的函數(shù)實(shí)現(xiàn)能力。
[0052]如圖5所示，上述可編程邏輯單元體LUTA、可編程邏輯單元體LUTB、可編程邏輯單元體LUTC以及可編程邏輯單元體LUTD包括八條完全相同的輸出路徑，其中輸出端AQ1，輸出端AQ2，輸出端BQ1，輸出端BQ2，輸出端CQ1，輸出端CQ2，輸出端DQ1，輸出端DQ2能配置成完全等價(jià)的八輸出端口，增強(qiáng)了數(shù)據(jù)輸出能力。通過(guò)對(duì)第五二輸入選擇器10A，第六二輸入選擇器10B，第十一二輸入選擇器20A，第十二二輸入選擇器20B，第十七二輸入選擇器30A，第十八二輸入選擇器30B，第二十三二輸入選擇器40A，第二十四二輸入選擇器40B的選擇，既可以選擇從六輸入選擇器輸出端的D1~D8直接輸出，又可以選擇從第一 DFF觸發(fā)器9A，第二 DFF觸發(fā)器9B，第三DFF觸發(fā)器19A，第四DFF觸發(fā)器19B，第五DFF觸發(fā)器29A，第六DFF觸發(fā)器29B，第七DFF觸發(fā)器39A，第八DFF觸發(fā)器39B時(shí)序輸出，豐富的路徑資源很大程度上增加了器件數(shù)據(jù)吞吐能力和可配置能力。
[0053]第三二輸入選擇器8A，第四二輸入選擇器SB，第九二輸入選擇器18A，第十二輸入選擇器18B，第十五二輸入選擇器28A，第十六二輸入選擇器28B，第二十一二輸入選擇器38A，第二十二二輸入選擇器38B選擇進(jìn)位信號(hào)輸入即上一級(jí)DFF的輸出，構(gòu)成了一條DFF級(jí)聯(lián)鏈。通過(guò)靈活的選擇配置能構(gòu)成任意長(zhǎng)度的DFF進(jìn)位鏈邏輯，其中每個(gè)單元的DFF進(jìn)位鏈的初始值包括一個(gè)三輸入的選擇器47作為初始信號(hào)，其輸入能選擇動(dòng)態(tài)輸入初始值信號(hào)AY，靜態(tài)輸入初始值邏輯0/1或上一級(jí)的DFF進(jìn)位輸出，以構(gòu)成更長(zhǎng)的DFF級(jí)聯(lián)鏈。該DFF級(jí)聯(lián)結(jié)構(gòu)能實(shí)現(xiàn)諸多用戶邏輯如計(jì)數(shù)器，分頻器，延時(shí)模塊，F(xiàn)IFO等功能。其中所述結(jié)構(gòu)的基本觸發(fā)器模塊DFF如第一 DFF觸發(fā)器9A，第二 DFF觸發(fā)器9B等，通過(guò)配置，能配置成觸發(fā)器DFF，鎖存器LATCH，同步/異步置位功能SRHIGH，同步/異步復(fù)位功能SRLOW等邏輯。
【權(quán)利要求】
1.一種基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)，其特征是:包括至少一組可編程邏輯單元體，所述可編程邏輯單元體包括用于接收輸入信號(hào)的函數(shù)發(fā)生器以及控制所述函數(shù)發(fā)生器輸出形式的發(fā)生器輸入控制模塊；函數(shù)發(fā)生器的輸出端與加法器模塊連接，所述加法器模塊的輸出端、函數(shù)發(fā)生器的輸出端與查找表輸出控制模塊連接，所述查找表輸出控制模塊與DFF輸入控制模塊連接，所述DFF輸入控制模塊與時(shí)序存儲(chǔ)模塊連接，時(shí)序存儲(chǔ)模塊與DFF輸出控制模塊連接，并通過(guò)所述DFF輸出控制模塊輸出編程邏輯輸出。2.根據(jù)權(quán)利要求1所述的基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)，其特征是:可編程邏輯單元結(jié)構(gòu)由偶數(shù)組的可編程邏輯單元體連接構(gòu)成，相鄰的可編程邏輯單元體之間通過(guò)寬輸入查找表邏輯模塊連接，所述寬輸入查找表邏輯模塊的輸入端分別接收兩可編程邏輯單元體的輸出信號(hào)，寬輸入查找表邏輯模塊的選擇端與函數(shù)發(fā)生器的相應(yīng)輸出端連接，寬輸入查找表邏輯模塊的輸出端與查找表輸出控制模塊的輸入端連接。3.根據(jù)權(quán)利要求1所述的基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)，其特征是:所述函數(shù)發(fā)生器包括第一五輸入查找表模塊IA以及第二五輸入查找表模塊1B，發(fā)生器輸入控制模塊包括第一三輸入選擇器(4)以及第二三輸入選擇器(5)； 第一五輸入查找表模塊IA的05輸出端與第一二輸入選擇器(3)的一輸入端連接，第二五輸入查找模塊IB的05輸出端與第一二輸入選擇器(3)的另一輸入端連接，第二五輸入查找表模塊IB的第五信號(hào)輸入端與第一三輸入選擇器(4)的輸出端連接，第一三輸入選擇器(4)的輸入端分別接收輸入信號(hào)A5、輸入信號(hào)A6以及進(jìn)位信號(hào)CIN，第一二輸入選擇器(3)的選擇端與第二三輸入選擇器(5)的輸出端連接，第二三輸入選擇器(5)的輸入端分別接收配置信號(hào)邏輯“1”、輸入信號(hào)A6以及邏輯進(jìn)位信號(hào)LEI。4.根據(jù)權(quán)利要求3所述的基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)，其特征是:所述加法器模塊包括第一加法器(2)以及第二二輸入選擇器(6)，所述第二二輸入選擇器(6)的一輸入端與第一五輸入查找表模塊IA的03輸出端連接，第二二輸入選擇器(6)的另一輸入端接收輸入信號(hào)A5，第二二輸入選擇器(6)的輸出端作為第一加法器(2)的一位操作數(shù)，第一二輸入選擇器(3)的輸出端作為第一加法器(2)的另一位操作數(shù)；第一加法器(2)與加法器進(jìn)位邏輯鏈CIN連接，第一加法器(2)的輸出端與查找表輸出控制模塊的輸入端連接。5.根據(jù)權(quán)利要求4所述的基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)，其特征是:所述查找表輸出控制模塊包括第一六輸入選擇器7A以及第二六輸入選擇器7B，第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端分別與第一二輸入選擇器(3)的輸出端、第一加法器(2)的輸出端、第二五輸入查找表IB的05輸出端連接，且第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端還接收輸入信號(hào)AX、輸入信號(hào)AY。6.根據(jù)權(quán)利要求5所述的基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)，其特征是:所述第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端還分別連接寬輸入查找表邏輯模塊的輸出端連接。7.根據(jù)權(quán)利要求5所述的基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)，其特征是:所述DFF輸入控制模塊包括第三二輸入選擇器8A以及第四二輸入選擇器8B ;第三二輸入選擇器8A的一輸入端與第一六輸入選擇器7A的輸出端連接，第四二輸入選擇器8B的一輸入端與第二六輸入選擇器7B的輸出端連接，第三二輸入選擇器8A的另一輸入端、第四二輸入選擇器8B的另一輸入端與前一級(jí)的DFF進(jìn)位輸出連接。8.根據(jù)權(quán)利要求7所述的基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)，其特征是:所述第三二輸入選擇器8A的另一輸入端通過(guò)第三三輸入選擇器(47)接收前一級(jí)的DFF進(jìn)位輸出；第三三輸入選擇器(47)的輸出端與第三二輸入選擇器8A的輸入端連接，第三三輸入選擇器(47)的輸入端接收輸入信號(hào)AY、靜態(tài)輸入初始值邏輯0/1以及前一級(jí)的DFF進(jìn)位輸出。9.根據(jù)權(quán)利要求7所述的基于多功能可擴(kuò)展快速連接的可編程邏輯單元結(jié)構(gòu)，其特征是:所述時(shí)序存儲(chǔ)模塊包括第一 DFF觸發(fā)器9A以及第二 DFF觸發(fā)器9B，所述DFF輸出控制模塊包括第五二輸入選擇器1A以及第六二輸入選擇器1B ;第一 DFF觸發(fā)器9A的D端與第三二輸入選擇器8A的輸出端連接，第一 DFF觸發(fā)器9A的Q端與第五二輸入選擇器1A的一輸入端連接，第五二輸入選擇器1A的另一輸入端與第一六輸入選擇器7A的輸出端連接；第二 DFF觸發(fā)器9B的D端與第四二輸入選擇器8B的輸出端連接，第二 DFF觸發(fā)器9B的Q端與第六二輸入選擇器1B的一輸入端連接，第六二輸入選擇器1B的另一輸入端與第二六輸入選擇器7B的輸出端連接。
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