一種半導體器件及其制作方法、電子裝置的制造方法
【專利摘要】本發(fā)明提供一種半導體器件制作方法，該方法包括下述步驟：步驟a：提供半導體襯底，所述半導體襯底上形成具有溝槽的絕緣層和掩膜層；步驟b：在所述半導體襯底靠近所述溝槽底部的表層形成重摻雜區(qū)；步驟c：在所述溝槽內形成溝道區(qū)域、柵極氧化層和柵極；步驟d：去除所述掩膜層，在所述柵極兩側的所述絕緣層上形成抬高的源區(qū)和漏區(qū)；其中，所述源區(qū)和漏區(qū)與溝道區(qū)域形成肖特基接觸。通過本發(fā)明的半導體器件制作方法，可改善器件的自熱效應、漏致勢壘降低效應和亞閾特性。
【專利說明】
一種半導體器件及其制作方法、電子裝置
技術領域
[0001] 本發(fā)明涉及半導體技術領域，具體而言涉及一種半導體器件及其制作方法、電子 裝置。
【背景技術】
[0002] 在當代的信息社會中，在芯片集成密度最大化和電路性能最優(yōu)化的雙重驅動下， 集成電路的核心M0SFET器件不斷的按比例縮小。從70年代開始，由于離子注入工藝的開 發(fā)，極小尺寸的M0SFET得以制造出來，同時建立了 M0SFET按比例縮小理論。隨著M0SFET 器件尺寸的不斷縮小，各種小尺寸效應逐漸顯露出來。比如，隨著溝道尺寸不斷減小，短溝 道效應和漏致勢皇降低（DIBL)效應日益嚴重，致使器件的性能變差。同時漏致勢皇降低 (DIBL)效應會影響亞閾特性，比如使亞閾值擺幅（sub-threshold swing，或稱S因子）退 化，在大規(guī)模數(shù)字集成電路的縮小規(guī)則中，恒定電壓縮小規(guī)則、恒定電場縮小規(guī)則等都不能 減小S值，并且亞閾區(qū)泄漏電流使M0SFET器件關態(tài)特性變差，靜態(tài)功耗變大。
[0003] 另外，隨著單位面積功率密度的提高，器件的自熱效應越趨明顯。所謂自熱效應 (Self-heating effect)就是指器件工作是溝道電流產生的熱量造成器件內部溫度升高， 導致器件特性退變的現(xiàn)象。自熱效應對于芯片工作的穩(wěn)定性、可靠性產生了很大影響，成為 限制集成電路發(fā)展的重要因素。
[0004] 因此，有必要提出一種新的制作方法，以解決現(xiàn)有技術的不足。

【發(fā)明內容】

[0005] 在
【發(fā)明內容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進 一步詳細說明。本發(fā)明的
【發(fā)明內容】
部分并不意味著要試圖限定出所要求保護的技術方案的 關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0006] 為了克服目前存在的問題，本發(fā)明一方面提供一種半導體器件制作方法，該方法 包括下述步驟：步驟a :提供半導體襯底，所述半導體襯底上形成具有溝槽的絕緣層和掩膜 層；步驟b :在所述半導體襯底靠近所述溝槽底部的表層形成重摻雜區(qū)；步驟c :在所述溝 槽內形成溝道區(qū)域、柵極氧化層和柵極；步驟d :去除所述掩膜層，在所述柵極兩側的所述 絕緣層上形成抬高的源區(qū)和漏區(qū)；其中，所述源區(qū)和漏區(qū)與溝道區(qū)域形成肖特基接觸。
[0007] 優(yōu)選地，所述步驟c包括：在所述溝槽底部外延形成硅層；在所述溝槽的側壁上形 成第一側墻；和在所述硅層上形成柵極氧化層和柵極材料層。
[0008] 優(yōu)選地，在所述步驟c之后還包括：在所述柵極材料層表面生長氧化隔離層。
[0009] 優(yōu)選地，所述步驟d包括：去除所述掩膜層；在所述柵極兩側形成非晶硅層；在所 述非晶硅層沉積MILC源金屬；對所述半導體襯底進行熱處理，以使所述非晶硅層結晶；刻 蝕所述結晶后的非晶硅層以形成抬高的源區(qū)和漏區(qū)。
[0010] 優(yōu)選地，所述步驟d還包括：對所述源區(qū)和漏區(qū)進行LDD輕摻雜，以形成LDD擴展 區(qū)；在所述柵極兩側形成第二側墻；對所述源區(qū)和漏區(qū)進行重摻雜。
[0011] 優(yōu)選地，在所述柵極兩側形成第二側墻之前，還包括：去除所述柵極材料層表面的 氧化隔離層。
[0012] 優(yōu)選地，所述LDD擴展區(qū)形成有硅化物。
[0013] 優(yōu)選地，所述源區(qū)、漏區(qū)形成有硅化物。
[0014] 優(yōu)選地，所述溝道區(qū)域為未摻雜層或輕摻雜層。
[0015] 優(yōu)選地，所述重摻雜區(qū)為P型重摻雜區(qū)。
[0016] 本發(fā)明提供的半導體器件制作方法，一方面，使源漏區(qū)位于絕緣層上而使溝道區(qū) 與半導體襯底連通，并且溝道區(qū)域采用未摻雜或輕摻雜層，而連通溝道區(qū)域和半導體襯底 的區(qū)域采用重摻雜區(qū)，這樣，源漏區(qū)除去與溝渠區(qū)相連的部分與半導體襯底之間用絕緣層 隔開，只要源漏區(qū)厚度足夠薄就可以有效抑制源漏穿通，同時由于源漏區(qū)與襯底之間用絕 緣層隔開，可以減小源漏接觸電容和源漏區(qū)到襯底的泄露電流。同時，溝道區(qū)可通過連通區(qū) 向半導體襯底傳遞熱量，減小器件的自熱效應。并且，由于溝道區(qū)未摻雜或輕摻雜，則可以 減小溝道電場，進而減小高電場引起的載流子迀移率退化。進一步地，由于溝道區(qū)與襯底連 通的區(qū)域為重摻雜區(qū)，能有效屏蔽漏端到源端的電場穿通，使得器件能夠很好地抑制漏致 勢皇降低效應（DIBL)。
[0017] 另一方面，由于源區(qū)、漏區(qū)與溝道區(qū)域形成肖特基接觸，利用肖特基勢皇可有效地 將結深做到零以使短溝道效應減至最小；源漏區(qū)域金屬硅化物接觸可以減小源漏串聯(lián)電 阻；通過多數(shù)載流子工作且肖特基勢皇隧穿電流對柵電壓非常靈敏，因而具有高的響應速 度。
[0018] 進一步地，在本發(fā)明中，利用金屬誘導橫向結晶（MILC)來形成有源層，即用于形 成源極、漏極的半導體層，因而具有MILC工藝的優(yōu)點，即，多晶硅薄膜具有均勻性高、成本 和生長溫度低的優(yōu)點。
[0019] 此外，由于源漏區(qū)位于絕緣層上而使溝道區(qū)與半導體襯底連通，且源漏區(qū)與溝道 區(qū)形成肖特基接觸可獲得良好的亞閾特性。
[0020] 綜上所述，通過本發(fā)明的半導體器件制作方法，可改善器件的自熱效應、漏致勢皇 降低效應和亞閾特性。
[0021] 為了克服目前存在的問題，本發(fā)明另一方面提出了一種半導體器件，該半導體器 件包括：半導體襯底，位于所述半導體襯底上具有溝槽的絕緣層，在所述溝槽區(qū)域形成的溝 道區(qū)、柵極氧化層和柵極，以及位于所述柵極兩側的抬高的源區(qū)和漏區(qū)；其中，所述半導體 襯底對應所述溝槽底部的表層形成有重摻雜區(qū)；所述源區(qū)和漏區(qū)與所述溝道區(qū)域形成肖特 基接觸。
[0022] 優(yōu)選地，所述半導體器件還包括：靠近所述溝道區(qū)域邊緣的LDD擴展區(qū)。
[0023] 優(yōu)選地，所述LDD擴展區(qū)形成有硅化物。
[0024] 優(yōu)選地，所述源區(qū)和漏區(qū)形成有硅化物
[0025] 優(yōu)選地，所述溝道區(qū)域為未摻雜層或輕摻雜層。
[0026] 優(yōu)選地，所述重摻雜區(qū)為P型重摻雜區(qū)。
[0027] 優(yōu)選地，所述半導體器件具有抬高的源區(qū)和漏區(qū)。
[0028] 優(yōu)選地，所述源區(qū)、漏區(qū)的半導體材料層通過MILC形成。
[0029] 基于前述類似的理由，本發(fā)明提供的半導體器件改善了自熱消隱和DIBL效應，具 有良好的亞閾特性，此外還具備了 MILC工藝帶來的優(yōu)點。
[0030] 為了克服目前存在的問題，本發(fā)明再一方面提出了一種電子裝置，該電子裝置包 括本發(fā)明提出的上述半導體器件。
[0031] 由于本發(fā)明提供的電子裝置具有本發(fā)明提出的上述半導體器件，因而也具備該半 導體器件具備的優(yōu)點。
【附圖說明】
[0032] 本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā) 明的實施例及其描述，用來解釋本發(fā)明的原理。
[0033] 附圖中：
[0034] 圖1是根據(jù)本發(fā)明一個實施方式制作半導體器件結構的工藝流程圖；
[0035] 圖2a_圖2〇根據(jù)本發(fā)明一個實施方式制作半導體器件的工藝流程中各步驟所獲 得的器件的剖視圖；
[0036] 圖3為本發(fā)明提供的半導體器件結構的剖面結構示意圖；
[0037] 圖4是根據(jù)本發(fā)明一個實施方式的電子裝置的結構示意圖。
【具體實施方式】
[0038] 在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然 而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以 實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進 行描述。
[0039] 應當理解的是，本發(fā)明能夠以不同形式實施，而不應當解釋為局限于這里提出的 實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給 本領域技術人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終 相同附圖標記表示相同的元件。
[0040] 應當明白，當元件或層被稱為"在…上"、"與…相鄰"、"連接到"或"耦合到"其它元 件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者 可以存在居間的元件或層。相反，當元件被稱為"直接在…上"、"與…直接相鄰"、"直接連接 至Γ或"直接耦合到"其它元件或層時，則不存在居間的元件或層。應當明白，盡管可使用術 語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或 部分不應當被這些術語限制。這些術語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一 個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導之下，下面討論的第一元件、部件、 區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。
[0041] 空間關系術語例如"在…下"、"在…下面"、"下面的"、"在…之下"、"在…之上"、"上 面的"等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元 件或特征的關系。應當明白，除了圖中所示的取向以外，空間關系術語意圖還包括使用和操 作中的器件的不同取向。例如，如果附圖中的器件翻轉，然后，描述為"在其它元件下面"或 "在其之下"或"在其下"元件或特征將取向為在其它元件或特征"上"。因此，示例性術語 "在…下面"和"在…下"可包括上和下兩個取向。器件可以另外地取向（旋轉90度或其它 取向）并且在此使用的空間描述語相應地被解釋。
[0042] 在此使用的術語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使 用時，單數(shù)形式的"一"、"一個"和"所述/該"也意圖包括復數(shù)形式，除非上下文清楚指出 另外的方式。還應明白術語"組成"和/或"包括"，當在該說明書中使用時，確定所述特征、 整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操 作、元件、部件和/或組的存在或添加。在此使用時，術語"和/或"包括相關所列項目的任 何及所有組合。
[0043] 為了徹底理解本發(fā)明，將在下列的描述中提出詳細的結構及步驟，以便闡釋本發(fā) 明提出的技術方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明 還可以具有其他實施方式。
[0044] 本發(fā)明提供一種半導體器件的制作方法，如圖1所示，包括：步S101，提供半導體 襯底，所述半導體襯底上形成具有溝槽的絕緣層和掩膜層；步驟S102 :在所述半導體襯底 靠近所述溝槽底部的表層形成重摻雜區(qū)；步驟S103 :在所述溝槽內形成溝道區(qū)域、柵極氧 化層和柵極；步驟S104 :在所述柵極兩側形成抬高的源區(qū)和漏區(qū)；和步驟S105 :使所述源 區(qū)和漏區(qū)與溝道區(qū)域形成肖特基接觸。
[0045] 可選地，步驟S104具體包括：去除所述掩膜層；在所述柵極兩側形成非晶硅層；在 所述非晶硅層沉積MILC源金屬；對所述半導體襯底進行熱處理，以使所述非晶硅層結晶； 刻蝕所述結晶后的非晶硅層以形成抬高的源區(qū)和漏區(qū)；對所述源區(qū)和漏區(qū)進行LDD輕摻 雜，以形成LDD擴展區(qū)；在所述柵極兩側形成第二側墻；和對所述源區(qū)和漏區(qū)進行重摻雜。
[0046] 本發(fā)明提供的半導體器件制作方法，一方面，使源漏區(qū)位于絕緣層上而使溝道區(qū) 與半導體襯底連通，并且溝道區(qū)域采用未摻雜或輕摻雜層，而連通溝道區(qū)域和半導體襯底 的區(qū)域采用重摻雜區(qū)，這樣，源漏區(qū)除去與溝渠區(qū)相連的部分與半導體襯底之間用絕緣層 隔開，只要源漏區(qū)厚度足夠薄就可以有效抑制源漏穿通，同時由于源漏區(qū)與襯底之間用絕 緣層隔開，可以減小源漏接觸電容和源漏區(qū)到襯底的泄露電流。同時，溝道區(qū)可通過連通區(qū) 向半導體襯底傳遞熱量，減小器件的自熱效應。并且，由于溝道區(qū)未摻雜或輕摻雜，則可以 減小溝道電場，進而減小高電場引起的載流子迀移率退化。進一步地，由于溝道區(qū)與襯底連 通的區(qū)域為重摻雜區(qū)，能有效屏蔽漏端到源端的電場穿通，使得器件能夠很好地抑制漏致 勢皇降低效應（DIBL)。
[0047] 另一方面，由于源區(qū)、漏區(qū)與溝道區(qū)域形成肖特基接觸，利用肖特基勢皇可有效地 將結深做到零以使短溝道效應減至最小；源漏區(qū)域金屬硅化物接觸可以減小源漏串聯(lián)電 阻；通過多數(shù)載流子工作且肖特基勢皇隧穿電流對柵電壓非常靈敏，因而具有高的響應速 度。
[0048] 進一步地，在本發(fā)明中，利用金屬誘導橫向結晶（MILC)來形成有源層，即用于形 成源極、漏極的半導體層，因而具有MILC工藝的優(yōu)點，即，多晶硅薄膜具有均勻性高、成本 和生長溫度低的優(yōu)點。
[0049] 此外，由于源漏區(qū)位于絕緣層上而使溝道區(qū)與半導體襯底連通，且源漏區(qū)與溝道 區(qū)形成肖特基接觸可獲得良好的亞閾特性。
[0050] 綜上所述，通過本發(fā)明的半導體器件制作方法，可改善器件的自熱效應、漏致勢皇 降低效應和亞閾特性。
[0051] 實施例一
[0052] 圖2a_圖2〇根據(jù)本發(fā)明一個實施方式制作半導體器件的工藝流程中各步驟所獲 得的器件的剖視圖。下面將參照及圖2a_圖2〇對本發(fā)明的半導體器件的制作方法做詳細 描述。
[0053] 首先，如圖2a所示，提供半導體襯底200,在所述半導體襯底200上形成絕緣層 201和圖案化的掩膜層202,并以圖案化的掩膜層202為掩膜蝕刻所述半導體襯底200,以形 成溝槽203。
[0054] 半導體襯底200可以是以下所提到的材料中的至少一種：硅、鍺。此外，半導體襯 底上可以形成有其它器件，例如PM0S和NM0S晶體管。在半導體襯底中可以形成有隔離結 構，所述隔離結構為淺溝槽隔離（STI)結構或者局部氧化硅（L0C0S)隔離結構。半導體襯底 中還可以形成有CMOS器件，CMOS器件例如是晶體管（例如，NM0S和/或PM0S)等。同樣， 半導體襯底中還可以形成有導電構件，導電構件可以是晶體管的柵極、源極或漏極，也可以 是與晶體管電連接的金屬互連結構，等等。
[0055] 絕緣層201可采用氧化物，例如二氧化硅等，掩膜層202可選用氮化物，例如氮化 硅、氮氧化硅等。絕緣層201和掩膜層202可通過化學氣相沉積（CVD)法、物理氣相沉積 (PVD)法或原子層沉積（ALD)法等形成。
[0056] 作為示例，在本實施例中，半導體襯底200的構成材料選用單晶硅。氮化物層可以 是通過氨氣和二氯硅烷在750°C左右的溫度下，采用低壓化學氣相沉積形成的。氮化物層不 但可以作為半導體襯底刻蝕過程中的掩膜層，還可以作為后續(xù)化學機械研磨工藝中的阻擋 層。
[0057] 接著，如圖2b所示，以所述掩膜層202為掩膜，對半導體襯底200進行重摻雜，以 在溝槽203下方的半導體襯底200的表層區(qū)域形成重摻雜區(qū)204。對N型半導體，重摻雜區(qū) 204為p型重摻雜區(qū)；對P型半導體，重摻雜區(qū)204為η型重摻雜區(qū)。進行重摻雜的方法采 用本領域常用方法，比如離子注入法。
[0058] 作為示例，在本實施例中，重摻雜區(qū)204為ρ型重摻雜區(qū)，注入離子為硼離子，摻雜 濃度為IX 1〇19/平方厘米
[0059] 接著，如圖2c所示，在溝槽203內，外延形成硅層205,用作溝道區(qū)域。硅層205可 通過氣相外延、液相外延、分子束外延等外延方法形成。
[0060] 作為不例，在本實施例中，娃層205通過氣相外延形成。
[0061] 接著，如圖2d所示，在溝槽203的側壁上形成第一側墻206。第一側墻206可選用 氧化物或氮化物材料，可通過化學氣相沉積（CVD)法、物理氣相沉積（PVD)法或原子層沉積 (ALD)法等形成。
[0062] 作為示例，在本實施例中，第一側墻206為氧化硅，采用化學氣相沉積形成。
[0063] 接著，如圖2e所示，在溝槽203內，在硅層205上形成柵極氧化層207和柵極材料 層208。柵極氧化層207可通過熱氧化法形成，柵極材料層208可通過化學氣相沉積（CVD) 法、物理氣相沉積（PVD)法或原子層沉積（ALD)法等形成。
[0064] 作為示例，柵極氧化層207采用二氧化硅，柵極材料層208采用多晶硅。
[0065] 接著，如圖2f所示，在柵極材料層208表面生長氧化層209,氧化層209可通過熱 氧化法形成，用于緩沖隔離柵極材料層和后續(xù)形成的淡化硅層。
[0066] 接著，如圖2g所示，去處掩膜層202。具體可通過干法蝕刻或濕法蝕刻去除掩膜層 202〇
[0067] 接著，如圖2h所示，在所述絕緣層201上形成非晶娃層210。非晶娃層210可通過 化學氣相沉積（CVD)法、物理氣相沉積（PVD)法或原子層沉積（ALD)法等形成。
[0068] 可以理解的是，采用上述方法形成非晶硅層210時，不可避免地會非晶硅層210厚 度可能高于氧化層209,或者在氧化層209上也形成非晶硅層210,當非晶硅層210形成之 后，可用平坦化工藝（化學機械研磨工藝CMP)去除高于氧化層209的非晶硅層210。
[0069] 接著，如圖2i所示，在所述非晶硅層210上形成MILC (金屬誘發(fā)橫向結晶）源金屬 層 211。MILC 源金屬層 211 可為 Ni、Pd、Ti、Ag、Au、Al、Sn、Sb、Cu、Co、Cr、Mo、Tr、Ru、Rh、 Cd和Pt中的一種。MILC源金屬層211可通過濺射、熱蒸發(fā)、化學氣相沉積（CVD)、離子注入 等方法形成。MILC源金屬層211的厚度可以在合適的范圍內自由選擇來誘發(fā)非晶硅層210 的MILC。MILC源金屬層211的厚度在ll4〇〇()G人之間，優(yōu)選地在10A~200A之間。
[0070] 作為示例，在本實施例中，MILC源金屬層211采用Ni金屬，厚度為
[0071] 接著，如圖2j所示，執(zhí)行MILC工藝，以使非晶硅層210結晶，形成晶體硅層212。 對半導體襯底200和非晶硅層210進行熱處理，以使非晶硅層210結晶。熱處理方法可選 用快速熱退火（RTA)或準分子激光結晶（ELC)。其中，結晶溫度在300°C~600°C之間，結晶 熱處理時間在0. 1~50小時，優(yōu)選400°C~600°C，0. 5~20小時。在熱處理器件，非晶硅 層210通過MILC源金屬層211引起MILC結晶，由非晶硅轉變?yōu)槎嗑Ч杌騿尉Ч琛?br>[0072] 可以理解的是，當完成MILC工藝后，可能會有MILC源金屬未反應，此時可通過刻 蝕去除未反應的MILC金屬層。
[0073] 接著，如圖2k所示，對晶體硅層212進行凹陷刻蝕以形成抬高的源區(qū)213A和漏區(qū) 213B。蝕刻方法可采用干法蝕刻或濕法蝕刻。
[0074] 接著，如圖21所示，執(zhí)行淺摻雜注入工藝，以使源區(qū)213A和漏區(qū)213B轉變?yōu)閮蓚€ 低濃度淺摻雜區(qū)214A和214B，同時形成LDD擴展區(qū)。對于NM0S器件來說，該淺摻雜注入工 藝注入的摻雜劑類型的N型；對于PM0S器件來說，該淺摻雜注入工藝注入的摻雜劑類型的 卩型。
[0075] 接著，如圖2m所示，去除氧化層209漏出柵極215,并在柵極215兩側形成第二側 墻216。氧化層209可通過干法蝕刻或濕法蝕刻去除。第二側墻216可選用氧化物或氮化 物材料，可通過化學氣相沉積（CVD)法、物理氣相沉積（PVD)法或原子層沉積（ALD)法等形 成。
[0076] 作為示例，在本實施例中，第二側墻215為氮化硅，采用化學氣相沉積形成。
[0077] 接著，如圖2n所示，以側墻216為掩膜執(zhí)行源/漏極注入工藝，以在柵極215兩側 形成源極217A和漏極217B。對于NM0S器件來說，該源/漏極注入工藝注入的摻雜劑類型 的N型；對于PM0S器件來說，該源/漏極注入工藝注入的摻雜劑類型的P型。
[0078] 最后，如圖2〇所示，使源極217A和漏極217B與溝道區(qū)域形成肖特基接觸。如圖 2〇所示，在柵極215、源極217A和漏極217B上形成硅化物。在柵極215、源極217A和漏極 217B形成硅化物的方法可采用本領域常用的方法，比如，首先用HF溶液清洗源極217A和漏 極217B表面，以去除表面的污染物，接著在在柵極215、源極217A和漏極217B上沉積金屬 材料，并通過快速熱退火或爐熱退火進行硅化反應，在源區(qū)、漏區(qū)和柵極區(qū)域形成硅化物， 最后通過濕法腐蝕去除未反應的金屬材料，形成由硅化物構成的源極218A、由硅化物構成 的漏極218B和柵端硅化物218C，進而使得源極、漏極和溝道區(qū)域205形成肖特基接觸。
[0079] 作為示例，在本實施例中，對N溝道器件，硅化物可采用ErSi2，對于P溝道器件，硅 化物可采用PtSi。
[0080] 至此，完成了制作本實施方式的半導體器件結構的制作方法的全部步驟。上述步 驟并不對相應部分的形成方法進行限制，或還可采用其它工藝，或其它反應物及其它濃度 而實現(xiàn)。
[0081] 實施例二
[0082] 本發(fā)明還提供一種采用實施例一中所述的方法制作的半導體器件300,包括：半 導體襯底200,在半導體襯底200上形成具有溝槽203的絕緣層201，在溝槽203區(qū)域形成的 溝道區(qū)205、柵極氧化層207和柵極215,以及位于柵極215兩側的源極218A和漏極218B ; 其中，半導體襯底200對應溝槽203底部的表層形成重摻雜區(qū)204 ;源極218A和漏極218B 與溝道區(qū)域205形成肖特基接觸。
[0083] 優(yōu)選地，所述源極218A和漏極218B為金屬硅化物，比如PtSi或ErSi2。
[0084] 優(yōu)選地，溝道區(qū)域205為未摻雜層或輕摻雜層。
[0085] 優(yōu)選地，重摻雜區(qū)204為P型重摻雜區(qū)。
[0086] 此外，本實施例的半導體器件300還包括靠近溝道區(qū)域205邊緣的LDD擴展區(qū)，所 述LDD擴展區(qū)形成有硅化物。
[0087] 此外，本實施例的半導體器件300還包括位于柵極兩側的第一側墻206和第二側 墻 216〇
[0088] 基于前述類似的理由，根據(jù)本發(fā)明的器件，可改善器件的自熱效應、漏致勢皇降低 效應和亞閾特性。
[0089] 實施例三
[0090] 本發(fā)明另外還提供一種電子裝置，其包括前述的半導體器件。圖4為根據(jù)本發(fā)明 一個實施方式的電子裝置的結構示意圖。由于包括的前述半導體器件，因而可改善器件的 自熱效應、漏致勢皇降低效應和亞閾特性，該電子裝置同樣具有上述優(yōu)點。
[0091] 該電子裝置，可以是手機、平板電腦、筆記本電腦、上網(wǎng)本、游戲機、電視機、VCD、 DVD、導航儀、照相機、攝像機、錄音筆、MP3、MP4、PSP等任何電子產品或設備，也可以是具有 上述半導體器件的中間產品，例如：具有該集成電路的手機主板等。圖 4僅以便攜式計算機 為例示出一種電子裝置，其不對本發(fā)明構成限制。
[0092] 本發(fā)明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于 舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內。此外本領域技術人 員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的 變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內。本發(fā)明的保護范圍由 附屬的權利要求書及其等效范圍所界定。
【主權項】
1. 一種半導體器件的制作方法，其特征在于，包括下述步驟： 步驟a :提供半導體襯底，所述半導體襯底上形成具有溝槽的絕緣層和掩膜層； 步驟b :在所述半導體襯底靠近所述溝槽底部的表層形成重摻雜區(qū)； 步驟c :在所述溝槽內形成溝道區(qū)域、柵極氧化層和柵極； 步驟d :去除所述掩膜層，在所述柵極兩側的所述絕緣層上形成抬高的源區(qū)和漏區(qū)； 其中，所述源區(qū)和漏區(qū)與溝道區(qū)域形成肖特基接觸。2. 根據(jù)權利要求1所述的制作方法，其特征在于，所述步驟c包括： 在所述溝槽底部外延形成硅層； 在所述溝槽的側壁上形成第一側墻；和 在所述硅層上形成柵極氧化層和柵極材料層。3. 根據(jù)權利要求2所述的制作方法，其特征在于，在所述步驟c之后還包括： 在所述柵極材料層表面生長氧化隔離層。4. 根據(jù)權利要求3所述的制作方法，其特征在于，所述步驟d包括： 去除所述掩膜層； 在所述柵極兩側形成非晶硅層； 在所述非晶硅層沉積MILC源金屬； 對所述半導體襯底進行熱處理，以使所述非晶硅層結晶； 刻蝕所述結晶后的非晶硅層以形成抬高的源區(qū)和漏區(qū)。5. 根據(jù)權利要求4所述的制作方法，其特征在于，所述步驟d還包括： 對所述源區(qū)和漏區(qū)進行LDD輕摻雜，以形成LDD擴展區(qū)； 在所述柵極兩側形成第二側墻； 對所述源區(qū)和漏區(qū)進行重摻雜。6. 根據(jù)權利要求5所述的制作方法，其特征在于，在所述柵極兩側形成第二側墻之 前，還包括： 去除所述柵極材料層表面的氧化隔離層。7. 根據(jù)權利要求5所述的制作方法，其特征在于，所述LDD擴展區(qū)形成有硅化物。8. 根據(jù)權利要求1-7任一所述的制作方法，其特征在于，所述源區(qū)、漏區(qū)形成有硅化 物。9. 根據(jù)權利要求1-7任一所述的制作方法，其特征在于，所述溝道區(qū)域為未摻雜層或 輕慘雜層。10. 根據(jù)權利要求1-7任一所述的制作方法，其特征在于，所述重摻雜區(qū)為P型重摻雜 區(qū)。11. 一種半導體器件，包括：半導體襯底，位于所述半導體襯底上具有溝槽的絕緣層， 在所述溝槽區(qū)域形成的溝道區(qū)、柵極氧化層和柵極，以及位于所述柵極兩側的抬高的源區(qū) 和漏區(qū)； 其中，所述半導體襯底對應所述溝槽底部的表層形成有重摻雜區(qū)； 所述源區(qū)和漏區(qū)與所述溝道區(qū)域形成肖特基接觸。12. 根據(jù)權利要求11所述的半導體器件，其特征在于，還包括： 靠近所述溝道區(qū)域邊緣的LDD擴展區(qū)。13. 根據(jù)權利要求12所述的半導體器件，其特征在于，所述LDD擴展區(qū)形成有硅化物。14. 根據(jù)權利要求11所述的半導體器件，其特征在于，所述源區(qū)和漏區(qū)形成有硅化物。15. 根據(jù)權利要求11所述的半導體器件，其特征在于，所述溝道區(qū)域為未摻雜層或輕 慘雜層。16. 根據(jù)權利要求11所述的半導體器件，其特征在于，所述重摻雜區(qū)為P型重摻雜區(qū)。17. 根據(jù)權利要求11所述的半導體器件，其特征在于，所述半導體器件具有抬高的源 區(qū)和漏區(qū)。18. 根據(jù)權利要求11所述的半導體器件，其特征在于，所述源區(qū)、漏區(qū)的半導體材料層 通過MILC形成。19. 一種電子裝置，其特征在于，包括如權利要求11-18之一所述的半導體器件。
【文檔編號】H01L21/336GK105990143SQ201510057250
【公開日】2016年10月5日
【申請日】2015年2月4日
【發(fā)明人】劉金華
【申請人】中芯國際集成電路制造(上海)有限公司