專利名稱：便于改進(jìn)溝槽腐蝕工藝的集成芯片虛設(shè)溝槽圖形的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及一種在集成電路芯片設(shè)計(jì)的研制階段期間生成深溝槽圖案的方法，特別涉及一種用于在芯片設(shè)計(jì)的研制階段獲得深溝槽腐蝕工藝的預(yù)計(jì)最終芯片硅負(fù)載百分比的方法。
集成電路芯片尤其是提供動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的集成電路芯片的制造中，利用已知為選擇性反應(yīng)離子刻蝕(RIE)的工藝在硅襯底中腐蝕深溝槽電容器。深溝槽的尺寸和形狀對于芯片的設(shè)計(jì)來說是重要的，它們將通過利用稱為深溝槽(DT)掩模的“硬掩?！保瑥碾娐吩O(shè)計(jì)布局傳遞到芯片上。這種硬掩?？梢允抢没瘜W(xué)汽相淀積(CVD)由原硅酸四乙酯(TEOS)淀積或由其它所屬領(lǐng)域公知的工藝形成的氧化硅掩模。
硬掩模覆蓋芯片上不需要腐蝕的區(qū)域，從而允許RIE工藝只腐蝕不存在硬掩模的區(qū)域中的襯底。RIE期間還會(huì)發(fā)生硬掩模自身的腐蝕或侵蝕。
芯片上溝槽的群體密度被表述為硅負(fù)載百分比或“負(fù)載”，對應(yīng)于被溝槽去除的硅表面開口區(qū)的總百分比。硅腐蝕率幾乎不依賴于硅負(fù)載，所以存在著涉及集成電路腐蝕工藝領(lǐng)域一般所謂的最小“負(fù)載”效應(yīng)(見C.Mogab,J.Electochem.Soc.124,1263(1977))。然而，如K.Muller在“Selectivity and Sillcon Load In Deep TrenchEtching”Microelectronic Engineering 27,457(1995)所述的深溝槽腐蝕工藝中的其它效應(yīng)或“二次負(fù)載效應(yīng)”對負(fù)載非常敏感。
一種這樣的二次負(fù)載效應(yīng)影響選擇性，被定義為硅腐蝕率與掩模侵蝕率之比。在腐蝕工藝期間，腐蝕化學(xué)程序引入的氧與含硅腐蝕產(chǎn)物結(jié)合，形成淀積于晶片表面上的保護(hù)氧化硅敷層或鈍化膜。這種鈍化膜淀積在溝槽的側(cè)壁和硬掩模上。硬掩模上的淀積減少了掩模侵蝕。所以，較低的硅負(fù)載一般會(huì)導(dǎo)致較高的掩模侵蝕率，因?yàn)橹荒塬@得較少的含硅腐蝕產(chǎn)物用于形成鈍化膜。
依賴于負(fù)載的腐蝕效應(yīng)和二次腐蝕效應(yīng)也可能集中在高硅負(fù)載區(qū)中，產(chǎn)生所謂的“微負(fù)載效應(yīng)”和“二次微負(fù)載效應(yīng)”。例如，特定部位的掩模侵蝕率取決于其鄰近部位的局部硅負(fù)載。所以，在由其它暴露的芯片區(qū)包圍的晶片的中心處的芯片區(qū)具有比沒有其它暴露芯片區(qū)的晶片邊緣小的掩模侵蝕率，這種情形稱為二次微負(fù)載效應(yīng)。
如前所述，由腐蝕化學(xué)劑和腐蝕產(chǎn)物結(jié)合形成的鈍化膜不僅淀積在晶片表面上，而且淀積在溝槽側(cè)壁上。側(cè)壁上的淀積確定了溝槽的錐角，這是由于側(cè)壁鈍化膜的淀積隨腐蝕時(shí)間厚度增大形成的。溝槽錐角嚴(yán)重影響電容器表面積；電容部分由溝槽底部的暴露表面確定。所以，對于在晶片表面具有特定寬度和具有特定深度的溝槽，陡峭的錐角將提供較大的表面積，因而在溝槽底部將提供比較緩錐角更大的電容。
另一方面，錐形側(cè)壁對于得到連續(xù)、無空洞和無縫的溝槽填充有利。這樣，溝槽錐角必須控制在確保合適電容表面積的程度，還要保證無空洞和無縫多晶硅填充。錐角的控制取決于二次負(fù)載效應(yīng)，因?yàn)殄F角是由隨腐蝕時(shí)間增加厚度增大的側(cè)壁鈍化膜的淀積形成的。
已知上述二次負(fù)載和二次微負(fù)載效應(yīng)及提供一致錐角的重要性，必須精確控制腐蝕化學(xué)程序，以保持硬掩模(一般為氧化硅)的完整性，并在腐蝕期間一致地形成合適尺寸的溝槽。
一般情況下，在新DRAM芯片的早期開發(fā)階段，為了評價(jià)，要設(shè)計(jì)和制造芯片的隔離部分。例如，與12.5％硅負(fù)載的最終設(shè)計(jì)相比，各連續(xù)的設(shè)計(jì)階段從具有3.2％硅負(fù)載的第一階段發(fā)展到具有6.2％硅負(fù)載的第二階段，再發(fā)展到具有11.4％硅負(fù)載的第三階段。由于二次負(fù)載效應(yīng)，RIE工藝的腐蝕化學(xué)程序可以根據(jù)每個(gè)連續(xù)設(shè)計(jì)階段再設(shè)計(jì)，以確保合適地形成溝槽，沒有過量掩模侵蝕。所以，負(fù)載系數(shù)的變化導(dǎo)致了耗時(shí)研制的RIE化學(xué)過程只可用于特定設(shè)計(jì)階段，不能再利用。
此外，在早期間的試驗(yàn)芯片上，常存在幾個(gè)光刻“基本規(guī)則”。這些基本規(guī)則限定了可以允許的最小尺寸的抗蝕圖象。會(huì)在腐蝕工藝期間不一致地開出符合這些最小基本規(guī)則的溝槽，所以負(fù)載系數(shù)一批與另一批或晶片與另一晶片間的變化高達(dá)200％，使溝槽外形產(chǎn)生了巨大偏差。
另外，合并技術(shù)應(yīng)用于邏輯芯片的接口DRAM設(shè)計(jì)塊，形成“嵌入DRAM”。由于所得芯片的主要部分是邏輯電路，沒有深溝槽，所以這些芯片的負(fù)載系數(shù)與DRAM設(shè)計(jì)從中分離的芯片大不相同，需要再擬定這些芯片的腐蝕化學(xué)程序。
最后，在要腐蝕的特定結(jié)構(gòu)具有大面積一般大于10微米×10微米時(shí)，會(huì)發(fā)生根本仍沒有弄懂的“黑硅”現(xiàn)象。黑硅的特征在于致密淀積的硅草狀尖峰，它們對電可靠性具有不利影響。一般來說，這些尖峰形成在這樣的區(qū)域中，即在保護(hù)氧化硅層然后出現(xiàn)的小區(qū)域中腐蝕工藝停止的區(qū)域，同時(shí)腐蝕工藝在周圍區(qū)域連續(xù)進(jìn)行。
本發(fā)明的目的是提供一種方法，在芯片研制期間確定溝槽腐蝕協(xié)議(一個(gè)或多個(gè)腐蝕工藝條件)，從而減少或消除每個(gè)芯片研制階段再設(shè)計(jì)腐蝕化學(xué)程序的需要，這種協(xié)議可以在隨后的研制階段和最終芯片制造時(shí)再用于溝槽腐蝕。還有一個(gè)目的是提供一種含虛設(shè)溝槽圖案的溝槽布局圖形，所說虛設(shè)溝槽圖案的尺寸小到足以防止形成黑硅，大到足以一致開口，并且均勻分布于整個(gè)芯片上，以防止溝槽腐蝕期間的局部二次負(fù)載效應(yīng)。
一方面，本發(fā)明提供一種布局深溝槽圖案圖形的方法，用于開發(fā)中的集成芯片設(shè)計(jì)，這種設(shè)計(jì)不是最終的集成芯片的設(shè)計(jì)。該方法包括以下步驟限定預(yù)計(jì)最終芯片設(shè)計(jì)半導(dǎo)體材料負(fù)載百分比；布設(shè)多個(gè)漸增地具有器件半導(dǎo)體材料負(fù)載百分比的器件深溝槽圖案；布設(shè)多個(gè)漸增地具有虛設(shè)材料負(fù)載百分比的虛設(shè)深溝槽圖案，其中，虛設(shè)半導(dǎo)體材料負(fù)載百分比等于預(yù)計(jì)最終設(shè)計(jì)半導(dǎo)體材料負(fù)載百分比減去器件半導(dǎo)體材料負(fù)載百分比。
本發(fā)明還包括修改芯片設(shè)計(jì)的方法，其中溝槽類的器件引入到芯片上，其中器件的布局含有不涉及形成深溝槽的器件(例如邏輯功能)所占的基本面積。在這些方法中，關(guān)鍵是虛設(shè)溝槽設(shè)置于最終芯片設(shè)計(jì)的溝槽布局中，以便得到更一致的溝槽腐蝕半導(dǎo)體材料負(fù)載，并使最終設(shè)計(jì)中溝槽腐蝕期間的微負(fù)載效應(yīng)最小。
虛設(shè)溝槽圖案的尺寸可以小到足以防止形成黑硅，大到足以一致地開口。還可以均勻分布虛設(shè)溝槽圖案，以避免微負(fù)載效應(yīng)。
本發(fā)明還包括利用本發(fā)明的布局法確定溝槽腐蝕協(xié)議的方法。本發(fā)明還包括在最終芯片設(shè)計(jì)中形成溝槽的方法，其中設(shè)計(jì)的一部分包括溝槽結(jié)構(gòu)，還包括利用腐蝕協(xié)議腐蝕溝槽的方法，其中協(xié)議是利用本發(fā)明的布局技術(shù)在溝槽研制中確定的。根據(jù)本發(fā)明確定的腐蝕協(xié)議優(yōu)選包括選自腐蝕時(shí)間、腐蝕溫度、腐蝕劑成分及偏置電壓中的一個(gè)或多個(gè)參數(shù)。優(yōu)選的半導(dǎo)體材料是硅。
應(yīng)理解，上述一般性介紹和以下詳細(xì)介紹都是示例性的，并非限制性的。
結(jié)合附圖閱讀以下詳細(xì)介紹后，會(huì)更好地理解本發(fā)明。要強(qiáng)調(diào)的是，根據(jù)慣例，附圖中的各部件未按其比例。相反，為清楚起見，各部件的尺寸經(jīng)過任意放大或縮小。各附圖中包括以下示圖

圖1展示了在芯片有用區(qū)域中具有設(shè)計(jì)溝槽的集成電路芯片的一部分；圖2展示了圖1所示的集成電路芯片的相同部分，但在芯片沒用區(qū)域中附加有虛設(shè)溝槽；圖3展示了深溝槽腐蝕工藝后的硅襯底的剖面；圖4展示了本發(fā)明該實(shí)施例的例子。
下面參照附圖介紹本發(fā)明，附圖中類似的數(shù)字表示相同的元件。這些附圖意在例示，而非限制，用于幫助解釋本發(fā)明。
以下關(guān)于器件布局的討論一般涉及優(yōu)選以電子模式實(shí)現(xiàn)的方法和信息。這樣，關(guān)于以下將討論的布局和硅圖案的信息和計(jì)算，優(yōu)選以根據(jù)以下所討論的布局方法進(jìn)行計(jì)算的編程電子計(jì)算裝置實(shí)現(xiàn)。
圖1展示了集成電路芯片14的代表部分，該部分中具有有用區(qū)16和沒用區(qū)18，在有用區(qū)中具有設(shè)計(jì)深溝槽20。器件溝槽的尺寸一般可以為0.3微米×0.5微米，具有橢圓剖面。假定有用區(qū)占芯片面積的25％，設(shè)計(jì)溝槽區(qū)為有用區(qū)的12.5％，則整個(gè)芯片硅負(fù)載是3.125％。與芯片的要求最終設(shè)計(jì)負(fù)載12.5％相比，預(yù)計(jì)圖1的負(fù)載需要不同于芯片最終設(shè)計(jì)的腐蝕化學(xué)程序。另外，圖1的負(fù)載在深溝槽腐蝕工藝期間，將在有用區(qū)16導(dǎo)致微負(fù)載和二次微負(fù)載效應(yīng)。
圖2展示了與圖1相同的芯片，但具有均勻分布于整個(gè)沒用區(qū)18上的虛設(shè)溝槽22。假定沒用區(qū)占芯片總面積的75％，并且虛設(shè)溝槽區(qū)占沒用區(qū)的12.5％，則整個(gè)芯片負(fù)載為3.125％+9.375％=12.5％，與要求的最終設(shè)計(jì)負(fù)載相同。
注意，相同的12.5％負(fù)載目標(biāo)(即，等于溝槽腐蝕階段的最終設(shè)計(jì)負(fù)載)可以滿足單個(gè)大溝槽(未示出)，但已知具有超過10微米×10微米的尺寸的溝槽可能會(huì)形成黑硅。盡管按當(dāng)前的理解形成黑硅的最小溝槽尺寸尚未確切定義，但已知任何小于10微米×10微米的尺寸一般是安全的。這樣，在優(yōu)選實(shí)施例中，虛設(shè)溝槽設(shè)計(jì)為小于10微米×10微米。然而也很好理解，產(chǎn)生該現(xiàn)象的這種最大安全尺寸可能會(huì)更大。在本發(fā)明范圍內(nèi)采用不致于形成黑硅的任何尺寸的虛設(shè)溝槽。
12.5％的負(fù)載目標(biāo)還可以滿足更大量的尺寸為基本規(guī)則尺寸的更小的溝槽(未示出)，但這還不是優(yōu)選實(shí)施例。該基本規(guī)則是可以用特定掩模系統(tǒng)布局的最小溝槽尺寸，受限于系統(tǒng)的光刻能力。例如，特定實(shí)施例可有0.25微米的基本規(guī)則。該基本規(guī)則尺寸的溝槽會(huì)不一致地開口，這樣導(dǎo)致腐蝕結(jié)果重復(fù)性的不一致。已發(fā)現(xiàn)，至少約為基本規(guī)則尺寸1.2倍(更好為約1.2-1.4倍)的溝槽尺寸可以一致地開口，這樣可以穩(wěn)定每次的總硅負(fù)載。因此，在具有0.25微米基本規(guī)則的特定實(shí)施例中，最小虛設(shè)溝槽的尺寸優(yōu)選為約0.3微米×0.5微米，為基本規(guī)則的1.2倍。
通過將芯片一個(gè)區(qū)域中的大量虛設(shè)溝槽和另一區(qū)域中的少量虛設(shè)溝槽分組，也可以滿足12.5％的負(fù)載目標(biāo)。然而，在優(yōu)選實(shí)施例中，虛設(shè)溝槽均勻地分布于整個(gè)芯片區(qū)上，所以虛設(shè)溝槽和器件溝槽的整體布局是一種均勻分布。這減輕了任何微負(fù)載效應(yīng)及更基本的二次微負(fù)載效應(yīng)。
圖3示出了深溝槽腐蝕工藝后的芯片剖面。芯片由具有疊于其上的硬掩模23的襯底21構(gòu)成。硬掩模中的間隙24對應(yīng)于需要溝槽的區(qū)域。進(jìn)行RIE工藝，腐蝕化學(xué)程序腐蝕硅，在硬掩模23中的間隙24處形成深溝槽26。此外，腐蝕化學(xué)程序中的氧與從襯底腐蝕下的硅和硬掩模反應(yīng)，在溝槽側(cè)壁上形成保護(hù)二氧化硅淀積物28。這種淀積物自然形成相對于溝槽側(cè)壁的錐角α。這個(gè)錐角必須控制在能夠保證合適的電容表面面積，并允許無空洞和無縫的多晶硅填充的程度。由于二氧化硅淀積物的量由硅負(fù)載控制，所以芯片研制中虛設(shè)溝槽和器件溝槽的硅負(fù)載優(yōu)選盡可能接近最終產(chǎn)品的硅負(fù)載，以避免從研制中的掩模到最終產(chǎn)品掩模的變化時(shí)溝槽錐角的偏差。
這樣，用在研制中的集成電路設(shè)計(jì)中布局深溝槽圖案的本發(fā)明的方法首先估計(jì)最后芯片設(shè)計(jì)硅負(fù)載的百分比。接著，布設(shè)構(gòu)成被研制的芯片的一部分的多個(gè)器件深溝槽圖案。這些溝槽累積具有器件硅負(fù)載百分比。然后從所預(yù)計(jì)的最后芯片設(shè)計(jì)負(fù)載百分比中減去該器件硅負(fù)載百分比，計(jì)算虛設(shè)硅負(fù)載百分比，根據(jù)所計(jì)算的累積硅負(fù)載百分比布局多個(gè)虛設(shè)深溝槽圖案。虛設(shè)溝槽圖案的尺寸小到足以避免形成黑硅，但最好至少是基本規(guī)則尺寸的約1.2倍，并分布成優(yōu)選提供芯片上基本均勻的器件溝槽和虛設(shè)溝槽分布。
除分立DRAM(或其它溝槽類)器件固有的方法外，本發(fā)明還強(qiáng)調(diào)也可以用于根據(jù)專用集成電路(ASIC)應(yīng)用在邏輯芯片中引入DRAM器件的方法。帶有“嵌入DRAM”的ASIC應(yīng)用是一種合并技術(shù)，其中深溝槽DRAM設(shè)計(jì)引入到邏輯芯片上，以便DRAM功能可以應(yīng)用于專用邏輯芯片的專門應(yīng)用。
通過在同一芯片上嵌入DRAM作為邏輯電路，ASIC技術(shù)通過使存儲(chǔ)器和電路的邏輯功能間的通信帶寬增大，提高了芯片的速度。由于邏輯功能是一般隨最終應(yīng)用改變的ASIC的設(shè)計(jì)特征，一般的DRAM設(shè)計(jì)可應(yīng)用于許多專用ASIC邏輯設(shè)計(jì)，以制出為專用而設(shè)計(jì)的分立ASIC芯片。本發(fā)明能夠形成具有不同邏輯設(shè)計(jì)與一般DRAM設(shè)計(jì)結(jié)合的芯片，其中可以開發(fā)相同的溝槽腐蝕協(xié)議，用于在獨(dú)立于最后邏輯設(shè)計(jì)的每個(gè)芯片中形成溝槽。這樣，假定所要求的DRAM的尺寸和ASIC芯片的整體尺寸相同，本發(fā)明消除了擬定針對每種新ASIC芯片的不同腐蝕化學(xué)程序。另外，本發(fā)明可用于避免與整個(gè)芯片的一小部分中的分立DRAM有關(guān)的微負(fù)載問題。
本發(fā)明該實(shí)施例的一個(gè)例子示于圖4。圖4示出了作為具有嵌入DRAM電路的邏輯芯片的集成電路芯片14’。該DRAM深溝槽20’位于有用區(qū)16’--對于DRAM來說“有用”。無用區(qū)18’不用于DRAM。在無用區(qū)18’中，存在著一般可以包括含有如圖所示的功能有源區(qū)圖案30和功能柵導(dǎo)體圖案32的元件的邏輯電路。隔離區(qū)34一般位于兩功能邏輯電路圖案之間。這些隔離區(qū)可以包括在有源襯底層上有源區(qū)之間的淺溝槽隔離(STI)，和柵層上柵導(dǎo)體問的間隙。為防止有源層和柵層的平面化步驟期間成中凹形，可以在功能圖案30和32問的隔離區(qū)中設(shè)置如虛設(shè)有源區(qū)圖案30’和虛設(shè)柵導(dǎo)體圖案32’等虛設(shè)邏輯圖形。
根據(jù)本發(fā)明的方法，虛設(shè)溝槽在邏輯設(shè)計(jì)時(shí)置于深溝槽一級。(ⅰ)通過使溝槽腐蝕時(shí)的總硅負(fù)載高達(dá)標(biāo)準(zhǔn)目標(biāo)負(fù)載，(ⅱ)通過使溝槽腐蝕時(shí)總硅負(fù)載分布于芯片表面上，虛設(shè)溝槽最好用于使硅負(fù)載和微負(fù)載效應(yīng)最小。虛設(shè)溝槽與隔離區(qū)和／或邏輯電路的虛設(shè)邏輯區(qū)對準(zhǔn)，以便虛設(shè)溝槽不影響邏輯電路。參見圖4，在功能邏輯器件之間的隔離區(qū)34中，虛設(shè)邏輯下設(shè)置虛設(shè)深溝槽22’。由于功能圖案之間常存在大隔離區(qū)，這種設(shè)置一般可以有足夠的空間，用于先前所述的方式分布虛設(shè)溝槽，以避免微負(fù)載和二次微負(fù)載效應(yīng)。另外，這些虛設(shè)溝槽22’的尺寸也優(yōu)選至少約為基本規(guī)則尺寸的1.2倍(最好是約1.2-1.4倍)，以便于一致地開口，還應(yīng)小到足以避免形成黑硅。
通過使溝槽腐蝕級的硅負(fù)載標(biāo)準(zhǔn)化，本發(fā)明的方法能使單個(gè)DRAM設(shè)置用于許多不同ASIC芯片。此外，本發(fā)明提供關(guān)于ASIC芯片的溝槽腐蝕協(xié)議擬定的上述效果，如同常規(guī)DRAM所獲得的一樣。
根據(jù)本發(fā)明的方法確定的研制中的布局(或ASIC溝槽布局)可以用于確定溝槽腐蝕協(xié)議。這種工藝一般涉及利用光刻形成基于研制中的布局的研制中的硬掩模。利用已知的程序(例如利用試錯(cuò)法、肉眼檢查等)確定適于腐蝕研制中的布局中溝槽的腐蝕協(xié)議。根據(jù)本發(fā)明，即使最終設(shè)計(jì)的溝槽級元件在研制和芯片中已不存在，但研制中的腐蝕協(xié)議仍可有利地用作最終芯片設(shè)計(jì)的溝槽腐蝕協(xié)議。美國專利5118383和5354421中公開了溝槽腐蝕協(xié)議的例子。這里引入這些文獻(xiàn)作參考。此外，基于設(shè)計(jì)布局形成硬掩?？梢岳盟鶎兕I(lǐng)域公知的技術(shù)進(jìn)行。例如，見Kluwer Academic Pulishers出版(1995)的Badih El-Kareh的公開物“Fundamentals ofSemiconductor Processing Technologies”，這里引入此文獻(xiàn)作參考。
盡管這里結(jié)合某些特定實(shí)施例作了展示和介紹，但本發(fā)明并不意欲限于這里所示的這些細(xì)節(jié)。相反，在權(quán)利要求書的范圍及等效物的范圍內(nèi)，在不背離本發(fā)明精神實(shí)質(zhì)的情況下，細(xì)節(jié)上可以有許多變形。
權(quán)利要求
1．一種布設(shè)用于開發(fā)中的集成芯片設(shè)計(jì)的溝槽級的深溝槽圖案圖形的方法，該方法包括確定預(yù)計(jì)的最終芯片設(shè)計(jì)溝槽級半導(dǎo)體材料負(fù)載百分比；布設(shè)多個(gè)累積具有器件溝槽級半導(dǎo)體材料負(fù)載百分比的器件深溝槽圖案，作為所說圖形的一部分；及布設(shè)多個(gè)累積具有虛設(shè)溝槽級半導(dǎo)體材料負(fù)載百分比的虛設(shè)深溝槽圖案，作為所說圖形的一部分，其中虛設(shè)溝槽級半導(dǎo)體材料負(fù)載百分比等于預(yù)計(jì)最終設(shè)計(jì)溝槽級半導(dǎo)體材料負(fù)載百分比減去器件溝槽級半導(dǎo)體材料負(fù)載百分比。
2．根據(jù)權(quán)利要求1的方法，其中所說半導(dǎo)體材料是硅，所說虛設(shè)溝槽圖案具有可以避免在隨后的腐蝕中形成黑硅的尺寸。
3．根據(jù)權(quán)利要求2的方法，其中所說虛設(shè)深溝槽圖案的至少一個(gè)尺寸至少約為溝槽級的最小特征尺寸極限的1.2倍。
4．根據(jù)權(quán)利要求3的方法，其中所說虛設(shè)深溝槽圖案的至少一個(gè)尺寸約為溝槽級的最小特征尺寸極限的1.2-1.4倍。
5．根據(jù)權(quán)利要求3的方法，其中虛設(shè)溝槽分布成在芯片上提供基本均勻的溝槽級半導(dǎo)體材料負(fù)載分布。
6．根據(jù)權(quán)利要求1的方法，其中集成芯片設(shè)計(jì)用于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器件。
7．根據(jù)權(quán)利要求1的方法，其中集成芯片設(shè)計(jì)用于嵌入在邏輯芯片上的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器件。
8．一種由半導(dǎo)體材料襯底形成集成電路芯片的方法，所說集成電路芯片包括在溝槽級含深溝槽的器件，所說方法包括(a)確定要腐蝕成研制中的半導(dǎo)體材料襯底的研制圖形，所說確定包括以下步驟(ⅰ)確定預(yù)計(jì)的最終芯片設(shè)計(jì)溝槽級半導(dǎo)體材料負(fù)載百分比；(ⅱ)布設(shè)多個(gè)累積具有器件溝槽級半導(dǎo)體材料負(fù)載百分比的器件深溝槽圖案，作為所說圖形的一部分；及(ⅲ)布設(shè)多個(gè)累積具有虛設(shè)溝槽級半導(dǎo)體材料負(fù)載百分比的虛設(shè)深溝槽圖案，作為所說圖形的另一部分，其中虛設(shè)溝槽級半導(dǎo)體材料負(fù)載百分比等于預(yù)計(jì)最終芯片設(shè)計(jì)溝槽級半導(dǎo)體材料負(fù)載百分比減去器件溝槽級半導(dǎo)體材料負(fù)載百分比，(b)將所說研制圖形傳遞到所說研制中的半導(dǎo)體材料襯底的表面上，(c)腐蝕所說圖形在所說襯底中形成溝槽，以確定研制溝槽腐蝕協(xié)議，(d)確定設(shè)計(jì)圖形，所說設(shè)計(jì)圖形對應(yīng)于用于所有所說溝槽級器件的完整溝槽布局，所說設(shè)計(jì)圖形包含位置、形狀和尺寸中的至少一個(gè)參數(shù)與所說研制圖形的所有溝槽不同的至少一個(gè)溝槽圖案，(e)將所說設(shè)計(jì)圖形傳遞到最終半導(dǎo)體材料襯底的表面上，及(f)利用所說腐蝕協(xié)議中的至少一個(gè)參數(shù)腐蝕所說圖形，在所說最終襯底上形成溝槽。
9．根據(jù)權(quán)利要求8的方法，其中步驟(b)和(e)的所說圖形傳遞都包括在襯底表面上形成硬掩模。
10．根據(jù)權(quán)利要求8的方法，其中所說參數(shù)選自腐蝕時(shí)間、 腐蝕溫度、腐蝕劑組分和偏壓構(gòu)成的組。
11．根據(jù)權(quán)利要求8的方法，其中步驟(c)和(f)的所說腐蝕包括反應(yīng)離子腐蝕。
12．根據(jù)權(quán)利要求1的方法，其中電存儲(chǔ)對應(yīng)于所說圖形的信息，并利用對應(yīng)于所說預(yù)計(jì)最終芯片設(shè)計(jì)溝槽級半導(dǎo)體材料負(fù)載百分比的電輸入和對應(yīng)于由所說器件深溝槽圖案形成的所說圖形部分的電輸入，用計(jì)算機(jī)程序確定虛設(shè)圖案的所說布局圖案。
13．一種由半導(dǎo)體材料襯底形成集成電路芯片的方法，所說集成電路芯片包括(ⅰ)在溝槽級含深溝槽的器件和( ⅱ)至少一個(gè)按邏輯器件布局的邏輯器件，所說方法包括(a)確定要腐蝕成半導(dǎo)體材料襯底的所說溝槽級的圖形，所說確定包括以下步驟(ⅰ)確定預(yù)計(jì)的最終芯片設(shè)計(jì)溝槽級半導(dǎo)體材料負(fù)載百分比；(ⅱ)布設(shè)多個(gè)對應(yīng)于所說深溝槽器件的深溝槽器件圖案，作為所說圖形的一部分，所說深溝槽器件圖案累積具有器件溝槽級半導(dǎo)體材料負(fù)載百分比；及(ⅲ)布設(shè)多個(gè)累積具有虛設(shè)溝槽級半導(dǎo)體材料負(fù)載百分比的虛設(shè)深溝槽圖案，作為所說圖形的一部分，其中虛設(shè)溝槽級半導(dǎo)體材料負(fù)載百分比等于預(yù)計(jì)最終設(shè)計(jì)溝槽級半導(dǎo)體材料負(fù)載百分比減去器件溝槽級半導(dǎo)體材料負(fù)載百分比，(b)將所說圖形傳遞到所說半導(dǎo)體材料襯底的表面上，(c)腐蝕所說圖形在所說襯底中形成溝槽，(d)在所說襯底上按所說邏輯器件布局形成所說邏輯器件。
14．根據(jù)權(quán)利要求13的方法，其中所說邏輯器件布局包括選自虛設(shè)有源區(qū)、虛設(shè)柵和淺溝槽隔離構(gòu)成的組中的非功能部分。
15．根據(jù)權(quán)利要求14的方法，其中所說虛設(shè)溝槽的至少一部分在直接位于所說邏輯器件布局的非功能部件之下位置處的所說溝槽級上。
16．根據(jù)權(quán)利要求13的方法，其中步驟(b)的所說傳遞包括在所說襯底的所說表面上形成硬掩模。
17．根據(jù)權(quán)利要求13的方法，其中步驟(c)的所說腐蝕利用通過在另一襯底上腐蝕不同的溝槽圖形確定的腐蝕協(xié)議進(jìn)行，所說不同溝槽圖形具有選自位置、形狀和尺寸中的至少一個(gè)參數(shù)與步驟(c)中腐蝕的所有溝槽不同的至少一個(gè)溝槽圖案，所說不同溝槽圖形具有基本與步驟(a)(ⅱ)的深溝槽器件圖案的布局相同的布局。
全文摘要
虛設(shè)溝槽用于研制中的溝槽布局,以解決包括微負(fù)載二次負(fù)載的負(fù)載效應(yīng)。在研制中采用虛設(shè)溝槽能夠預(yù)計(jì)不具有器件溝槽的最終設(shè)計(jì)負(fù)載的布局中的溝槽腐蝕協(xié)議,該協(xié)議可直接用于最終芯片形成,不需再設(shè)計(jì)。虛設(shè)溝槽還可以用于同時(shí)含邏輯和DRAM布局的芯片設(shè)計(jì),以解決不良的負(fù)載效應(yīng),并允許對含不同邏輯布局的各種芯片采用共同的DRAM溝槽布局。
文檔編號H01L21/70GK1306305SQ9911196
公開日2001年8月1日 申請日期1999年8月5日 優(yōu)先權(quán)日1999年8月5日
發(fā)明者約翰·阿爾斯麥爾, 加里·布羅納, 喬治·A·卡普利塔, 理查德·克萊漢斯, K·保羅·穆勒, 羅吉夫·M·雷納德, 克勞斯·羅伊斯那 申請人:國際商業(yè)機(jī)器公司, 西門子公司