半導(dǎo)體器件的制作方法
【專利摘要】改善半導(dǎo)體器件的性能。一種半導(dǎo)體器件具有彼此遠(yuǎn)離地形成在半導(dǎo)體襯底之上的第一電極和虛設(shè)電極、形成在第一電極和虛設(shè)電極之間、第一電極的周緣側(cè)表面處以及虛設(shè)電極的周緣側(cè)表面處的第二電極、以及形成在第一電極和第二電極之間的電容性絕緣膜。第一電極、第二電極和電容性絕緣膜形成電容性元件。此外，半導(dǎo)體器件具有第一插塞和第二插塞，第一插塞穿透層間絕緣膜并與第一電極電耦合，第二插塞穿透層間絕緣膜并與形成在與第一電極側(cè)相對(duì)的虛設(shè)電極的側(cè)表面處的第二電極的部分電耦合。
【專利說明】半導(dǎo)體器件
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本文通過引用整體并入于2013年5月27日提交的日本專利申請(qǐng)N0.2013-110476的公開內(nèi)容(包括說明書、附圖和摘要)。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及半導(dǎo)體器件，并且優(yōu)選地可應(yīng)用于例如具有電容性元件的半導(dǎo)體器件。

【背景技術(shù)】
[0004]在一些半導(dǎo)體器件中，在一個(gè)半導(dǎo)體芯片中形成微計(jì)算機(jī)。在包括形成在其中的微計(jì)算機(jī)的半導(dǎo)體芯片中，形成有中央處理單元:包括諸如CMISFET(互補(bǔ)金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)之類的邏輯電路、存儲(chǔ)器、模擬電路等的CPU。
[0005]作為在該半導(dǎo)體芯片中使用的存儲(chǔ)器，例如使用電可重寫非易失性存儲(chǔ)器。作為電可擦/寫非易失性存儲(chǔ)器(非易失性半導(dǎo)體存儲(chǔ)器件)，已經(jīng)廣泛使用EEPROM (電可擦可編程只讀存儲(chǔ)器)或閃速存儲(chǔ)器。
[0006]為了操作如上所述的非易失性存儲(chǔ)器，在半導(dǎo)體芯片中形成諸如升壓電路之類的驅(qū)動(dòng)電路。驅(qū)動(dòng)電路需要高精度電容性元件。此外，在包括形成在其中的微計(jì)算機(jī)的半導(dǎo)體芯片中，也形成模擬電路。模擬電路也需要高精度電容性元件。因此，在半導(dǎo)體芯片中，除了非易失性存儲(chǔ)器和MISFET之外，還形成電容性元件。
[0007]使用制造非易失性存儲(chǔ)器單元的步驟，與非易失性存儲(chǔ)器單元同時(shí)地形成一些這樣的電容性元件。具體而言，在形成非易失性存儲(chǔ)器單元的控制柵極電極的步驟中，形成電容性元件的下電極。在形成包括非易失性存儲(chǔ)器的電荷積累膜的疊置膜的步驟中，形成電容性元件的電容性絕緣膜。然后，在形成非易失性存儲(chǔ)器單元的存儲(chǔ)器柵極電極的步驟中，形成電容性元件的上電極。電容性元件稱為PIP(多晶硅絕緣體多晶硅)電容性元件，因?yàn)槎嗑Ч枘び糜谏想姌O和下電極。
[0008]在日本未審專利公開N0.2009-99640 (專利文獻(xiàn)I)和日本未審專利公開N0.2011-40621(專利文獻(xiàn)2)中，公開了一種PIP電容性元件，該P(yáng)IP電容性元件具有下電極和上電極，以及形成在上電極和下電極之間的電容性絕緣膜，上電極和下電極均由形成在半導(dǎo)體襯底之上的多晶硅膜形成，電容性絕緣膜例如由氧化硅膜形成。
[0009]專利文獻(xiàn)I公開了以下內(nèi)容:在上電極中，存在疊置區(qū)域和非疊置區(qū)域，疊置區(qū)域的下方層包括存在于其中的下電極，非疊置區(qū)域的下方層不包括存在于其中的下電極；并且在上電極的非疊置區(qū)域中形成將與上電極耦合的插塞。而專利文獻(xiàn)2公開了以下內(nèi)容:將下電極、電容性膜和上電極以此順序疊置；并且過孔在下電極之上與上電極耦合。
[0010][專利文獻(xiàn)]
[0011][專利文獻(xiàn)I]
[0012]日本未審專利公開N0.2009-99640
[0013][專利文獻(xiàn)2]
[0014]日本未審專利公開N0.2011-40621


【發(fā)明內(nèi)容】

[0015]例如，在專利文獻(xiàn)I中描述的PIP電容性元件中，上電極具有在疊置區(qū)域和非疊置區(qū)域中間的臺(tái)階區(qū)域；以及待與上電極耦合的插塞在非疊置區(qū)域中與上電極耦合。而在上電極的表面之上，形成金屬硅化物膜。在臺(tái)階區(qū)域中，在上電極的側(cè)壁處形成由絕緣膜形成的側(cè)壁。在臺(tái)階區(qū)域中的上電極的表面之上，不形成金屬硅化物膜。因此，臺(tái)階區(qū)域中的上電極具有高電阻。在非疊置區(qū)域中，待與上電極耦合的插塞無法與存在于疊置區(qū)域中的低電阻下的上電極部分電耦合。由此，插塞和上電極無法在低電阻下電耦合。
[0016]另一方面，例如，在專利文獻(xiàn)2中描述的PIP電容性元件中，將與上電極耦合的插塞在疊置區(qū)域中與上電極耦合。而在上電極的整個(gè)表面之上，形成金屬硅化物膜。因此，插塞與上電極可以在低電阻下電耦合。
[0017]然而，在這樣的PIP電容性元件中，電容性元件的厚度是上電極的厚度、電容性絕緣膜的厚度和下電極的厚度之和。由此，電容性元件的頂表面的高度位置比例如非易失性存儲(chǔ)器單元中的源極區(qū)域或漏極區(qū)域的頂表面的高度位置更高。即，從電容性元件之上的導(dǎo)線的底表面到電容性元件的上電極的頂表面的厚度方向上的距離比從非易失性存儲(chǔ)器單元之上的導(dǎo)線的底表面到源極區(qū)域或漏極區(qū)域的頂表面的厚度方向上的距離更短。
[0018]因此，當(dāng)穿透層間絕緣膜并到達(dá)源極電極或漏極電極的接觸孔和穿透層間絕緣膜并到達(dá)電容性元件的上電極的頂表面的接觸孔在同一步驟中形成時(shí)，接觸孔可以穿透層間絕緣膜、上電極和電容性絕緣膜，以到達(dá)下電極。在這樣的情況下，嵌入在接觸孔中的由導(dǎo)電膜形成的插塞可能引起上電極和下電極之間的短路，導(dǎo)致半導(dǎo)體器件的性能的下降。
[0019]其它目的和新穎特征從本說明書和附圖的描述將顯而易見。
[0020]根據(jù)一個(gè)實(shí)施例，一種半導(dǎo)體器件具有彼此遠(yuǎn)離地形成在半導(dǎo)體襯底之上的第一電極和虛設(shè)電極、形成在第一電極和虛設(shè)電極之間、第一電極的周緣側(cè)表面處以及虛設(shè)電極的周緣側(cè)表面處的第二電極、以及形成在第一電極和第二電極之間的電容性絕緣膜。第一電極、第二電極和電容性絕緣膜形成電容性兀件。此外，半導(dǎo)體器件具有第一插塞和第二插塞，第一插塞穿透層間絕緣膜并與第一電極電耦合，第二插塞穿透層間絕緣膜并與形成在與第一電極側(cè)相對(duì)的虛設(shè)電極的側(cè)表面處的第二電極的部分電耦合。
[0021]此外，根據(jù)另一實(shí)施例，一種半導(dǎo)體器件具有形成在半導(dǎo)體襯底之上的第一電極、穿透第一電極的開口、在開口內(nèi)部和第一電極的周緣側(cè)表面處形成的第二電極、以及在第一電極和第二電極之間形成的電容性絕緣膜。第一電極、第二電極和電容性絕緣膜形成電容性元件。另外，該半導(dǎo)體器件具有第一插塞和第二插塞，第一插塞穿透層間絕緣膜并與第一電極電耦合，第二插塞穿透層間絕緣膜并與第二電極電耦合。
[0022]根據(jù)又一實(shí)施例，一種半導(dǎo)體器件具有形成在半導(dǎo)體襯底之上的第一電極、在第一電極的周緣側(cè)表面處形成的第二電極、以及在第一電極與第二電極之間形成的電容性絕緣膜。第一電極包括多個(gè)第一線部分，在平面圖中該多個(gè)第一線部分在第一方向上延伸并在與第一方向交叉的第二方向上排列。第一電極、第二電極和電容性絕緣膜形成電容性兀件。此外，該半導(dǎo)體器件具有第一插塞和第二插塞，第一插塞穿透層間絕緣膜并與第一電極電耦合，第二插塞穿透層間絕緣膜并與第二電極電耦合。
[0023]根據(jù)一個(gè)實(shí)施例，可以改善半導(dǎo)體器件的性能。

【專利附圖】

【附圖說明】
[0024]圖1是示出作為第一實(shí)施例的半導(dǎo)體器件的半導(dǎo)體芯片的平面圖；
[0025]圖2是示出第一實(shí)施例中的電容性元件的平面圖；
[0026]圖3是示出第一實(shí)施例中的電容性元件的截面圖；
[0027]圖4是示出第一實(shí)施例的第一修改示例中的電容性元件的平面圖；
[0028]圖5是示出第一實(shí)施例的第一修改示例中的電容性元件的截面圖；
[0029]圖6是示出又一示例中的電容性元件的截面圖；
[0030]圖7是示出第一實(shí)施例的第二修改示例中的電容性元件的平面圖；
[0031]圖8是示出第一實(shí)施例的第二修改示例中的電容性元件的截面圖；
[0032]圖9是示出第一實(shí)施例的第二修改示例中的電容性元件的截面圖；
[0033]圖10是示出第一實(shí)施例的第三修改示例中的電容性元件的平面圖；
[0034]圖11是示出第一實(shí)施例的第三修改示例中的電容性元件的截面圖；
[0035]圖12是示出第一實(shí)施例的半導(dǎo)體器件的截面圖；
[0036]圖13是示出第一實(shí)施例的半導(dǎo)體器件的截面圖；
[0037]圖14是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0038]圖15是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0039]圖16是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0040]圖17是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0041]圖18是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0042]圖19是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0043]圖20是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0044]圖21是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0045]圖22是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0046]圖23是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0047]圖24是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0048]圖25是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0049]圖26是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0050]圖27是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0051]圖28是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0052]圖29是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0053]圖30是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0054]圖31是第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖；
[0055]圖32是示出對(duì)比示例I的半導(dǎo)體器件的截面圖；
[0056]圖33是示出對(duì)比示例2的半導(dǎo)體器件的截面圖；
[0057]圖34是示出第二實(shí)施例中的電容性元件的平面圖；
[0058]圖35是示出第二實(shí)施例中的電容性元件的截面圖；
[0059]圖36是示出第二實(shí)施例的第一修改示例中的電容性元件的平面圖；
[0060]圖37是示出第二實(shí)施例的第一修改示例中的電容性元件的截面圖；
[0061]圖38是示出又一示例中的電容性元件的平面圖；
[0062]圖39是示出又一示例中的電容性元件的截面圖；
[0063]圖40是示出又一示例中的電容性元件的截面圖；
[0064]圖41是示出第二實(shí)施例的第二修改示例中的電容性元件的平面圖；
[0065]圖42是示出第二實(shí)施例的第二修改示例中的電容性元件的截面圖；
[0066]圖43是示出第三實(shí)施例中的電容性元件的平面圖；
[0067]圖44是示出第三實(shí)施例的第一修改示例中的電容性元件的平面圖；
[0068]圖45是示出第三實(shí)施例的第二修改示例中的電容性元件的平面圖；
[0069]圖46是示出第三實(shí)施例的第二修改示例中的電容性元件的截面圖；以及
[0070]圖47是示出第四實(shí)施例中的電容性元件的截面圖。

【具體實(shí)施方式】
[0071]在下面的實(shí)施例中，為了方便起見，如果需要，則可以在多個(gè)劃分的部分或?qū)嵤├忻枋鰧?shí)施例。然而，除非另外指出，否則這些實(shí)施例并非彼此獨(dú)立，而是存在一定關(guān)系，使得一個(gè)實(shí)施例是另一個(gè)實(shí)施例的部分或全部的修改示例、細(xì)節(jié)、補(bǔ)充說明等。
[0072]此外,在下面的實(shí)施例中，當(dāng)提及元件的數(shù)目等(包括數(shù)目、數(shù)值、數(shù)量、范圍等)時(shí)，除非另外指出，以及除了其中數(shù)目原則上明顯限于該特定數(shù)目的情況和其它情況外，元件的數(shù)目并不限于該特定數(shù)目，而是可以大于或小于該特定數(shù)目。
[0073]此外，在下面的實(shí)施例中，無需說，除非另外指出，除了原則上它們明顯被認(rèn)為必需的情況以及其它情況，構(gòu)成元件(包括元件步驟等)不總是必需的。類似地，在下面的實(shí)施例中，當(dāng)提及構(gòu)成元件等的形狀、位置關(guān)系等時(shí)，應(yīng)明白的是，除非另外指出，除非另外原則上認(rèn)為明顯如此，以及除了其它情況外，它們包括與該形狀等基本類似或相似的那些形狀等。這也適用于前面的數(shù)值和范圍。
[0074]以下將通過參照附圖詳細(xì)地描述代表性實(shí)施例。順便提及，在用于描述實(shí)施例的所有附圖中，具有相同功能的部件給定相同的參考標(biāo)號(hào)和數(shù)字，并且省略對(duì)其的重復(fù)描述。此外，在下面的實(shí)施例中，除非特別需要，否則原則上將不重復(fù)對(duì)相同或相似部分的描述。
[0075]此外，在用于實(shí)施例的附圖中，為便于理解附圖，即使在截面圖中也可以省略陰影。而為了便于理解附圖，即使在平面圖中也可以提供陰影。
[0076]此外，在截面圖和平面圖中，每個(gè)部分的尺寸不對(duì)應(yīng)于實(shí)際器件的尺寸。為便于理解附圖，可以以相對(duì)放大的比例顯示特定部分。而即使當(dāng)平面圖和截面圖彼此對(duì)應(yīng)時(shí)，也可以以不同的比例顯示相應(yīng)的部分。
[0077]第一實(shí)施例
[0078]<半導(dǎo)體器件的配置>
[0079]圖1是示出作為第一實(shí)施例的半導(dǎo)體器件的半導(dǎo)體芯片的平面圖。圖1示出了在作為例如其中形成由微計(jì)算機(jī)的半導(dǎo)體器件的半導(dǎo)體芯片CHP處形成的相應(yīng)元件的布局配置。
[0080]在圖1中，作為半導(dǎo)體器件的半導(dǎo)體芯片CHP具有CPUURAM(隨機(jī)存取存儲(chǔ)器)2、模擬電路3和閃速存儲(chǔ)器4。然后，在半導(dǎo)體芯片的外圍部分中，形成有焊盤ro，焊盤ro是用于耦合電路和外部電路的輸入/輸出外部端子。
[0081]CPUl也稱為中央處理單元并且對(duì)應(yīng)于計(jì)算機(jī)等的心臟。CPUl讀取并解碼來自存儲(chǔ)設(shè)備的指令，并且基于此執(zhí)行不同的操作和控制，因而需要具有高處理速度性能。因此，在形成在半導(dǎo)體芯片CHP的元件中，形成CPUl的MISFET(金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)需要相對(duì)更大的電流驅(qū)動(dòng)力。即，形成CPUl的MISFET由低擊穿電壓MISFET形成。
[0082]RAM2是能夠隨機(jī)地讀取存儲(chǔ)器信息的存儲(chǔ)器，即隨機(jī)地讀取存儲(chǔ)的存儲(chǔ)器信息，并且新寫入存儲(chǔ)器信息，也稱為隨機(jī)存儲(chǔ)存儲(chǔ)器。作為IC (集成電路)存儲(chǔ)器的RAM包括使用動(dòng)態(tài)電路的DRAM(動(dòng)態(tài)RAM)和使用靜態(tài)電路的SRAM(靜態(tài)RAM)兩種。DRAM是需要存儲(chǔ)保持操作的隨機(jī)寫/讀存儲(chǔ)器；SRAM是不需要存儲(chǔ)保持操作的隨機(jī)寫/讀存儲(chǔ)器。RAM2需要具有高速操作性能。由此，在形成在半導(dǎo)體芯片CHP中的元件中，形成RAM2的MISFET需要相對(duì)更大的電流驅(qū)動(dòng)力。S卩，作為形成RAM2的MISFET，使用低擊穿電壓MISFET。
[0083]模擬電路3是臨時(shí)操控持續(xù)改變的電壓或電流信號(hào)(即模擬信號(hào))的電路，例如由放大電路、轉(zhuǎn)換電路、修改電路、振蕩電路或電源電路形成。在半導(dǎo)體芯片CHP處形成的元件中，作為形成模擬電路3的MISFET使用相對(duì)更高擊穿電壓的MISFET。
[0084]閃速存儲(chǔ)器4是一種能夠針對(duì)寫入操作和擦除操作二者電重寫的非易失性存儲(chǔ)器，也稱為電可擦可編程只讀存儲(chǔ)器。閃速存儲(chǔ)器4的存儲(chǔ)器單元包括存儲(chǔ)器單元選擇的MISFET,以及例如用于存儲(chǔ)的MONOS (金屬氧化物氮化物氧化物半導(dǎo)體)型FET (場效應(yīng)晶體管)。對(duì)于閃速存儲(chǔ)器的寫入操作而言，使用熱電子注入或Fowler-Nordheim隧穿現(xiàn)象；對(duì)于擦除操作，使用Fowler-Nordheim隧穿現(xiàn)象或熱空穴注入。
[0085]為了操作如上所述的閃速存儲(chǔ)器4，在半導(dǎo)體芯片CHP中形成諸如升壓電路之類的驅(qū)動(dòng)電路。驅(qū)動(dòng)電路需要高精度電容性元件。此外，模擬電路3也需要高精度電容性元件。因此，在半導(dǎo)體芯片CHP中，除了非易失性存儲(chǔ)器4和MISFET外，也形成電容性元件。本第一實(shí)施例具有在電容性元件的結(jié)構(gòu)中的作為在半導(dǎo)體芯片CHP中形成的PIP電容性元件的結(jié)構(gòu)元件。以下將對(duì)作為形成在半導(dǎo)體芯片CHP中的PIP電容性元件的電容性元件的配置給出描述。順便提及，以下將PIP電容性元件簡稱為電容性元件。
[0086]<電容性元件的配置>
[0087]圖2是示出第一實(shí)施例中的電容性元件的平面圖。圖3是示出第一實(shí)施例中的電容性元件的截面圖。圖3是沿著圖2的線A-A的截面圖。
[0088]順便提及，圖2的平面圖是透過導(dǎo)線HLl和HL2、層間絕緣膜34和側(cè)壁29b (見圖
3)看到的電容性元件的平面透視圖，并且也沒有示出半導(dǎo)體襯底10和元件隔離區(qū)域11 (這同樣適用于下面的平面圖)。而在圖2的平面圖中，為便于理解，將除了電極23外的其它部分陰影化，但電極23未被陰影化(這同樣適用于下面的平面圖)。
[0089]如圖2和圖3所示，半導(dǎo)體器件具有半導(dǎo)體襯底10和元件隔離區(qū)域11。在半導(dǎo)體襯底10的前表面(第一主表面)1a中形成元件隔離區(qū)域11。半導(dǎo)體襯底10例如由硅
(Si)單晶形成。元件隔離區(qū)域11例如由氧化硅膜形成。
[0090]半導(dǎo)體器件具有由在元件隔離區(qū)域11之上形成的導(dǎo)電膜CFl形成的電極16。優(yōu)選地，電極16由在元件隔離區(qū)域11之上形成的導(dǎo)電膜CFl和在導(dǎo)電膜CFl的表面處形成的金屬娃化物膜33形成。導(dǎo)電膜CFl例如由多晶娃膜形成。金屬娃化物膜33例如由娃化鈷膜形成。此外，如圖3所示，可以經(jīng)由絕緣膜IFl在元件隔離區(qū)域11之上形成電極16。
[0091]如圖2所示，電極16包括多個(gè)線部分LPl和線部分LP2。多個(gè)線部分LPl分別在Y軸方向上延伸并且在X軸方向上排列，其中X軸方向和Y軸方向在平面圖中是相互交叉的兩個(gè)方向。在平面圖中，線部分LP2在X軸方向上延伸并且在Y軸方向上與多個(gè)線部分LPl的一側(cè)上的端部耦合。利用這樣的配置，多個(gè)線部分LPl經(jīng)由線部分LP2彼此電耦合。在平面圖中，包括多個(gè)線部分LPl和線部分LP2的電極16具有梳狀形狀。
[0092]順便提及，在本說明書中，用語“在平面圖中”意味著從與半導(dǎo)體襯底10的前表面1a垂直的方向看到的視圖。
[0093]此外，半導(dǎo)體器件具有虛設(shè)電極DE，由與在元件隔離區(qū)域11之上的電極16遠(yuǎn)離地形成的導(dǎo)電膜CFl形成。優(yōu)選地，虛設(shè)電極DE由在與形成電極16的導(dǎo)電膜CFl同一層處的導(dǎo)電膜CFl和形成在導(dǎo)電膜CFl的表面處的金屬硅化物膜33形成。如前面所述，導(dǎo)電膜CFl例如由多晶硅膜形成。金屬硅化物膜33例如由硅化鈷膜形成。此外，如圖3所示，可以經(jīng)由絕緣膜IFl在元件隔離區(qū)域11之上形成虛設(shè)電極DE。
[0094]如圖2所示，在平面圖中，虛設(shè)電極DE在X軸方向延伸并且與跨多個(gè)線部分LPl的線部分LP2相對(duì)地布置，即布置在與線部分LP2側(cè)相對(duì)的多個(gè)線部分LPl側(cè)上。換言之，虛設(shè)電極DE在X軸方向上布置在多個(gè)線部分LPl的每一側(cè)上，并且線部分LP2在X軸方向上耦合到多個(gè)線部分LPl的另一側(cè)上的每個(gè)端部。
[0095]此外，半導(dǎo)體器件具有電極23，由在電極16與虛設(shè)電極DE之間、在電極16的周緣側(cè)表面處和在虛設(shè)電極DE的周緣側(cè)表面處集成地形成的導(dǎo)電膜CF2形成。優(yōu)選地，電極23由在電極16與虛設(shè)電極DE之間、電極16的周緣側(cè)表面處和虛設(shè)電極DE的周緣側(cè)表面處集成地形成的導(dǎo)電膜CF2以及在導(dǎo)電膜CF2的表面之上形成的金屬硅化物膜33形成。導(dǎo)電膜CF2例如由多晶硅膜形成。金屬硅化物膜33例如由硅化鈷膜形成。
[0096]此外，半導(dǎo)體器件具有電容性絕緣膜27，由在電極16與電極23之間以及電極23與半導(dǎo)體襯底10之間形成的絕緣膜IF2形成。因此，電極23經(jīng)由電容性絕緣膜27在電極16的周緣側(cè)表面以及虛設(shè)電極DE的周緣側(cè)表面處形成。然后，電極16、電極23和電容性絕緣膜27形成電容性元件。順便提及，在電容性元件的外周緣部分中，在電極23的周緣側(cè)表面處形成由絕緣膜形成的側(cè)壁2%。除了包括形成在其中的側(cè)壁29b的區(qū)域之外，金屬硅化物膜33形成在電極23的整個(gè)表面之上。
[0097]如圖3所示，在元件隔離區(qū)域11之上，形成層間絕緣膜34，使得覆蓋由電極16、電極23和電容性絕緣膜27形成的電容性元件。在層間絕緣膜34中，形成有作為耦合孔的接觸孔CHl和接觸孔CH2。接觸孔CHl穿透層間絕緣膜34并到達(dá)電極16。接觸孔CH2穿透層間絕緣膜34并到達(dá)電極23。
[0098]在接觸孔CHl中，形成有作為耦合電極的插塞PGl，插塞PGl由嵌入在接觸孔CHl中的導(dǎo)電膜形成并且與電極16電耦合。而在接觸孔CH2中，形成有作為耦合電極的插塞PG2，插塞PG2由嵌入在接觸孔CH2中的導(dǎo)電膜形成并且與電極23電耦合。在插塞PGl之上，形成有與插塞PGl電稱合的導(dǎo)線HL1。在插塞PG2之上,形成有與插塞PG2電稱合的導(dǎo)線HL2。在電極16的表面之上，形成有金屬硅化物膜33。因此，插塞PGl與暴露在接觸孔CHl的底部處的金屬娃化物膜33接觸,并且與電極16電稱合。而在電極23的表面之上,形成金屬硅化物膜33。因此，插塞PG2與暴露在接觸孔CH2的底部處的金屬硅化物膜33接觸并與電極23電f禹合。
[0099]接觸孔CHl穿透層間絕緣膜34并到達(dá)電極16的線部分LP2。插塞PGl由嵌入在接觸孔CHl中的導(dǎo)電膜形成并且與電極16的線部分LP2直接電耦合。
[0100]接觸孔CH2穿透層間絕緣膜34并到達(dá)形成在與電極16側(cè)相對(duì)的虛設(shè)電極DE的側(cè)表面處的電極23的部分。在這樣的配置的情形下，插塞PGl可以經(jīng)由形成在電極23的表面之上的、具有相對(duì)較小電阻的金屬娃化物膜33,與電極23的任意部分電稱合。此外,在電極23的整個(gè)表面之上，形成有金屬硅化物膜33。因此，插塞PG2可以在低電阻下與電極23的任意部分電I禹合。
[0101]而在平面圖中，在不同區(qū)域中形成電極16和電極23。換言之，在平面圖中不存在其中電極16和電極23彼此疊置的疊置區(qū)域。這樣的配置消除了接觸孔CH2穿透電極23并到達(dá)電極16的可能性。這可以防止電極16和電極23之間經(jīng)由插塞PG2電短路。
[0102]此外，電極16具有多個(gè)線部分LP1。這導(dǎo)致與電極16的側(cè)表面相對(duì)的電極23的側(cè)表面的區(qū)域增加。由此，可以容易地增加電容性元件的容量。
[0103]另一方面，如圖3所示，虛設(shè)電極DE處于與電極16電絕緣的狀態(tài)。由此，接觸孔CH2可以到達(dá)虛設(shè)電極DE。即，在平面圖中，接觸孔CH2可以具有疊置虛設(shè)電極DE的部分。作為結(jié)果，即使當(dāng)形成電極23的導(dǎo)電膜CF2的膜厚度小并且形成在電極16的側(cè)表面處的電極23的寬度小時(shí)，接觸孔CH2也可以遷移到虛設(shè)電極DE側(cè)。由此，可以將接觸孔CH2容易地對(duì)準(zhǔn)。
[0104]<電容性元件的第一修改示例>
[0105]圖4是示出第一實(shí)施例的第一修改示例中的電容性元件的平面圖；圖5是示出第一實(shí)施例的第一修改示例中的電容性元件的截面圖。圖5是沿著圖4的線A-A的截面圖。
[0106]本第一修改示例中的電容性元件與參照?qǐng)D2和圖3描述的第一實(shí)施例中的電容性元件的不同之處在于:未布置線部分LP2 (見圖2)，以及多個(gè)插塞PGl分別與多個(gè)線部分LPl直接電耦合，另外，除了插塞PG2之外，多個(gè)插塞PG3與電極23直接電耦合。本第一修改示例中的電容性元件在其它方面與第一實(shí)施例中的電容性元件相同。
[0107]如圖4所示，電極16包括多個(gè)線部分LP1，而不包括線部分LP2。此外，與第一實(shí)施例一樣，在平面圖中，多個(gè)線部分LPl分別在Y軸方向延伸，并且在X軸方向排列。因此，多個(gè)線部分LPl彼此遠(yuǎn)離地形成。
[0108]接觸孔CHl穿透層間絕緣膜34，并到達(dá)電極16的線部分LP1。插塞PGl由嵌入在接觸孔CHl中的導(dǎo)電膜形成并且與電極16的線部分LPl直接電耦合。
[0109]在層間絕緣膜34中，除了接觸孔CHl和CH2之外，形成作為開口的接觸孔CH3。接觸孔CH3穿透層間絕緣膜34并到達(dá)布置在相鄰線部分LPl之間的電極23的部分。在接觸孔CH3中，形成有作為耦合電極的插塞PG3，該插塞PG3由嵌入在接觸孔CH3中的導(dǎo)電膜形成并且與布置在相鄰線部分LPl之間的電極23的部分電耦合。在插塞PG3之上，形成有與插塞PG3電耦合的導(dǎo)線HL3。
[0110]同樣在本第一修改不例中，與第一實(shí)施例一樣，插塞PG2可以在低電阻下與電極23的任意部分電耦合。因此，可以防止電極16和電極23彼此電短路。從而，可以容易地增加電容性元件的容量并且可以容易地對(duì)準(zhǔn)接觸孔CH2。
[0111]另一方面，在本第一修改示例中，與第一實(shí)施例相比，盡管X軸方向上線部分LPl的寬度更大，但插塞PGl可以與線部分LPl直接電耦合。由此，插塞PGl可以在仍然更低的電阻下與電極16電f禹合。
[0112]順便提及，圖6在截面圖中示出了又一示例的電容性元件。如圖6所示，當(dāng)對(duì)導(dǎo)電膜CFl進(jìn)行構(gòu)圖由此形成線部分LPl時(shí)，防止形成在相鄰線部分LPl之間的開口 OPl穿透導(dǎo)電膜CFl。這允許多個(gè)線部分LPl的底部經(jīng)由導(dǎo)電膜CFl彼此組合。S卩，電極16包括將相鄰線部分LPl的底部耦合的耦合部分CNl。
[0113]在圖6所示的示例中，當(dāng)設(shè)定電極23的頂表面的高度位置等于圖5所示的高度位置時(shí)，電極23的底表面的高度位置變高，導(dǎo)致電極23的厚度減小。由此，電容性元件的容量減少。然而，線部分LPl在它們相應(yīng)的底部彼此耦合。由此可以減小電極16的電阻。然而，優(yōu)選地，電極16和虛設(shè)電極DE處于彼此電絕緣的狀態(tài)。由此相鄰線部分LPl的底部可以彼此組合。然而，優(yōu)選地，防止電極16的底部和虛設(shè)電極DE的底部彼此組合。
[0114]順便提及，從而當(dāng)對(duì)導(dǎo)電膜CFl進(jìn)行構(gòu)圖時(shí)，防止開口 OPl穿透導(dǎo)電膜CFl。這也可適用于包括第一實(shí)施例的各個(gè)實(shí)施例以及除了第一實(shí)施例的第一修改示例外的實(shí)施例的各個(gè)修改示例。
[0115]<電容性元件的第二修改示例>
[0116]圖7是示出第一實(shí)施例的第二修改示例中的電容性元件的平面圖。圖8和圖9均為示出第一實(shí)施例的第二修改示例中的電容性元件的截面圖。圖8是沿著圖7的線A-A的截面圖。圖9是沿著圖7的線B-B的截面圖。
[0117]本第二修改示例的電容性元件與參照?qǐng)D2和圖3描述的第一實(shí)施例的電容性元件的不同之處在于:不僅在電極16與虛設(shè)電極DE之間、在電極16的周緣側(cè)表面處和在虛設(shè)電極DE的周緣側(cè)表面處形成電極23，而且在電極16的頂表面的局部區(qū)域中形成電極23。本第二修改示例的電容性元件在其它方面與第一實(shí)施例的電容性元件相同。
[0118]如圖7所示，電極16不包括線部分，在平面圖中具有矩形形狀，并且一體化地形成。順便提及，在本第二修改示例中，虛設(shè)電極DE在Y軸方向上延伸并且形成為在X軸方向上遠(yuǎn)離電極16。
[0119]除了電極16與虛設(shè)電極DE之間、在電極16的周緣側(cè)表面以及在虛設(shè)電極DE的周緣側(cè)表面外，也在電極16的頂表面的局部區(qū)域中形成電極23。而可以一體化地形成電極23。此外，在形成于電極16的頂表面之上的電極23的部分的側(cè)表面處，形成有由絕緣膜形成的側(cè)壁29c。順便提及，圖7示出了透過側(cè)壁29c看到的狀態(tài)。
[0120]在其中電極23和側(cè)壁29c中的任一個(gè)都不形成在其中的電極16的頂表面的區(qū)域中形成金屬硅化物膜33。此外，接觸孔CHl穿透層間絕緣膜34并到達(dá)電極23和側(cè)壁29c中的任一個(gè)都不形成在其中的電極16的頂表面區(qū)域。插塞PGl由嵌入在接觸孔CHl中的導(dǎo)電膜形成，并且與電極16直接電耦合。接觸孔CH2和插塞PG2與第一實(shí)施例中的相同。
[0121]同樣在本第二修改示例中，與第一實(shí)施例一樣，插塞PG2可以在低電阻下與電極23的任意部分電耦合。因此，可以防止電極16和電極23電短路。因而，可以容易地對(duì)準(zhǔn)接觸孔CH2。
[0122]另一方面，在本第二修改示例中，與第一實(shí)施例相比，可以減少與電極16的側(cè)表面相對(duì)的電極23的側(cè)表面面積。然而，電極16的頂表面與電極23的底表面彼此相對(duì)。由此，可以容易地增加電容性元件的容量。
[0123]<電容性元件的第三修改示例>
[0124]圖10是示出第一實(shí)施例的第三修改示例中的電容性元件的平面圖。圖11是示出第一實(shí)施例的第三修改示例中的電容性元件的截面圖。圖11是沿著圖10的線A-A的截面圖。
[0125]第三修改示例的電容性元件與參照?qǐng)D2和圖3描述的第一實(shí)施例的半導(dǎo)體器件的不同之處在于:在電極16的頂表面的局部區(qū)域中形成帽絕緣膜CP1。本第三修改示例的電容性元件在其它方面與第一實(shí)施例的電容性元件相同。
[0126]如圖10和圖11所示，在線部分LPl之上并且在線部分LP2的一部分之上(即在電極16的一部分之上)，至少在平面圖中經(jīng)由電容性絕緣膜27與電極23接觸的區(qū)域中形成帽絕緣膜CPl。帽絕緣膜CPl由諸如氮化硅膜之類的絕緣膜IF3形成。
[0127]順便提及，在其中形成帽絕緣膜CPl的每個(gè)線部分LPl的頂表面的區(qū)域中，未形成金屬硅化物膜33。另一方面，在每個(gè)插塞PGl附近的線部分LP2的頂表面區(qū)域處并且在虛設(shè)電極DE的頂表面處，形成金屬硅化物膜33，而不形成帽絕緣膜CPl。
[0128]同樣在本第三修改不例中，與第一實(shí)施例一樣，每個(gè)插塞PG2可以在低電阻下與電極23的任意部分電耦合。這可以防止電極16和電極23之間通過插塞PG2電短路。因而，可以容易地增加電容性元件的容量，并且可以容易地對(duì)準(zhǔn)接觸孔CH2。
[0129]另一方面，在本第三修改示例中，在平面圖中經(jīng)由電容性絕緣膜27與電極23接觸的電極16的區(qū)域由帽絕緣膜CPl覆蓋。因此，在本第三修改示例中，與第一實(shí)施例相比，可以更可靠地防止相鄰的電極16與電極23電短路。
[0130]<存儲(chǔ)器單元的配置>
[0131]然后，將通過參照附圖對(duì)形成在半導(dǎo)體芯片CHP (見圖1)中的閃速存儲(chǔ)器4(見圖1)的存儲(chǔ)器單元、用在模擬電路3 (見圖1)中的電容性元件或閃速存儲(chǔ)器4的驅(qū)動(dòng)電路給出描述。
[0132]圖12和圖13均為不出第一實(shí)施例的半導(dǎo)體器件的截面圖。圖12是不出閃速存儲(chǔ)器的存儲(chǔ)器單元的結(jié)構(gòu)以及形成在模擬電路等中的電容性元件的結(jié)構(gòu)的截面圖。圖13是示出存儲(chǔ)器單元的絕緣膜27a的外圍的截面圖。
[0133]如圖12所示，存儲(chǔ)器單元形成在半導(dǎo)體芯片的存儲(chǔ)器單元形成區(qū)域ARl中，并且電容性元件形成在半導(dǎo)體芯片的電容性元件形成區(qū)域AR2中。即，半導(dǎo)體器件具有在存儲(chǔ)器單元形成區(qū)域ARl中形成的存儲(chǔ)器單元和在電容性元件形成區(qū)域AR2中形成的電容性元件。
[0134]首先，將對(duì)閃速存儲(chǔ)器的存儲(chǔ)器單元的結(jié)構(gòu)給出描述。半導(dǎo)體器件具有P型阱12、柵極絕緣膜13、控制柵極電極15、存儲(chǔ)器柵極電極26、作為柵極絕緣膜的絕緣膜27a以及作為源極區(qū)域和漏極區(qū)域的低密度雜質(zhì)擴(kuò)散區(qū)域28和高密度雜質(zhì)擴(kuò)散區(qū)域30。柵極絕緣膜
13、控制柵極電極15、絕緣膜27a和存儲(chǔ)器柵極電極26形成存儲(chǔ)器單元。
[0135]如圖12所示，在存儲(chǔ)器單元形成區(qū)域ARl中，在半導(dǎo)體襯底10中形成p型阱12。在P型阱12之上，形成有存儲(chǔ)器單元。存儲(chǔ)器單元由用于選擇存儲(chǔ)器單元的選擇部分和用于存儲(chǔ)信息的存儲(chǔ)部分形成。
[0136]首先，將對(duì)用于選擇存儲(chǔ)器單元的選擇部分的配置給出描述。存儲(chǔ)器單元具有在半導(dǎo)體襯底10(即P型阱12)之上形成的柵極絕緣膜13。在柵極絕緣膜13之上，形成有控制柵極電極15。柵極絕緣膜13由在電極16與半導(dǎo)體襯底10之間的絕緣膜IFl處于同一層的絕緣膜IFl諸如氧化硅膜形成。控制柵極電極15由諸如多晶硅膜的導(dǎo)電膜CFl和在導(dǎo)電膜CFl的表面處形成的諸如硅化鈷膜的金屬硅化物膜33形成。即，控制柵極電極15由與形成電極16的導(dǎo)電膜CFl處于同一層的導(dǎo)電膜CFl形成。形成金屬硅化物膜33用于減小控制柵極電極15的電阻。控制柵極電極15具有選擇存儲(chǔ)器單元的功能。換言之，通過控制柵極電極15選擇特定存儲(chǔ)器單元。因而，對(duì)所選的存儲(chǔ)器單元執(zhí)行寫入操作、擦除操作或讀取操作。
[0137]然后，將對(duì)存儲(chǔ)器單元的配置給出描述。在控制柵極電極15的一個(gè)側(cè)表面處，經(jīng)由絕緣膜27a形成有存儲(chǔ)器柵極電極26。存儲(chǔ)器柵極電極26以形成在控制柵極電極15的一個(gè)側(cè)表面處的側(cè)壁形狀形成，并且由諸如多晶硅膜的導(dǎo)電膜CF2和形成在導(dǎo)電膜CF2的表面處的諸如硅化鈷膜的金屬硅化物膜33形成。即，存儲(chǔ)器柵極電極26由與形成電極23的導(dǎo)電膜CF2同一層處的導(dǎo)電膜CF2形成。形成金屬硅化物膜33用于減小存儲(chǔ)器柵極電極26的電阻。
[0138]在控制柵極電極15與存儲(chǔ)器柵極電極26之間以及在存儲(chǔ)器柵極電極26與半導(dǎo)體襯底10之間,形成有作為柵極絕緣膜的絕緣膜27a。絕緣膜27a由與形成電容性絕緣膜27的絕緣膜IF2處于同一層的絕緣膜IF2形成。如圖13所示，形成絕緣膜27a的絕緣膜IF2由形成在半導(dǎo)體襯底10之上的氧化硅膜17、形成在氧化硅膜17之上的電荷積累膜25以及形成在電荷積累膜25之上的氧化硅膜19形成。氧化硅膜17用作形成在存儲(chǔ)器柵極電極26與半導(dǎo)體襯底10之間的柵極絕緣膜。由氧化硅膜17形成的柵極絕緣膜也具有作為隧道絕緣膜的功能。例如，存儲(chǔ)器單元的存儲(chǔ)部分向電荷積累膜25注入電子，或者經(jīng)由氧化硅膜17從半導(dǎo)體襯底10向電荷積累膜25注入空穴，并且由此執(zhí)行信息的存儲(chǔ)或擦除。因此，氧化硅膜17用作隧道絕緣膜。
[0139]然后，形成在氧化硅膜17之上的電荷積累膜25具有積累電荷的功能。具體而言，在本第一實(shí)施例中，電荷積累膜25由氮化娃膜18形成。本第一實(shí)施例中的存儲(chǔ)器單兀的存儲(chǔ)部分通過電荷積累膜25中積累的電荷的有無來控制在半導(dǎo)體襯底10中(即在存儲(chǔ)器柵極電極26下方)的P型阱12中流動(dòng)的電流，并由此存儲(chǔ)信息。換言之，通過利用以下方式來存儲(chǔ)信息:根據(jù)電荷積累膜25中積累的電荷的有無，存儲(chǔ)器柵極電極26下方的半導(dǎo)體襯底10中流動(dòng)的電流的閾值電壓改變。
[0140]在本第一實(shí)施例中，具有捕獲能級(jí)的絕緣膜用作電荷積累膜25。作為具有捕獲能級(jí)的絕緣膜的一個(gè)示例，可以提及的是由氮化硅膜18制成。然而，不限于氮化硅膜，可以使用例如氧化鋁膜(礬土)。當(dāng)具有捕獲能級(jí)的絕緣膜用作電荷積累膜25時(shí)，在形成于絕緣膜中的捕獲能級(jí)下捕獲電荷。通過這樣在捕獲能級(jí)下捕獲電荷，在絕緣膜中積累電荷。
[0141]在一個(gè)側(cè)壁處(即控制柵極電極15的兩個(gè)側(cè)壁的一個(gè)側(cè)表面處)，形成有存儲(chǔ)器柵極電極26。而在另一側(cè)壁處(即其另一側(cè)表面處)，形成有由氧化硅膜形成的側(cè)壁29a。類似地，在一個(gè)側(cè)壁處(即存儲(chǔ)器柵極電極26的兩個(gè)側(cè)壁的一個(gè)側(cè)表面處)，形成有控制柵極電極15。而在另一側(cè)壁處(即其另一側(cè)表面處)，形成有由氧化硅膜形成的側(cè)壁29a。
[0142]在側(cè)壁29a正下方的半導(dǎo)體襯底10中，形成有成對(duì)的淺低密度雜質(zhì)擴(kuò)散區(qū)域28，其是η型半導(dǎo)體區(qū)域。在與該成對(duì)的淺低密度雜質(zhì)擴(kuò)散區(qū)域28接觸的外區(qū)域中，分別形成有成對(duì)的深高密度雜質(zhì)擴(kuò)散區(qū)域30。深高密度雜質(zhì)擴(kuò)散區(qū)域30也是η型半導(dǎo)體區(qū)域。在每個(gè)高密度雜質(zhì)擴(kuò)散區(qū)域30的表面處，形成有例如由硅化鈷膜形成的金屬硅化物膜33。該對(duì)低密度雜質(zhì)擴(kuò)散區(qū)域28和該對(duì)高密度雜質(zhì)擴(kuò)散區(qū)域30形成存儲(chǔ)器單元的源極區(qū)域或漏極區(qū)域。源極區(qū)域和漏極區(qū)域由低密度雜質(zhì)擴(kuò)散區(qū)域28和高密度雜質(zhì)擴(kuò)散區(qū)域30形成。作為結(jié)果，源極區(qū)域和漏極區(qū)域可以形成為LDD(輕摻雜漏極)結(jié)構(gòu)。
[0143]順便提及，對(duì)于源極區(qū)域和漏極區(qū)域，一個(gè)與控制柵極電極15對(duì)準(zhǔn)地形成，另一個(gè)與存儲(chǔ)器柵極電極16對(duì)準(zhǔn)地形成。
[0144]這里，假設(shè)由柵極絕緣膜13、控制柵極電極15以及源極區(qū)域和漏極區(qū)域形成的晶體管稱為選擇晶體管。另一方面，假設(shè)由絕緣膜27a、存儲(chǔ)器柵極電極26以及源極區(qū)域和漏極區(qū)域形成的晶體管稱為存儲(chǔ)器晶體管。作為結(jié)果，可以認(rèn)為存儲(chǔ)器單元的選擇部分由選擇晶體管形成，并且存儲(chǔ)器單元的存儲(chǔ)部分由存儲(chǔ)器晶體管形成。以此方式形成存儲(chǔ)器單
J Li ο
[0145]然后，將對(duì)待與存儲(chǔ)器單元耦合的布線結(jié)構(gòu)給出描述。在存儲(chǔ)器單元之上形成由氧化硅膜形成的層間絕緣膜34，使得覆蓋存儲(chǔ)器單元。在層間絕緣膜34中，形成有每個(gè)接觸孔CH4，接觸孔CH4穿透層間絕緣膜34并到達(dá)形成在形成源極區(qū)域或漏極區(qū)域的高密度雜質(zhì)擴(kuò)散區(qū)域30的表面處的金屬硅化物膜33。在接觸孔CH4的內(nèi)部中嵌入有導(dǎo)電膜。作為導(dǎo)電膜，首先形成有作為勢壘導(dǎo)電膜的鈦/氮化鈦膜。然后，以使得填充接觸孔CH4這樣的方式形成鎢膜。因而，在接觸孔CH4中嵌入鈦/氮化鈦膜和鎢膜。這導(dǎo)致形成插塞PG4，該插塞PG4由嵌入在接觸孔CH4中的導(dǎo)電膜形成并且與源極區(qū)域或漏極區(qū)域電耦合。然后，在層間絕緣膜34之上形成有導(dǎo)線HL4。導(dǎo)線HL4和插塞PG4彼此電耦合。導(dǎo)線HL4由例如鈦/氮化鈦膜、鋁膜和鈦/氮化鈦膜的疊置膜形成。
[0146]順便提及，也以與插塞PG4相同的方式形成插塞PG1、PG2和PG3。也以與導(dǎo)線HL4相同的方式形成導(dǎo)線HL1、HL2和HL3。
[0147]如上所述配置本第一實(shí)施例中的存儲(chǔ)器單元。以下將對(duì)存儲(chǔ)器單元的操作給出描述。這里，將施加到控制柵極電極15的電壓稱為Vcg，并將施加到存儲(chǔ)器柵極電極26的電壓稱為Vmg。此外，將施加到源極區(qū)域和漏極區(qū)域的相應(yīng)電壓分別稱為Vs和VcL將施加到半導(dǎo)體襯底10(即P型阱12)的電壓稱為Vb。電子注入到作為電荷積累膜25的氮化硅膜18中定義為“寫入”?？昭ㄗ⑷氲降枘?8中定義為“擦除”。
[0148]首先，將描述寫入操作。通過稱為所謂的源極側(cè)注入方法的熱電子寫入執(zhí)行寫入操作。作為寫入電壓，例如將施加到源極區(qū)域的電壓Vs設(shè)定在6V ;將施加到存儲(chǔ)器柵極電極26的電壓Vmg設(shè)定在12V ;并且將施加到控制柵極電極15的電壓Vcg設(shè)定在1.5V。然后，控制將施加到漏極區(qū)域的電壓Vd使得用于寫入的溝道電流變?yōu)榻o定的設(shè)定值。在該步驟的電壓Vd由具有控制柵極電極15的選擇晶體管的閾值電壓和溝道電流的設(shè)定值決定，并且例如變?yōu)榧sIV。將施加到P型阱12即半導(dǎo)體襯底10的電壓Vb為0V。
[0149]將對(duì)當(dāng)施加這樣的電壓以執(zhí)行寫入操作時(shí)的電荷移動(dòng)給出描述。如上所述，在將施加到源極區(qū)域的電壓Vs與將施加到漏極區(qū)域的電壓Vd之間引起電位差。作為結(jié)果，電子在形成于源極區(qū)域和漏極區(qū)域之間的溝道區(qū)域中流動(dòng)。在溝道區(qū)域中流動(dòng)的電子在控制柵極電極15與存儲(chǔ)器柵極電極26之間的邊界附近下方的溝道區(qū)域中加速并且變成熱電子。然后，在施加到存儲(chǔ)器柵極電極26的正電壓(Vmg = 12V)的電場下，熱電子注入到電荷積累膜25中(即存儲(chǔ)器柵極電極26下方的氮化硅膜18中)。注入的熱電子在氮化硅膜18中在捕獲能級(jí)處被捕獲。作為結(jié)果，電子積累在氮化硅膜18中，導(dǎo)致存儲(chǔ)器晶體管的閾值電壓增加。以此方式執(zhí)行寫入操作。
[0150]隨后，將描述擦除操作。例如通過使用帶間隧穿現(xiàn)象的BTBT(帶到帶隧穿)擦除執(zhí)行擦除操作。在BTBT擦除的情況下，例如將施加到存儲(chǔ)器柵極電極26的電壓Vmg設(shè)定在-6V ;將施加到源極區(qū)域的電壓Vs設(shè)定在6V ;并且將施加到控制柵極電極15的電壓Vcg設(shè)定在OV ;并且漏極區(qū)域施加有0V。作為結(jié)果，通過跨源極區(qū)域和存儲(chǔ)器柵極電極引起的電壓在表面區(qū)域端部處的帶間隧穿現(xiàn)象產(chǎn)生的空穴由于施加到源極區(qū)域的高電壓而加速并變成熱空穴。然后，熱空穴中的一些被吸附到施加到存儲(chǔ)器柵極電極26的負(fù)電壓并注入到氮化硅膜18中。注入的熱空穴在氮化硅膜18中的捕獲能級(jí)下被捕獲，導(dǎo)致存儲(chǔ)器晶體管的閾值電壓的減小。以此方式執(zhí)行擦除操作。
[0151]然后，將描述讀取操作。以下列方式執(zhí)行讀取:將施加到漏極區(qū)域的電壓Vd設(shè)定在Vdd (1.5V)，將施加到源極區(qū)域的電壓Ns設(shè)定在0V，將施加到控制柵極電極15的電壓Vcg設(shè)定在Vdd (1.5V)，并且將施加到存儲(chǔ)器柵極電極26的電壓Vmg設(shè)定在Vdd (1.5V);因而電流在與寫入方向相反的方向上通過。下面也是可接受的:將施加到漏極區(qū)域的電壓Vd和將施加到源極區(qū)域的電壓Vs互換并分別設(shè)定在OV和1.5V;因而利用與寫入方向相同的方向上的電流執(zhí)行讀取。在該步驟，當(dāng)存儲(chǔ)器單元處于寫入狀態(tài)并且閾值電壓高時(shí)，則電流不流過存儲(chǔ)器單元。另一方面，當(dāng)存儲(chǔ)器單元處于擦除狀態(tài)并且閾值電壓低時(shí)，電流流過存儲(chǔ)器單元。
[0152]<用于制造半導(dǎo)體器件的方法>
[0153]然后，將對(duì)用于制造本第一實(shí)施例的半導(dǎo)體器件的方法給出描述。
[0154]圖14至圖31均為第一實(shí)施例中制造步驟期間的半導(dǎo)體器件的截面圖。圖14至圖31均不出與圖12所不截面相同的截面。
[0155]首先，如圖14所示，提供有一種半導(dǎo)體襯底10，其由摻雜有諸如硼⑶之類的P型雜質(zhì)的硅單晶形成。然后，在半導(dǎo)體襯底10中，形成有用于將例如低擊穿電壓MISFET形成區(qū)域和高擊穿電壓MISFET形成區(qū)域彼此隔離的元件隔離區(qū)域11。提供元件隔離區(qū)域11，以便防止元件相互干擾?？梢允褂美鏛OCOS (局部硅氧化)方法或STI (淺溝槽隔離)方法來形成元件隔離區(qū)域11。
[0156]例如，利用STI方法，以下列方式形成元件隔離區(qū)域11。即，在半導(dǎo)體襯底10中，使用光刻技術(shù)和刻蝕技術(shù)形成元件隔離溝槽。然后，在半導(dǎo)體襯底10之上形成氧化硅膜，使得填充元件隔離溝槽。然后，通過化學(xué)機(jī)械拋光(CMP)方法，去除形成在半導(dǎo)體襯底10之上的氧化硅膜的不必要部分。作為結(jié)果，可以形成有如下元件隔離區(qū)域11，在其中僅在元件隔離溝槽中嵌入氧化硅膜。順便提及，圖14示出了在半導(dǎo)體襯底10的前表面1a側(cè)上的其中未形成元件隔離區(qū)域11的存儲(chǔ)器單元形成區(qū)域ARl的區(qū)域以及在半導(dǎo)體襯底10的前表面1a側(cè)上的其中形成元件隔離區(qū)域11的電容性元件形成區(qū)域AR2的區(qū)域。
[0157]然后，利用雜質(zhì)對(duì)半導(dǎo)體襯底10進(jìn)行摻雜以形成P型阱12。通過利用離子注入方法向半導(dǎo)體襯底10中摻雜諸如硼之類的P型雜質(zhì)來形成P型阱12。然后，在存儲(chǔ)器單元形成區(qū)域ARl中，在P型阱12的表面區(qū)域中形成用于形成選擇晶體管的溝道的半導(dǎo)體區(qū)域(未示出)。形成用于溝道形成的半導(dǎo)體區(qū)域，用于調(diào)整形成溝道的閾值電壓。
[0158]然后，如圖15所示，在存儲(chǔ)器單元形成區(qū)域ARl和電容性元件形成區(qū)域AR2中，在半導(dǎo)體襯底10之上形成絕緣膜IFl。例如由氧化硅膜形成絕緣膜IFl并且可以使用例如熱氧化方法形成絕緣膜IF1。然而，絕緣膜IFl不限于氧化硅膜，而是可以進(jìn)行各種變化。例如，絕緣膜IFl可以是氮氧化硅膜(S1N)。S卩，可以在絕緣膜IFl和半導(dǎo)體襯底10之間的界面處分離出氮。就抑制膜中界面態(tài)的產(chǎn)生以及減少電子捕獲的效果方面而言，氮氧化硅膜比氧化硅膜更好。因此，可以改善絕緣膜IFl的熱載流子阻力，并且可以改善絕緣電阻。此外，與氧化硅膜相比，氮氧化硅膜不太易于雜質(zhì)擴(kuò)散到其中。由此，通過針對(duì)柵極絕緣膜13使用氮氧化硅膜，可以抑制由于控制柵極電極15中的雜質(zhì)向半導(dǎo)體襯底10側(cè)的擴(kuò)散引起的閾值電壓的變化。為了形成氮氧化硅膜，例如期望地在諸如勵(lì)、顯2或順3的含氮?dú)夥罩锌梢詫?duì)半導(dǎo)體襯底10進(jìn)行熱處理。備選地，以下列方式也可以得到相同的效果:在半導(dǎo)體襯底10的表面之上形成由氧化硅膜形成的絕緣膜IFl ;然后在含氮?dú)夥罩袑?duì)半導(dǎo)體襯底10進(jìn)行熱處理；因此在絕緣膜IFl和半導(dǎo)體襯底10之間的界面處分離出氮。
[0159]備選地，絕緣膜IFl可以由例如具有比氮化硅膜的介電常數(shù)更高介電常數(shù)的高介電常數(shù)膜形成。作為結(jié)果，即使在相同容量下，也可以增加物理膜厚度。由此可以減小泄漏電流。
[0160]例如，作為高介電常數(shù)膜，使用作為鉿氧化物之一的氧化鉿(HfO2)膜。然而，代替氧化鉿膜，也可以使用其它鉿類型絕緣膜，諸如鋁酸鉿(HfAlO)膜、氮氧化鉿(HfON)膜、硅酸鉿(HfS1)膜以及氮氧化娃鉿(HfS1N)膜。此外，也可以使用通過利用諸如氧化鉭、氧化鈮、氧化鈦、氧化鋯、氧化鑭和氧化釔之類的氧化物摻雜鉿類型絕緣膜得到的鉿類型絕緣膜。與氧化鉿膜一樣，鉿類型絕緣膜的介電常數(shù)比氧化硅膜和氮氧化硅膜高，并因此可以通過與當(dāng)使用氧化鉿膜時(shí)相同的效果。
[0161]然后，在存儲(chǔ)器單元形成區(qū)域ARl和電容性元件形成區(qū)域AR2中，在絕緣膜IFl之上形成由多晶硅膜形成的導(dǎo)電膜CF1。可以使用例如CVD(化學(xué)氣相沉積)方法形成由多晶硅膜形成的導(dǎo)電膜CF1。然后，使用光刻技術(shù)和離子注入方法，將諸如磷或砷之類的η型雜質(zhì)摻雜到由多晶硅膜形成的導(dǎo)電膜CFl中。
[0162]然后，如圖16所示，在存儲(chǔ)器單元形成區(qū)域ARl和電容性元件形成區(qū)域AR2中，使用構(gòu)圖的抗蝕劑膜作為掩膜，通過刻蝕對(duì)導(dǎo)電膜CFl和絕緣膜IFl進(jìn)行處理即構(gòu)圖。然后，在存儲(chǔ)器單元形成區(qū)域ARl中，形成有由導(dǎo)電膜CFl形成的控制柵極電極15和在控制柵極電極15與半導(dǎo)體襯底10之間的由絕緣膜IFl形成的柵極絕緣膜13。而在電容性元件形成區(qū)域AR2中，形成有由導(dǎo)電膜CFl形成的電極16以及由導(dǎo)電膜CFl形成的虛設(shè)電極DE?？刂茤艠O電極15是存儲(chǔ)器單元的選擇晶體管的柵極電極。因而，在形成存儲(chǔ)器單元的控制柵極電極15的步驟中形成電容性元件的電極16和虛設(shè)電極DE。
[0163]這里，在控制柵極電極15中，將η型雜質(zhì)摻雜到由多晶硅膜形成的導(dǎo)電膜CFl中。由此，可以將控制柵極電極15的功函數(shù)值設(shè)定在硅的導(dǎo)帶(4.15eV)附近的值。由此，可以減小作為η溝道型MISFET的選擇晶體管的閾值電壓。
[0164]這里，當(dāng)制造第一實(shí)施例的第三修改示例的半導(dǎo)體器件時(shí)，代替參照?qǐng)D16描述的步驟，作為修改示例，可以執(zhí)行參照?qǐng)D17至圖19所述的下列步驟。
[0165]首先，在參照?qǐng)D15所述的步驟之后，如圖17所示，在由多晶硅膜形成的導(dǎo)電膜CFl之上形成絕緣膜IF3?？梢允褂美鏑VD方法形成由氮化硅膜形成的絕緣膜IF3。順便提及，對(duì)于絕緣膜IF3的材料，可以代替氮化硅膜而使用由用作帽絕緣膜、硬掩蔽膜或間隔物膜的其它材料形成的絕緣膜。
[0166]然后，如圖18所示，通過使用構(gòu)圖的抗蝕劑膜作為掩膜進(jìn)行刻蝕，處理絕緣膜IF3。因而，在其中形成金屬硅化物膜的電容性元件形成區(qū)域AR2的區(qū)域中，去除絕緣膜IF3。在電容性元件形成區(qū)域AR2的除了其中形成金屬硅化物膜的區(qū)域之外的區(qū)域中，留下絕緣膜IF3。順便提及，如圖18所示，在存儲(chǔ)器單元形成區(qū)域ARl中可以留下絕緣膜IF3。
[0167]然后如圖19所示，通過使用構(gòu)圖的抗蝕劑膜作為掩膜進(jìn)行刻蝕，處理絕緣膜IF3、導(dǎo)電膜CFl和絕緣膜IFl。作為結(jié)果，在存儲(chǔ)器單元形成區(qū)域ARl中，形成有柵極絕緣膜13、控制柵極電極15和在控制柵極電極15之上的由絕緣膜IF3形成的帽絕緣膜CP1。而在電容性元件形成區(qū)域AR2中，形成電極16。在電極16的頂表面的一部分之上，形成有由絕緣膜IF3形成的帽絕緣膜CP1。順便提及，在執(zhí)行圖19所示步驟之后，可以按照與執(zhí)行圖16所示步驟之后相同的方式執(zhí)行圖20所示步驟和后續(xù)步驟相同的步驟。
[0168]然后，如圖20所示，在存儲(chǔ)器單元形成區(qū)域ARl和電容性元件形成區(qū)域AR2中，在包括控制柵極電極15的表面、電極16的表面和虛設(shè)電極DE的表面的半導(dǎo)體襯底10之上形成絕緣膜IF2。在圖20中，絕緣膜IF2被示出為一層膜。然而，如在圖21中以放大比例所示的那樣，絕緣膜IF2例如由氧化硅膜17、氧化硅膜17之上的氮化硅膜18以及形成在氮化硅膜18之上的氧化硅膜19形成，并且這是所謂的ONO膜?？梢允褂美鏑VD方法形成絕緣膜IF2。然后，例如氧化硅膜17的膜厚度為5nm。氮化硅膜18的膜厚度為10nm。氧化硅膜19的膜厚度為5nm。
[0169]絕緣膜IF2的氮化硅膜18是將成為存儲(chǔ)器單元形成區(qū)域ARl中的存儲(chǔ)器晶體管(見圖13)的電荷積累膜25的膜。在本第一實(shí)施例中，作為電荷積累膜25，使用了氮化硅膜18。然而，作為電荷積累膜25，可以使用具有捕獲能級(jí)的其它絕緣膜。例如，也可以使用氧化鋁膜(礬土膜)作為電荷積累膜25。
[0170]然后如圖20所示，在存儲(chǔ)器單元形成區(qū)域ARl和電容性元件形成區(qū)域AR2中，在絕緣膜IF2之上形成例如由多晶硅膜形成的導(dǎo)電膜CF2?？梢允褂美鏑VD方法來形成由多晶娃膜形成的導(dǎo)電膜CF2。
[0171]然后如圖22所示，在存儲(chǔ)器單元形成區(qū)域ARl和電容性元件形成區(qū)域AR2中，通過各向異性刻蝕來對(duì)例如由多晶硅膜形成的導(dǎo)電膜CF2進(jìn)行回刻蝕。作為結(jié)果，在存儲(chǔ)器單元形成區(qū)域ARl中，均由導(dǎo)電膜CF2形成的側(cè)壁22a和側(cè)壁22b經(jīng)由絕緣膜IF2留在側(cè)壁處，即在控制柵極電極15的相對(duì)側(cè)上的側(cè)表面處。另一方面，在電容性元件形成區(qū)域AR2中，導(dǎo)電膜CF2經(jīng)由絕緣膜IF2 —體化地留在電極16和虛設(shè)電極DE之間、電極16的周緣側(cè)表面處以及虛設(shè)電極DE的周緣側(cè)表面處。因而，一體化地形成由留下的導(dǎo)電膜CF2形成的電極23。由此，在平面圖中電極16和電極23并不彼此疊置。
[0172]這里，當(dāng)制造第一實(shí)施例的第二修改示例中的半導(dǎo)體器件時(shí)，在執(zhí)行參照?qǐng)D20所述的步驟之后，可以代替參照?qǐng)D22所述的步驟來執(zhí)行參照?qǐng)D23和圖24所述的下列步驟。
[0173]首先，如圖23所示，在半導(dǎo)體襯底10上施加抗蝕劑膜PRl之后，使抗蝕劑膜PRl經(jīng)受曝光/顯影處理，由此被構(gòu)圖。執(zhí)行構(gòu)圖使得實(shí)現(xiàn)以下項(xiàng):在電容性元件形成區(qū)域AR2中，在電極16的頂表面中，在其中形成電極23的區(qū)域中，導(dǎo)電膜CFl覆蓋有抗蝕劑膜PRl ；并且在其它區(qū)域中，導(dǎo)電膜CF2露出。
[0174]然后，如圖24所示，通過各向異性刻蝕對(duì)由多晶硅膜形成的導(dǎo)電膜CF2進(jìn)行回刻蝕。作為結(jié)果，在存儲(chǔ)器單元形成區(qū)域ARl中，在側(cè)壁處(即在控制柵極電極15的相對(duì)側(cè)上的側(cè)表面處)，留下均由導(dǎo)電膜CF2形成的側(cè)壁22a和側(cè)壁22b。另一方面，在電容性元件形成區(qū)域AR2中，對(duì)例如由多晶硅膜形成的導(dǎo)電膜CF2進(jìn)行各向異性刻蝕。作為結(jié)果，在電極16和虛設(shè)電極DE之間、在電極16的周緣側(cè)表面處并且在虛設(shè)電極DE的周緣側(cè)表面處，形成有由一體化形成的導(dǎo)電膜CF2形成的電極23。而在電容性元件形成區(qū)域AR2中，使用抗蝕劑膜PRl作為掩膜，刻蝕由多晶硅膜形成的導(dǎo)電膜CF2。作為結(jié)果，在電極16的頂表面的局部區(qū)域中，經(jīng)由絕緣膜IF2形成有電極23。在此步驟處，在電極16的頂表面的局部區(qū)域中，在平面圖中電極16和電極23彼此疊置。然后，去除構(gòu)圖的抗蝕劑膜PR1。順便提及，在執(zhí)行圖24所示步驟之后，可以按照與執(zhí)行圖22所示步驟之后相同的方式執(zhí)行與圖25所示步驟以及后續(xù)步驟相同的步驟。
[0175]然后如圖25所示，在向半導(dǎo)體襯底10上施加抗蝕劑膜PR2之后，使抗蝕劑膜PR2經(jīng)受曝光/顯影處理。作為結(jié)果，對(duì)抗蝕劑膜PRl進(jìn)行構(gòu)圖。執(zhí)行構(gòu)圖使得實(shí)現(xiàn)以下項(xiàng):在電容性元件形成區(qū)域AR2完全被覆蓋的同時(shí)，存儲(chǔ)器單元形成區(qū)域ARl被局部地開口。具體而言，執(zhí)行構(gòu)圖使得露出形成在側(cè)壁即存儲(chǔ)器單元形成區(qū)域ARl中控制柵極電極15的一側(cè)上的側(cè)表面處的側(cè)壁22b。例如，在圖25中，露出了在控制柵極電極15的左手側(cè)上的側(cè)壁處形成的側(cè)壁22b。
[0176]然后，如圖26所示，通過使用構(gòu)圖的抗蝕劑膜PR2作為掩膜進(jìn)行刻蝕，去除在控制柵極電極15的左手側(cè)上的側(cè)壁處露出的側(cè)壁22b。在此步驟處，在控制柵極電極15的右手側(cè)上的側(cè)壁處形成的側(cè)壁22a覆蓋有抗蝕劑膜PR2并因而留下而不去除。側(cè)壁22a是將成為存儲(chǔ)器柵極電極26的部分(見稍后描述的圖27)。此外，同樣在電容性元件形成區(qū)域AR2中，通過抗蝕劑膜PR2保護(hù)電極23，并因而留下而未被去除。然后，去除構(gòu)圖的抗蝕劑膜 PR2。
[0177]隨后如圖27所示，在存儲(chǔ)器單元形成區(qū)域ARl和電容性元件形成區(qū)域AR2中，刻蝕并由此去除絕緣膜IF2的露出部分即未覆蓋有任何電極23和將成為存儲(chǔ)器柵極電極26的側(cè)壁22a的絕緣膜IF2的部分。即，在存儲(chǔ)器單元形成區(qū)域ARl中，留下在控制柵極電極15與存儲(chǔ)器柵極電極26之間以及在存儲(chǔ)器柵極電極26與半導(dǎo)體襯底10之間的絕緣膜IF2的部分并去除其其它部分。而在電容性元件形成區(qū)域AR2中，留下在電極16與電極23之間、在虛設(shè)電極DE與電極23之間以及在電極23與半導(dǎo)體襯底10之間的絕緣膜IF2的部分，并去除其其它部分。
[0178]因而，在存儲(chǔ)器單元形成區(qū)域ARl中，僅在側(cè)壁處(即在控制柵極電極15的右手側(cè)上的側(cè)表面處)，經(jīng)由絕緣膜IF2留下由導(dǎo)電膜CF2形成的側(cè)壁22a，從而導(dǎo)致形成側(cè)壁形存儲(chǔ)器柵極電極26。而留下絕緣膜IF2在控制柵極電極15與存儲(chǔ)器柵極電極26之間的部分以及在存儲(chǔ)器柵極電極26與半導(dǎo)體襯底10之間的部分。留下的絕緣膜IF2成為絕緣膜27a。在此步驟處，在絕緣膜27a中，形成絕緣膜27a(見圖21)的氮化硅膜18成為電荷積累膜25 (見圖13)。
[0179]另一方面，在電容性元件形成區(qū)域AR2中，留下絕緣膜IF2在電極16與電極23之間的部分、在虛設(shè)電極DE與電極23之間的部分以及在電極23與半導(dǎo)體襯底10之間的部分。留下的絕緣膜IF2成為電容性絕緣膜27。電容性絕緣膜27由氧化硅膜17、氮化硅膜18以及氧化硅膜19形成(見圖21)。然后，電極16、電極23和電容性絕緣膜27形成電容性元件。
[0180]順便提及，在此時(shí)間點(diǎn)，導(dǎo)電膜CFl由多晶硅膜形成。因此，存儲(chǔ)器單元的存儲(chǔ)器柵極電極26和電容性元件的電極23均由多晶硅膜形成。
[0181]然后如圖28所示，通過使用光刻技術(shù)和離子注入方法，在存儲(chǔ)器單元形成區(qū)域ARl中形成有與控制柵極電極15和存儲(chǔ)器柵極電極26對(duì)準(zhǔn)的淺低密度雜質(zhì)擴(kuò)散區(qū)域28。淺低密度雜質(zhì)擴(kuò)散區(qū)域28是摻雜有諸如磷或砷的η型雜質(zhì)的η型半導(dǎo)體區(qū)域。
[0182]隨后，如圖29所示，在半導(dǎo)體襯底10之上形成有由氧化硅膜形成的絕緣膜。由氧化硅膜形成的該絕緣膜可以使用例如CVD方法形成。然后，對(duì)該絕緣膜進(jìn)行各向異性刻蝕，由此形成側(cè)壁29a和2%。在存儲(chǔ)器單元形成區(qū)域ARl中，在側(cè)壁處即控制柵極電極15的左手側(cè)上的側(cè)表面處，并且在側(cè)壁處即存儲(chǔ)器柵極電極26的右手側(cè)上的側(cè)表面處，形成有由絕緣膜形成的側(cè)壁29a。另一方面，在電容性元件形成區(qū)域AR2中，在側(cè)壁處即在電極23的側(cè)表面處，形成有由絕緣膜形成的側(cè)壁29b。形成側(cè)壁29a和29b的每個(gè)絕緣膜由氧化硅膜的單層膜形成。然而，絕緣膜并不限于此，而是可以由例如氮化硅膜和氧化硅膜的疊置膜形成。
[0183]這里，當(dāng)制造第一實(shí)施例的第二修改示例中的半導(dǎo)體器件時(shí)，在參照?qǐng)D29所述的步驟中，在電容性元件形成區(qū)域AR2中，在形成在電極16的頂表面處的電極23的部分的側(cè)壁處，形成有側(cè)壁29c (見圖8)。
[0184]然后如圖30所示，通過使用光刻技術(shù)和離子注入方法，在存儲(chǔ)器單元形成區(qū)域ARl中，形成有與側(cè)壁29a對(duì)準(zhǔn)的深高密度雜質(zhì)擴(kuò)散區(qū)域30。深高密度雜質(zhì)擴(kuò)散區(qū)域30是摻雜有諸如磷或砷之類的η型雜質(zhì)的η型半導(dǎo)體區(qū)域。深高密度雜質(zhì)擴(kuò)散區(qū)域30和淺低密度雜質(zhì)擴(kuò)散區(qū)域28形成存儲(chǔ)器單元的源極區(qū)域和漏極區(qū)域。因而，源極區(qū)域和漏極區(qū)域均由淺低密度雜質(zhì)擴(kuò)散區(qū)域28和深高密度雜質(zhì)擴(kuò)散區(qū)域30形成。作為結(jié)果，源極區(qū)域和漏極區(qū)域可以形成為LDD結(jié)構(gòu)。在因而形成高密度雜質(zhì)擴(kuò)散區(qū)域30之后，執(zhí)行在約1000°C的熱處理。作為結(jié)果，激活摻雜的雜質(zhì)。
[0185]然后如圖31所示，在控制柵極電極15、存儲(chǔ)器柵極電極26、電極16、電極23、虛設(shè)電極DE和作為源極區(qū)域和漏極區(qū)域的高密度雜質(zhì)擴(kuò)散區(qū)域30的表面處，形成有金屬硅化物膜33。
[0186]首先，在存儲(chǔ)器單元形成區(qū)域ARl和電容性元件形成區(qū)域AR2中，在半導(dǎo)體襯底10之上形成由例如鈷膜形成的金屬膜。在此步驟處，在存儲(chǔ)器單元形成區(qū)域ARl中，形成金屬膜，使得與露出的控制柵極電極15和存儲(chǔ)器柵極電極26直接接觸。類似地，金屬膜也與深高密度雜質(zhì)擴(kuò)散區(qū)域30直接接觸。另一方面，在電容性元件形成區(qū)域AR2中，金屬膜與電極16的部分和電極23的部分直接接觸。可以使用例如濺射方法形成由例如鈷膜形成的金屬膜。金屬膜的膜厚度例如為10nm。
[0187]然后，對(duì)半導(dǎo)體襯底10執(zhí)行第一熱處理。然后，清洗半導(dǎo)體襯底10的表面。通過APM (氫氧化銨過氧化氫混合清洗)清洗和HPM清洗執(zhí)行該清洗。APM清洗是利用包括氫氧化銨(NH4OH)/過氧化氫(H2O2)/純水(H2O)的混合化學(xué)劑的清洗，并具有去除顆?；蛴袡C(jī)物質(zhì)的大的效果。另一方面，HPM清洗是利用包括鹽酸(HCl)/過氧化氫(H2O2)/純水(H2O)的混合化學(xué)劑的清洗，并具有去除金屬的大的效果。隨后，在清洗之后執(zhí)行第二熱處理。
[0188]作為結(jié)果，如圖31所示，在存儲(chǔ)器單元形成區(qū)域ARl中，在控制柵極電極15的表面以及存儲(chǔ)器柵極電極26的表面處，由多晶硅膜形成的導(dǎo)電膜CFl和CF2以及由鈷膜形成的金屬膜彼此相互作用，從而導(dǎo)致形成由硅化鈷膜形成的金屬硅化物膜33。作為結(jié)果，控制柵極電極15形成為由多晶硅膜形成的導(dǎo)電膜CFl和由硅化鈷膜形成的金屬硅化物膜33的疊置結(jié)構(gòu)。而存儲(chǔ)器柵極電極26形成為由多晶娃膜形成的導(dǎo)電膜CF2和由娃化鈷膜形成的金屬硅化物膜33的疊置結(jié)構(gòu)。形成由硅化鈷膜形成的金屬硅化物膜33，用于減小控制柵極電極15和存儲(chǔ)器柵極電極26的電阻。此外，柵極絕緣膜13、控制柵極電極15、存儲(chǔ)器柵極電極26和絕緣膜27a形成存儲(chǔ)器單元。
[0189]類似地，通過熱處理，同樣在高密度雜質(zhì)擴(kuò)散區(qū)域30的表面處，由硅形成的高密度雜質(zhì)擴(kuò)散區(qū)域30和由鈷膜形成的金屬膜彼此相關(guān)作用，導(dǎo)致形成由硅化鈷膜形成的金屬硅化物膜33。由此，同樣在高密度雜質(zhì)擴(kuò)散區(qū)域30中，可以實(shí)現(xiàn)更低的電阻。
[0190]另一方面，在電容性元件形成區(qū)域AR2中，在電極16的表面、虛設(shè)電極DE的表面以及電極23的表面處，由多晶硅膜形成的導(dǎo)電膜CFl和CF2與由鈷膜形成的金屬膜彼此相互作用，導(dǎo)致形成由硅化鈷膜形成的金屬硅化物膜33。作為結(jié)果，電極16和虛設(shè)電極DE均形成為由多晶硅膜形成的導(dǎo)電膜CFl和由硅化鈷膜形成的金屬硅化物膜33的疊置結(jié)構(gòu)。而電極23形成為由多晶娃膜形成的導(dǎo)電膜CF2和由娃化鈷膜形成的金屬娃化物膜33的疊置結(jié)構(gòu)。形成由硅化鈷膜形成的金屬硅化物膜33，用于減小電極16、虛設(shè)電極DE和電極23的電阻。
[0191]然后，將未反應(yīng)的金屬膜從半導(dǎo)體襯底10之上去除。順便提及，在本第一實(shí)施例中，已經(jīng)對(duì)其中將硅化鈷膜形成為金屬硅化物膜33的示例給出描述。然而，也可以接受的是，作為金屬硅化物膜33，代替硅化鈷膜地形成例如硅化鎳膜或硅化鈦膜。
[0192]按照至此描述的方式，在存儲(chǔ)器單元形成區(qū)域ARl中可以形成存儲(chǔ)器單元，并且在電容性元件形成區(qū)域AR2中可以形成本第一實(shí)施例中的電容性元件。
[0193]順便提及，當(dāng)制造第一實(shí)施例的第三修改示例中的半導(dǎo)體器件時(shí)，在參照?qǐng)D31所述的步驟中，如前面參照?qǐng)D11所述的那樣，并不在電極16的頂表面的其中形成帽絕緣膜CPl的區(qū)域中形成金屬硅化物膜33。
[0194]然后，將參照?qǐng)D12描述布線步驟。如圖12所示，在半導(dǎo)體襯底10的前表面1a之上，形成有層間絕緣膜34。層間絕緣膜34例如由氧化硅膜形成并且可以使用例如使用TEOS(正硅酸乙酯)作為原材料的CVD方法形成。然后，使用例如CMP方法對(duì)層間絕緣膜34的表面進(jìn)行平坦化。
[0195]隨后，使用光刻技術(shù)和蝕刻技術(shù)，在層間絕緣膜34中形成接觸孔CH1、CH2和CH4。在此步驟處，在存儲(chǔ)器單元形成區(qū)域ARl中，形成有穿透層間絕緣膜34并到達(dá)源極區(qū)域或漏極區(qū)域的接觸孔CH4。而在電容性元件形成區(qū)域AR2中，形成有接觸孔CHl和CH2。接觸孔CHl穿透層間絕緣膜34并到達(dá)電極16。此外，接觸孔CH2穿透層間絕緣膜34并到達(dá)形成在與電極16側(cè)相對(duì)的虛設(shè)電極DE的側(cè)表面處的電極23的部分。
[0196]然后，在包括接觸孔CHl、CH2和CH4的底表面和內(nèi)壁的層間絕緣膜34之上，形成有鈦/氮化鈦膜。由鈦膜和氮化鈦膜的疊置膜形成鈦/氮化鈦膜并且可以使用例如濺射方法形成鈦/氮化鈦膜。鈦/氮化鈦膜具有防止例如鎢擴(kuò)散到硅中的所謂的勢壘性質(zhì)，鎢是在后續(xù)步驟中待嵌入的膜材料。
[0197]隨后，完全在半導(dǎo)體襯底10的前表面1a之上形成作為導(dǎo)電膜的鎢膜，使得填充接觸孔CH1、CH2和CH4?？梢允褂美鏑VD方法形成鎢膜。然后，通過使用例如CMP方法去除形成在層間絕緣膜34之上的鎢膜和鈦/氮化鈦膜的不必要部分。作為結(jié)果，可以形成插塞 PG1、PG2 和 PG4。
[0198]其中，在電容性元件形成區(qū)域AR2中，形成插塞PGl和PG2。作為插塞PG1，形成有嵌入在接觸孔CHl中并與電極16電耦合的導(dǎo)電膜形成的插塞PGl。作為插塞PG2，形成有嵌入在接觸孔CH2中并與電極23電耦合的導(dǎo)電膜形成的插塞PG2。順便提及，作為插塞PGl,形成有與形成在電極16的表面之上的金屬娃化物膜33接觸的插塞PGl,并且作為插塞PG2，形成有與形成在電極23之上的金屬硅化物膜33接觸的插塞PG2。
[0199]然后，在層間絕緣膜34之上，依次形成插塞PG1、PG2和PG4，例如鈦/氮化鈦膜、含銅的鋁膜和鈦/氮化鈦膜?？梢允褂美鐬R射方法形成這些膜。隨后，通過使用光刻技術(shù)和刻蝕技術(shù)，對(duì)這些膜進(jìn)行構(gòu)圖，由此形成導(dǎo)線HL1、HL2和HL4。導(dǎo)線HLl與插塞PGl電耦合；導(dǎo)線HL2與插塞PG2電耦合；并且導(dǎo)線HL4與插塞PG4電耦合。此外，在導(dǎo)線的疊置層處，形成導(dǎo)線。然而，省略這里的描述。因而，最終可以形成本第一實(shí)施例中的半導(dǎo)體器件。
[0200]<關(guān)于電極和插塞之間的耦合>
[0201]將參照附圖描述對(duì)比示例I和對(duì)比示例2的半導(dǎo)體器件。圖32是示出對(duì)比示例I的半導(dǎo)體器件的截面圖。圖33是示出對(duì)比示例2的半導(dǎo)體器件的截面圖。圖32和圖33均為示出閃速存儲(chǔ)器的存儲(chǔ)器單元的結(jié)構(gòu)和模擬電路等中形成的電容性元件的結(jié)構(gòu)的截面圖。
[0202]在對(duì)比示例I的半導(dǎo)體器件中，存儲(chǔ)器單元形成區(qū)域ARl中的相應(yīng)部分以及電容性元件形成區(qū)域AR2中除了下電極116、上電極123、接觸孔CH102和插塞PG102外的相應(yīng)部分與第一實(shí)施例的半導(dǎo)體器件的相應(yīng)部分相同。而在對(duì)比示例2的半導(dǎo)體器件中，存儲(chǔ)器單元形成區(qū)域ARl中的相應(yīng)部分以及電容性元件形成區(qū)域AR2中除了下電極116、上電極123、接觸孔CH102和插塞PG102外的相應(yīng)部分與第一實(shí)施例的半導(dǎo)體器件的相應(yīng)部分相同。
[0203]在對(duì)比示例I的半導(dǎo)體器件中，盡管未示出，但在平面圖中下電極116和上電極123具有不同的矩形形狀，并且具有疊置區(qū)域和非疊置區(qū)域，在疊置區(qū)域中下電極116和上電極123在平面圖中彼此疊置，在非疊置區(qū)域中下電極116和上電極123在平面圖中彼此不疊置。即，在圖32的X軸方向上，下電極116的長度比上電極123的長度短。在與X軸方向交叉的Y軸方向(與圖32的紙面垂直的方向)上，下電極116的長度比上電極123的長度長。在其中平面圖中下電極116與上電極123彼此疊置的因而配置的疊置區(qū)域中，形成電容性兀件。然后，在下電極116的非疊置區(qū)域中，形成有與下電極116電稱合的插塞(未示出)。而在上電極123的非疊置區(qū)域中，形成有穿透層間絕緣膜34并到達(dá)上電極123的接觸孔CH102，并形成有由嵌入在接觸孔CH102中的導(dǎo)電膜形成并與上電極123電耦合的插塞 PG102。
[0204]如圖32所示，下電極116由多晶硅膜形成的導(dǎo)電膜CFl以及在導(dǎo)電膜CFl的表面之上形成的金屬硅化物膜33形成。另一方面，在上電極123的臺(tái)階區(qū)域的側(cè)壁處，形成有由絕緣膜形成的側(cè)壁129。在上電極123的臺(tái)階區(qū)域的表面之上，不形成金屬硅化物膜33。由此，臺(tái)階區(qū)域中的上電極123具有高電阻。因而，在上電極123的非疊置區(qū)域中形成的插塞PG102無法在低電阻下與上電極123的疊置區(qū)域電耦合。因此，插塞PG102和上電極123無法在低電阻下彼此電耦合。
[0205]另一方面，在對(duì)比示例2的半導(dǎo)體器件中，在平面圖中，下電極116和上電極123具有不同的矩形形狀。然而，在平面圖中，將上電極123形成為被包括在其中形成下電極116的區(qū)域中。在平面圖中，上電極123遍及整個(gè)表面地覆蓋下電極116。由此，在對(duì)比示例2的半導(dǎo)體器件中，下電極116具有其中平面圖中下電極116和上電極123彼此疊置的疊置區(qū)域和其中平面圖中下電極116和上電極123彼此不疊置的非疊置區(qū)域。然后，在下電極116的非疊置區(qū)域中形成與下電極116電耦合的插塞(未示出)。而在下電極116的疊置區(qū)域中形成與上電極123電耦合的插塞PG102。此外，在上電極123的整個(gè)表面之上形成金屬硅化物膜33。因此，插塞PG102和上電極123可以在低電阻下彼此電耦合。
[0206]然而，在對(duì)比示例2的半導(dǎo)體器件中，電容性元件的厚度變?yōu)橄码姌O116的厚度、電容性絕緣膜27的厚度和上電極123的厚度的總和。而形成下電極116的導(dǎo)電膜CFl的厚度等于形成控制柵極電極15的導(dǎo)電膜CFl的厚度。由此，電容性元件的上電極123的頂表面的高度位置比例如存儲(chǔ)器單元中的控制柵極電極15的頂表面的高度位置更高，并且比存儲(chǔ)器單元中的源極區(qū)域或漏極區(qū)域的頂表面的高度位置更高。即，在電容性元件之上的導(dǎo)線HL2的底表面與電容性元件的上電極123的頂表面之間的厚度方向上的距離DSTl比在存儲(chǔ)器單元之上的導(dǎo)線HL4的底表面與控制柵極電極15的頂表面之間的厚度方向上的距離DST2更短，并且比導(dǎo)線HL4的底表面與源極區(qū)域或漏極區(qū)域的頂表面之間的厚度方向上的距離DST3更短。
[0207]因此，當(dāng)穿透層間絕緣膜34并到達(dá)源極區(qū)域或漏極區(qū)域的接觸孔CH4和穿透層間絕緣膜34并到達(dá)上電極123的頂表面的接觸孔CH102在同一步驟中形成時(shí)，接觸孔CH102可以穿透上電極123和電容性絕緣膜27以到達(dá)下電極116。在這樣的情況下，由嵌入在接觸孔CH102中的導(dǎo)電膜形成的插塞PG102可以引起上電極123與下電極116之間的短路，導(dǎo)致半導(dǎo)體器件的性能降低。
[0208]此外，當(dāng)半導(dǎo)體襯底10的頂表面與導(dǎo)線HL2或HL4的底表面之間的高度隨著半導(dǎo)體器件的小型化而減小時(shí)，導(dǎo)線HL2的底表面與上電極123的頂表面之間的厚度方向上的距離減少的比率大于導(dǎo)線HL4的底表面與源極區(qū)域或漏極區(qū)域的頂表面之間的厚度方向上的距離減少的比率。這導(dǎo)致以下情況的更大可能性:由嵌入在接觸孔CH102中的導(dǎo)電膜形成的插塞PG102引起上電極123與下電極116之間的短路。因此，半導(dǎo)體器件的性能進(jìn)一步降低。
[0209]<本實(shí)施例的主要特征和效果>
[0210]另一方面，在本第一實(shí)施例中，接觸孔CH2穿透層間絕緣膜34并到達(dá)電極23的在與電極16側(cè)相對(duì)的虛設(shè)電極DE的側(cè)表面處形成的部分。此外，在本第一實(shí)施例中，由嵌入在接觸孔CH2中的導(dǎo)電膜形成的插塞PG2穿透層間絕緣膜34并與電極23的在與電極16側(cè)相對(duì)的虛設(shè)電極DE的側(cè)表面處形成的部分直接電耦合。在電極23的與電極16側(cè)相對(duì)的虛設(shè)電極DE側(cè)上的部分處，以虛設(shè)電極DE作為核心部分形成有作為側(cè)壁的電極23。在這樣的配置的情況下，插塞PG2可以經(jīng)由形成在電極23的表面處并具有相對(duì)較小電阻的金屬硅化物膜33與電極23的任意部分電耦合。由此插塞PG2可以在低電阻下與電極23的任意部分電耦合。
[0211]而在本第一實(shí)施例中，在平面圖中，電極23的在與電極16側(cè)相對(duì)的虛設(shè)電極DE的側(cè)表面處形成的部分不疊置電極16。因此，接觸孔CH2并不穿透層間絕緣膜34、電極23和電容性絕緣膜27而到達(dá)電極16。因而，由嵌入在接觸孔CH2中的導(dǎo)電膜形成的插塞PG2并不引起電極23與電極16之間的短路。因此，可以改善半導(dǎo)體器件的性能。
[0212]順便提及，如圖8所示，在第一實(shí)施例的第二修改示例中，在電極23的形成于電極16的頂表面之上的部分的側(cè)表面處，形成有由絕緣膜形成的側(cè)壁29c。然而，與圖32所示對(duì)比示例I中在上電極123的臺(tái)階區(qū)域中形成與由絕緣膜形成的側(cè)壁129所在的側(cè)表面的高度相比，第一實(shí)施例的第二修改示例中形成側(cè)壁29c所在的側(cè)表面的高度更小。由此，與插塞PG102與下電極123在低電阻下無法彼此電耦合的情況相比，在第一實(shí)施例的第二修改示例中，插塞PG2與電極23可以在低電阻下彼此電耦合。
[0213]第二實(shí)施例
[0214]在第一實(shí)施例中，示出了其中形成虛設(shè)電極DE并且插塞PG2與電極23的在虛設(shè)電極DE的側(cè)表面處形成的部分電耦合的示例(見圖3)。另一方面，在第二實(shí)施例中，將對(duì)其中不形成虛設(shè)電極DE并且在電極16中形成開口 0P2使得插塞PG2與形成在電極16中形成的開口 0P2的內(nèi)部中的電極23電耦合的示例給出描述(見稍后描述的圖35)。
[0215]圖34是示出第二實(shí)施例中的電容性元件的平面圖。圖35是示出第二實(shí)施例中的電容性元件的截面圖。圖35是沿著圖34的線A-A的截面圖。如圖34和圖35所示，除了電極16、電極23、插塞PGl和插塞PG2的布局之外,本第二實(shí)施例的半導(dǎo)體器件可以設(shè)定成與第一實(shí)施例的半導(dǎo)體器件相同。
[0216]如圖34和圖35所示，半導(dǎo)體器件具有由在元件隔離區(qū)域11之上形成的導(dǎo)電膜CFl形成，但與第一實(shí)施例不同的是，不具有虛設(shè)電極DE (見圖3)。另一方面，與第一實(shí)施例不同，半導(dǎo)體器件具有穿透電極16的開口 0P2。然后，半導(dǎo)體器件具有形成在開口 0P2內(nèi)部的導(dǎo)電膜CF2和一體化地形成在電極16的周緣側(cè)表面處的導(dǎo)電膜CF2形成的電極23。電極23由例如多晶硅膜形成的導(dǎo)電膜CF2和形成在導(dǎo)電膜CF2的表面處的例如硅化鈷膜形成的金屬娃化物膜33形成。
[0217]順便提及，與第一實(shí)施例一樣，在電極16與電極23之間形成有由絕緣膜IF2形成的電容性絕緣膜27。然后，電極16、電極23和電容性絕緣膜27形成電容性元件。以使得覆蓋電極16、電極23和電容性絕緣膜27形成的電容性元件這樣的方式形成層間絕緣膜34。在層間絕緣膜34中，形成有作為耦合孔的接觸孔CHl和CH2。
[0218]接觸孔CHl穿透層間絕緣膜34并到達(dá)電極16。插塞PGl由嵌入在接觸孔CHl中的導(dǎo)電膜形成并與電極16直接電耦合。
[0219]接觸孔CH2穿透層間絕緣膜34并到達(dá)電極23。插塞PG2由嵌入在接觸孔CH2中的導(dǎo)電膜形成并且與電極23直接電耦合。在這樣的配置的情況下，由嵌入在接觸孔CH2中的導(dǎo)電膜形成的插塞PG2可以經(jīng)由形成在電極23的表面處并具有相對(duì)較小電阻的金屬硅化物膜33而與電極23的任意部分電耦合。由此，插塞PG2可以在低電阻下與電極23的任意部分電f禹合。
[0220]同樣在本第二實(shí)施例中，在平面圖中電極16和電極23形成在不同區(qū)域中。這樣的配置消除了接觸孔CH2穿透電極23并到達(dá)電極16的擔(dān)心。這可以防止電極23與電極16之間經(jīng)由插塞PG2電短路。
[0221]優(yōu)選地，半導(dǎo)體器件具有穿透電極16的多個(gè)開口 0P2和形成在多個(gè)開口 0P2的各自內(nèi)部中的電極23。多個(gè)開口 0P2分別在Y軸方向延伸并且在X軸方向上排列。因而，半導(dǎo)體器件具有穿透電極16的多個(gè)開口 0P2和形成在多個(gè)開口 0P2的各自內(nèi)部的電極23。這導(dǎo)致與電極16的側(cè)表面相對(duì)的電極23的側(cè)表面的更大面積。由此可以容易地增加電容性元件的容量。
[0222]順便提及，與第一實(shí)施例一樣，當(dāng)對(duì)導(dǎo)電膜CFl進(jìn)行構(gòu)圖時(shí)，防止開口 0P2穿透導(dǎo)電膜CF1。這也可適用于第二實(shí)施例和第二實(shí)施例的各個(gè)修改示例。在此步驟處，半導(dǎo)體器件具有形成在電極16中的開口 0P2。
[0223]<電容性元件的第一修改示例>
[0224]圖36是示出第二實(shí)施例的第一修改示例中的電容性元件的平面圖。圖37是示出第二實(shí)施例的第一修改示例的電容性元件的截面圖。圖37是沿著圖36的線A-A的截面圖。
[0225]本第一修改示例中的電容性元件與參照?qǐng)D34和圖35描述的第二實(shí)施例中的電容性元件的不同之處在于，電極23不僅形成在穿透電極16的各開口 0P2的內(nèi)部和電極16的周緣側(cè)表面中，而且形成在電極16的頂表面的局部區(qū)域中。本第一修改示例中的電容性元件在其它方面與第二實(shí)施例中的電容性兀件相同。
[0226]如圖36所示，電極16在平面圖中具有矩形形狀并且一體化地形成。順便提及，同樣在本第一修改不例中，與第二實(shí)施例一樣，不形成虛設(shè)電極DE (見圖3)。
[0227]除了開口 0P2的內(nèi)部以及電極16的周緣側(cè)表面之外，電極23也形成在電極16的頂表面的局部區(qū)域中。此外，在形成于電極16的頂表面之上的電極23的部分的側(cè)表面處，形成有由絕緣膜形成的側(cè)壁29c。
[0228]在本第一修改示例中，各接觸孔CH2穿透層間絕緣膜34并到達(dá)平面圖中覆蓋開口0P2的區(qū)域中的電極23。此外，由嵌入在接觸孔CH2中的導(dǎo)電膜形成的插塞PG2與平面圖中覆蓋開口 0P2的區(qū)域中的電極23電耦合。作為結(jié)果，即使當(dāng)接觸孔CH2穿透層間絕緣膜34使得對(duì)電極23過刻蝕時(shí)，可以防止接觸孔CH2穿透電容性絕緣膜27并到達(dá)電極16。這可以防止由嵌入在接觸孔CH2中的導(dǎo)電膜形成的插塞PG2引起電極16與電極23之間的短路。由此可以改善半導(dǎo)體器件的性能。
[0229]同樣在本第一修改示例中，與第二實(shí)施例一樣，插塞PG2可以與電極23的任意部分電耦合。這可以放置電極16與電極23之間的電短路。因此可以容易地對(duì)準(zhǔn)接觸孔CH2。
[0230]另一方面，在第一修改示例中，與第二實(shí)施例相比，電極16的頂表面與電極23的底表面彼此相對(duì)。由此,可以容易地增加電容性元件的容量。
[0231]然后，將對(duì)其中改變形成電極23的導(dǎo)電膜CF2的厚度與開口 0P2的開口寬度的比率的情況給出描述。
[0232]圖38是示出又一示例中的電容性元件的平面圖。圖39和圖40均為示出又一示例中的電容性元件的截面圖。圖39和圖40均為沿著圖38的線A-A的截面圖。
[0233]順便提及，在圖38至圖40所示示例中，將對(duì)其中形成穿透電極16的兩個(gè)開口 0P2的情況給出描述。
[0234]開口 0P2的開口寬度稱為開口寬度WTl，并且形成電極23的導(dǎo)電膜CF2的厚度稱為厚度TH1。然后，在圖39所示示例中，假設(shè)下列表達(dá)式(I)成立:
[0235]WTl ^ 2 X THl 表達(dá)式(I)。
[0236]在這種情況下，如圖39所示，開口 0P2的內(nèi)部可以利用導(dǎo)電膜CF2填充。當(dāng)開口0P2的內(nèi)部因而填充有導(dǎo)電膜CF2時(shí)，由嵌入在接觸孔CH2中的導(dǎo)電膜形成的插塞PG2與平面圖中覆蓋開口 0P2的區(qū)域中的電極23電耦合，該接觸孔CH2穿透層間絕緣膜34并到達(dá)平面圖中覆蓋開口 0P2的區(qū)域中的電極23。作為結(jié)果，即使當(dāng)接觸孔CH2穿透層間絕緣膜34使得電極23過刻蝕時(shí)，也可以防止電極16與電極23之間通過由嵌入在接觸孔CH2中的導(dǎo)電膜形成的插塞PG2短路。由此可以改善半導(dǎo)體器件的性能。
[0237]順便提及，在圖39中，開口 0P2的開口寬度WTl示出為在開口 0P2的側(cè)表面處形成有電容性絕緣膜27的開口寬度(這也適用于圖40)。
[0238]另一方面，即使當(dāng)導(dǎo)電膜的厚度THl和開口寬度WTl不滿足表達(dá)式(I)時(shí)，如圖40所示，也可以進(jìn)一步利用由絕緣膜形成的側(cè)壁29d填充導(dǎo)電膜CF2的每個(gè)間隙。這里，形成側(cè)壁29d的絕緣膜的厚度設(shè)定在厚度TH2，其等于形成側(cè)壁29c的絕緣膜的厚度。在這種情況下，在圖40所示示例中，假設(shè)下列表達(dá)式(2)成立:
[0239]2 X THKffTl ^ 2 X (TH1+TH2) 表達(dá)式(2)
[0240]在這種情況下，如圖40所示，在開口 0P2的底表面和側(cè)表面處形成導(dǎo)電膜CF2。形成側(cè)壁29d的絕緣膜形成在開口 0P2的內(nèi)部中以及導(dǎo)電膜CF2之上。由此，開口 0P2的內(nèi)部可以經(jīng)由導(dǎo)電膜CF2填充有側(cè)壁29d。即使當(dāng)開口 0P2的內(nèi)部經(jīng)由導(dǎo)電膜CF2填充有側(cè)壁29d時(shí)，嵌入在接觸孔CH2中的插塞PG2與在平面圖中覆蓋開口 0P2的區(qū)域中的電極23電耦合，該接觸孔CH2穿透層間絕緣膜34并到達(dá)在平面圖中覆蓋開口 0P2的區(qū)域中的電極23。作為結(jié)果，即使當(dāng)接觸孔CH2穿透層間絕緣膜34使得電極23過刻蝕時(shí)，也可以防止電極16與電極23之間通過由嵌入在接觸孔CH2中的導(dǎo)電膜形成的插塞PG2短路。由此可以改善半導(dǎo)體器件的性能。
[0241]<電容性元件的第二修改示例>
[0242]圖41是示出第二實(shí)施例的第二修改示例中的電容性元件的平面圖。圖42是示出第二實(shí)施例的第二修改示例中的電容性元件的截面圖。圖42是沿著圖41的線A-A的截面圖。
[0243]本第二修改示例的電容性元件與參照?qǐng)D34和圖35描述的第二實(shí)施例的半導(dǎo)體器件的不同之處在于，帽絕緣膜CPl形成在電極16的頂表面的局部區(qū)域中。在其它方面，本第二修改示例的電容性元件與第二實(shí)施例的電容性元件相同。
[0244]如圖41和圖42所示，在電極16的布置在圍繞開口 0P2的區(qū)域中的部分之上，形成有帽絕緣膜CPl。帽絕緣膜CPl由諸如氮化硅膜的絕緣膜IF3形成。
[0245]順便提及，在電極16的頂表面的其中形成帽絕緣膜CPl的區(qū)域中未形成有金屬硅化物膜33。另一方面，在插塞PGl的附近的電極16的頂表面區(qū)域中，形成金屬硅化物膜33，而不形成帽絕緣膜CPl。
[0246]同樣在本第二修改示例中，與第二實(shí)施例一樣，插塞PG2可以在低電阻下與電極23的任意部分耦合。因而可以防止電極16與電極23之間通過插塞PG2短路。作為結(jié)果，可以容易地增加電容性元件的容量。
[0247]另一方面，在本第二修改示例中，在平面圖中經(jīng)由電容性絕緣膜27與電極23接觸的電極16的區(qū)域覆蓋有帽絕緣膜CP1。因此，在本第二修改示例中，與第二實(shí)施例相比，可以更可靠地防止電極16與電極23之間的電短路。
[0248]<用于制造半導(dǎo)體器件的方法>
[0249]關(guān)于本第二實(shí)施例的用于制造半導(dǎo)體器件的方法，可以執(zhí)行與第一實(shí)施例中參照?qǐng)D14至圖16、圖20至圖22、圖25至圖31和圖12描述的步驟相同的步驟。
[0250]然而，在本第二實(shí)施例中，當(dāng)在與參照?qǐng)D16所述的步驟相同的步驟中對(duì)導(dǎo)電膜CFl進(jìn)行構(gòu)圖時(shí)，形成開口 0P2(見圖35)。此外，在與參照?qǐng)D20所述步驟相同的步驟中，在包括每個(gè)開口 0P2的內(nèi)部和電極16的表面的半導(dǎo)體襯底10之上形成絕緣膜IF2。而在與參照?qǐng)D22所述步驟相同的步驟中，對(duì)導(dǎo)電膜CF2進(jìn)行回刻蝕。作為結(jié)果，導(dǎo)電膜CFl經(jīng)由絕緣膜IF2留在每個(gè)開口 0P2的內(nèi)部和電極16的周緣側(cè)表面處。此外，在與參照?qǐng)D12所述步驟的相同步驟中，以使得穿透層間絕緣膜34并到達(dá)在平面圖中覆蓋開口 0P2的區(qū)域中的開口 0P2的內(nèi)部中形成的電極23這樣的方式來形成接觸孔CH2，并且將插塞PG2與形成在每個(gè)開口 0P2內(nèi)部中的電極23電耦合。
[0251 ] <本實(shí)施例的主要特征和效果>
[0252]在本第二實(shí)施例中，在穿透電極16的開口 0P2的每個(gè)內(nèi)部中形成電極23。然后，在本第二實(shí)施例中，與第一實(shí)施例一樣，由嵌入在接觸孔CH2中的導(dǎo)電膜形成的插塞PG2穿透層間絕緣膜34并與形成在開口 0P2內(nèi)部中的電極23電耦合。在形成于每個(gè)開口的內(nèi)部中的電極23的表面處，形成有金屬硅化物膜33。利用這樣的配置，插塞PG2可以經(jīng)由形成在電極23表面處的具有相對(duì)較小電阻的金屬娃化物膜33,而與形成在每個(gè)開口 0P2內(nèi)部中的電極23的任意部分電耦合。由此，插塞PG2可以在低電阻下與形成在每個(gè)開口 0P2內(nèi)部中的電極23的任意部分耦合。
[0253]此外，在本第二實(shí)施例中，在每個(gè)開口 0P2內(nèi)部中形成的電極23在平面圖中不疊置電極16。因此，接觸孔CH2不穿透層間絕緣膜34、電極23和電容性絕緣膜27而到達(dá)電極16，并且由嵌入在接觸孔CH2中的導(dǎo)電膜形成的插塞PG2并不引起電極23與電極16之間的短路。因此可以改善半導(dǎo)體器件的性能。
[0254]第三實(shí)施例
[0255]在第一實(shí)施例中，示出了其中形成虛設(shè)電極DE并且插塞PG2與電極23的在虛設(shè)電極DE的側(cè)表面處形成的部分電耦合的示例(見圖3)。另一方面，在第三實(shí)施例中，將對(duì)其中不形成虛設(shè)電極DE并且每個(gè)插塞PG3與電極23的布置在相鄰線部分LPl之間的部分電耦合的示例給出描述(見稍后描述的圖43)。
[0256]圖43是示出第三實(shí)施例中的電容性元件的平面圖。順便提及，圖43的沿線A-A的截面圖與參照?qǐng)D5描述的第一實(shí)施例的第一修改示例中的電容性元件的截面圖。如圖43和圖5所示，除了未形成虛設(shè)電極DE (見圖3)外，可以設(shè)定本第三實(shí)施例的電容性元件與第一實(shí)施例的第一修改示例中的電容性元件相同。
[0257]因此，在本第三實(shí)施例中，不形成第一實(shí)施例的第一修改示例中的插塞PG2(見圖4)，僅形成插塞PGl和插塞PG3。
[0258]同樣在本第三實(shí)施例中，與第一實(shí)施例一樣，每個(gè)插塞PG3可以在低電阻下與電極23的布置在相鄰線部分LPl之間的部分電耦合。這可以防止電極16與電極23之間電短路。因此可以容易地增加電容性元件的容量。
[0259]另一方面，在本第三實(shí)施例中，與第一實(shí)施例的第一修改示例一樣，與第一實(shí)施例相比，線部分LPl的寬度變得更大，而插塞PGl可以與線部分直接電耦合。由此插塞PGl可以在更低電阻下與電極16電耦合。
[0260]順便提及，與第一實(shí)施例一樣，當(dāng)對(duì)導(dǎo)電膜CFl構(gòu)圖時(shí)，防止形成在相鄰線部分LPl之間的開口 OPl (見圖6)穿透導(dǎo)電膜CF1。這也可適用于第三實(shí)施例和第三實(shí)施例的各個(gè)修改示例。在這種情況下，電極16包括耦合部分CN1，如圖6所示耦合部分CNl耦合相鄰線部分LPl的底部。
[0261]<電容性元件的第一修改示例>
[0262]圖44是示出第三實(shí)施例的第一修改示例中的電容性元件的平面圖。順便提及，沿著圖44的線A-A的截面圖與參照?qǐng)D5所述的第一實(shí)施例的第一修改示例的電容性元件的截面圖相同。
[0263]本第一修改示例中的電容性元件與參照?qǐng)D43所述的第三實(shí)施例中的電容性元件的不同之處在于，布置線部分LP2，以及多個(gè)插塞PGl不僅與多個(gè)線部分LPl的各個(gè)線部分而且與線部分LP2直接電耦合。在其它一些方面，本第一修改示例中的電容性元件與第三實(shí)施例中的電容性元件相同。
[0264]如圖44所示，電極16包括多個(gè)線部分LPl和線部分LP2。在平面圖中，多個(gè)線部分LPl分別在Y軸方向上延伸并且在X軸方向上排列。在平面圖中，線部分LP2在X軸方向上延伸并且在Y軸方向上與多個(gè)線部分LPl的一側(cè)上的端部耦合。利用這樣的配置，多個(gè)線部分LPl經(jīng)由線部分LP2彼此電耦合。包括多個(gè)線部分LPl和線部分LP2的電極16在平面圖中具有梳狀形狀。
[0265]接觸孔CHl穿透層間絕緣膜34(見圖5)，并且不僅到達(dá)多個(gè)線部分LPl而且到達(dá)線部分LP2。插塞PGl均由嵌入在各接觸孔CHl中的導(dǎo)電膜形成，而且不僅與多個(gè)線部分LPl而且與線部分LPl電耦合。
[0266]同樣在本第一修改不例中，與第三實(shí)施例一樣，插塞PG3可以在低電阻下與電極23的任意部分電耦合。這可以放置電極16與電極23之間電短路。因此，可以容易地增加電容性元件的容量。
[0267]另一方面，在本第一修改不例中，與第三實(shí)施例相比，與電極16的側(cè)表面相對(duì)的電極23的側(cè)表面的面積增加。由此可以容易地增加電容性元件的容量。此外，在本第一修改示例中，與第三實(shí)施例相比，與電極16直接電耦合的插塞PGl的數(shù)量增加。由此插塞PGl可以在更低電阻下與電極16電耦合。
[0268]<電容性元件的第二修改示例>
[0269]圖45是示出第三實(shí)施例的第二修改示例中的電容性元件的平面圖。圖46是示出第三實(shí)施例的第二修改示例中的電容性元件的截面圖。圖46是沿著圖45的線A-A的截面圖。
[0270]本第二修改示例的電容性元件與參照?qǐng)D44和圖45所述的第三實(shí)施例的第一修改示例的電容性元件的不同之處在于，帽絕緣膜CPl形成在電極16的頂表面的局部區(qū)域中。在其它一些方面，本第二修改示例的電容性元件與第三實(shí)施例的第一修改示例中的電容性元件相同。
[0271]如圖45和圖46所示，帽絕緣膜CPl至少形成在線部分LPl之上并且在線部分LP2的一部分之上(即在電極16的一部分之上)的、平面圖中經(jīng)由電容性絕緣膜27與電極23接觸的區(qū)域中。帽絕緣膜CPl由諸如氮化硅膜之類的絕緣膜IF3形成。
[0272]順便提及，在其中形成帽絕緣膜CPl的每個(gè)線部分LPl的頂表面區(qū)域中，未形成有金屬硅化物膜33。另一方面，在插塞PGl附近的線部分LP2的頂表面區(qū)域中，形成有金屬硅化物膜33，而未形成有帽絕緣膜CPl。
[0273]此外，在本第二修改示例中，在線部分LPl之上不形成金屬硅化物膜33。由此，插塞PGl不與線部分LPl直接電耦合，而與線部分LP2直接電耦合。
[0274]同樣在本第二修改不例中，與第三實(shí)施例的第一修改不例一樣，插塞PG3可以在低電阻下與電極23的任意部分電耦合。因而可以防止電極16與電極23之間通過插塞PG3電短路。因此可以容易地增加電容性元件的容量。
[0275]另一方面，在本第二修改示例中，經(jīng)由電容性絕緣膜27與電極23接觸的電極16的區(qū)域覆蓋有帽絕緣膜CP1。因此，在本第二修改示例中，與第三實(shí)施例的第一修改示例相t匕，可以更可靠地防止彼此相鄰的電極16與電極23之間電短路。
[0276]<用于制造半導(dǎo)體器件的方法>
[0277]對(duì)于本第三實(shí)施例的用于制造半導(dǎo)體器件的方法，可以執(zhí)行與第一實(shí)施例中參照?qǐng)D14至圖16、圖20至圖22、圖25至圖31和圖12所述步驟相同的步驟。
[0278]然而，在本第三實(shí)施例中，當(dāng)在與參照?qǐng)D16所述步驟相同的步驟中對(duì)導(dǎo)電膜CFl進(jìn)行構(gòu)圖時(shí)，不形成虛設(shè)電極DE (見圖16)，并且包括分別在Y軸方向延伸并在X軸方向排列(見圖43)的多個(gè)線部分LPl的電極16由導(dǎo)電膜CFl形成。此外，在與參照?qǐng)D20所述步驟相同的步驟中，不形成虛設(shè)電極DE(見圖16)。由此，在包括電極16的表面的半導(dǎo)體襯底10之上形成有絕緣膜IF2。此外，在與參照?qǐng)D22所述步驟相同的步驟中，不形成虛設(shè)電極DE (見圖22)。由此，對(duì)導(dǎo)電膜CF2進(jìn)行回刻蝕，由此將導(dǎo)電膜CFl經(jīng)由絕緣膜IF2留在電極16的周緣側(cè)表面處。而且，在與參照?qǐng)D12所述步驟相同的步驟中，以使得穿透層間絕緣膜34并到達(dá)布置在相鄰線部分LPl之間的電極23的部分這樣的方式形成接觸孔CH3。因而，插塞PG3與布置在相鄰線部分LPl之間的電極23的部分電耦合。
[0279]<本實(shí)施例的主要特征和效果>
[0280]在本第三實(shí)施例中，與第一實(shí)施例一樣，由嵌入在每個(gè)接觸孔CH3中的導(dǎo)電膜形成的接觸插塞PG3穿透層間絕緣膜34，并且與布置在相鄰線部分LPl之間的電極23的部分直接電耦合。在電極23的布置在相鄰線部分LPl之間的部分處，形成有金屬硅化物膜33。利用這樣的配置，插塞PG3可以經(jīng)由在電極23表面處形成的具有相對(duì)較小電阻的金屬硅化物膜33與電極23的任意部分電耦合。由此，插塞PG3可以在低電阻下與電極23的任意部分電I禹合。
[0281]此外，在本第三實(shí)施例中，電極23在平面圖中不與電極16疊置。因此，接觸孔CH3不穿透層間絕緣膜34、電極23和電容性絕緣膜27而到達(dá)電極16。此外，電極23和電極16不通過由嵌入在接觸孔CH3中的導(dǎo)電膜形成的插塞PG3短路。因此可以改善半導(dǎo)體器件的性能。
[0282]第四實(shí)施例
[0283]在第一實(shí)施例中，示出了其中一個(gè)電容性元件形成在元件隔離區(qū)域之上的示例。在第四實(shí)施例中，將對(duì)其中多個(gè)電容性元件形成在導(dǎo)電半導(dǎo)體襯底之上的配置給出描述。
[0284]本第四實(shí)施例中的電容性元件的平面布局與參照?qǐng)D2所述的第一實(shí)施例中的電容性元件的平面布局相同。本第四實(shí)施例和第一實(shí)施例之間的不同之處出現(xiàn)在截面圖中。
[0285]圖47是第四實(shí)施例中的電容性元件的截面圖。圖47對(duì)應(yīng)于沿著圖2的線A-A的截面圖。
[0286]如圖47所示，在半導(dǎo)體襯底10中，形成有元件隔離區(qū)域11。在插入在元件隔離區(qū)域11之間的有源區(qū)域中，形成有電容性元件。即，本第四實(shí)施例的半導(dǎo)體器件具有包括半導(dǎo)體襯底10作為電極的下電極、包括形成在半導(dǎo)體襯底10之上的絕緣膜IFl的電容性絕緣膜14和包括形成在電容性絕緣膜14之上的電極16的上電極。然后，包括半導(dǎo)體襯底10作為電極的下電極、電容性絕緣膜14和包括電極16的上電極形成第一電容性元件。
[0287]此外,與第一實(shí)施例一樣，電極16、電容性絕緣膜27和電極23形成第二電容性兀件。
[0288]順便提及，盡管未示出，但包括半導(dǎo)體襯底10作為電極的下電極、電容性絕緣膜27和包括電極23的上電極也可以形成第三電容性元件。
[0289]用于制造本第四實(shí)施例中的半導(dǎo)體器件的方法與用于制造第一實(shí)施例中的電容性元件的方法相同，除了電容性元件形成在作為插入在元件隔離區(qū)域11之間的有源區(qū)域的半導(dǎo)體襯底10之上。
[0290]在本第四實(shí)施例中，形成第一電容性元件和第二電容性元件。因此，第一電容性元件和第二電容性元件彼此并聯(lián)耦合。作為結(jié)果，可以形成占用面積等于第一實(shí)施例中且容量值大于第一實(shí)施例中的電容性元件。第一電容性元件和第二電容性元件的并聯(lián)耦合可以通過將半導(dǎo)體襯底10與電極23設(shè)定在同一電位來實(shí)現(xiàn)。
[0291]順便提及，在本第四實(shí)施例中，第一實(shí)施例的電容性元件不形成在元件隔離區(qū)域11之上，而是形成在插入于元件隔離區(qū)域11之間的半導(dǎo)體襯底10之上。然而，本第四實(shí)施例也可適用于其中包括第一實(shí)施例的各個(gè)實(shí)施例以及實(shí)施例的各個(gè)修改示例中的每個(gè)電容性元件不形成在元件隔離區(qū)域11之上而形成在插入于元件隔離區(qū)域11之間的半導(dǎo)體襯底10之上的情況。
[0292]至此，通過實(shí)施例的方式具體地描述了本發(fā)明人作出的本發(fā)明。然而自然理解到的是，本發(fā)明并不限于實(shí)施例，而是可以在不脫離其精神的情況下進(jìn)行各種變化。
[0293]本發(fā)明至少包括以下實(shí)施例。
[0294][附加聲明I]
[0295]一種用于制造半導(dǎo)體器件的方法，包括以下步驟:
[0296](a)在半導(dǎo)體襯底之上形成第一導(dǎo)電膜，
[0297](b)對(duì)第一導(dǎo)電膜進(jìn)行構(gòu)圖，并且形成由第一導(dǎo)電膜形成的第一電極,并且與第一電極遠(yuǎn)離地形成由第一導(dǎo)電膜形成的第一虛設(shè)電極，
[0298](C)在包括第一電極的表面和第一虛設(shè)電極的表面的半導(dǎo)體襯底之上形成第一絕緣膜，
[0299](d)在第一絕緣膜之上形成第二導(dǎo)電膜，
[0300](e)對(duì)第二導(dǎo)電膜進(jìn)行回刻蝕，并將第二導(dǎo)電膜經(jīng)由第一絕緣膜留在第一電極與第一虛設(shè)電極之間、第一電極的周緣側(cè)表面處以及第一虛設(shè)電極的周緣側(cè)表面處，由此形成第二電極，
[0301](f)去除第一絕緣膜的未覆蓋有第二電極的部分，并形成在第一電極和第二電極之間的由第一絕緣膜形成的第一電容性絕緣膜，
[0302](g)以使得覆蓋第一電極、第二電極和第一電容性絕緣膜這樣的方式形成層間絕緣膜，
[0303](h)形成穿透層間絕緣膜并到達(dá)第一電極的第一耦合孔以及穿透層間絕緣膜并到達(dá)形成在與第一電極側(cè)相對(duì)的第一虛設(shè)電極的側(cè)表面處的第二電極的第一部分的第二耦合孔，以及
[0304](i)形成由嵌入在第一I禹合孔中的第三導(dǎo)電膜形成并與第一電極電I禹合的第一率禹合電極，并且形成由嵌入在第二稱合孔中的第三導(dǎo)電膜形成并與第二電極的第一部分電率禹合的第二耦合電極，
[0305]其中在步驟(f)中，第一電極、第二電極和第一電容性絕緣膜形成第一電容性元件。
[0306][附加聲明2]
[0307]根據(jù)附加聲明I所述的用于制造半導(dǎo)體器件的方法，
[0308]其中在步驟(e)中，對(duì)第二導(dǎo)電膜進(jìn)行構(gòu)圖和回刻蝕，并由此將第二導(dǎo)電膜經(jīng)由第一絕緣膜留在第一電極與第一虛設(shè)電極之間、在第一電極的周緣側(cè)表面處、在第一虛設(shè)電極的周緣側(cè)表面處以及第一電極的頂表面的局部區(qū)域中，由此形成第二電極。
[0309][附加聲明3]
[0310]根據(jù)附加聲明I所述的用于制造半導(dǎo)體器件的方法包括:
[0311]步驟(j):在步驟(f)之后且在步驟(g)之前，在第一導(dǎo)電膜的表面處形成第一金屬硅化物膜并且在第二導(dǎo)電膜的表面處形成第二金屬硅化物膜，
[0312]其中在步驟(i)中，形成與第一金屬硅化物膜接觸的第一耦合電極，并且形成與第二金屬硅化物膜接觸的第二耦合電極。
[0313][附加聲明4]
[0314]根據(jù)附加聲明I所述的用于制造半導(dǎo)體器件的方法包括:
[0315]步驟(k):在步驟(a)之前，在半導(dǎo)體襯底的第一主表面?zhèn)壬系牡谝粎^(qū)域中以及在半導(dǎo)體襯底的第一主表面?zhèn)壬系牡诙^(qū)域中，在半導(dǎo)體襯底的第一主表面處形成第二絕緣膜，
[0316]其中在步驟(a)中，在第一區(qū)域和第二區(qū)域中的第二絕緣膜之上形成第一導(dǎo)電膜，
[0317]其中在步驟(b)中，在第一區(qū)域和第二區(qū)域中對(duì)第一導(dǎo)電膜和第二絕緣膜進(jìn)行構(gòu)圖，并且在第一區(qū)域中形成第一電極和第一虛設(shè)電極，并在第二區(qū)域中形成由第一導(dǎo)電膜形成的第一柵極電極和在第一柵極電極與半導(dǎo)體襯底之間的由第二絕緣膜形成的第一柵極絕緣膜，
[0318]其中在步驟(C)中，在包括第一電極的表面、第一虛設(shè)電極的表面和第一區(qū)域與第二區(qū)域中的第一柵極電極的表面的半導(dǎo)體襯底之上形成第一絕緣膜，
[0319]其中在步驟(d)中，在第一區(qū)域和第二區(qū)域中的第一絕緣膜之上形成第二導(dǎo)電膜，
[0320]其中在步驟(e)中，在第一區(qū)域和第二區(qū)域中對(duì)第二導(dǎo)電膜進(jìn)行回刻蝕，由此在第一區(qū)域中形成第二電極，并且將第二導(dǎo)電膜經(jīng)由第一絕緣膜留在第一柵極電極的側(cè)表面處，由此在第二區(qū)域中形成第二柵極電極，以及
[0321]其中在步驟(f)中，在第一區(qū)域和第二區(qū)域中去除第一絕緣膜的未覆蓋有第二電極和第二柵極電極中任何一個(gè)的一部分，在第一區(qū)域中形成第一電容性絕緣膜，并且在第二區(qū)域中形成由第一柵極電極與第二柵極電極之間的第一絕緣膜以及第二柵極電極與半導(dǎo)體襯底之間的第一絕緣膜形成的第二柵極絕緣膜，
[0322]該方法包括:
[0323]步驟(I):在步驟(f)之后且在步驟(g)之前，在第二區(qū)域中與半導(dǎo)體襯底中的第一柵極電極和第二柵極電極對(duì)準(zhǔn)地形成源極區(qū)域和漏極區(qū)域，
[0324]其中在步驟(g)中，以使得覆蓋第一電極、第二電極、第一電容性絕緣膜、第一柵極電極、第二柵極電極、第二柵極絕緣膜、第一區(qū)域和第二區(qū)域中的源極區(qū)域和漏極區(qū)域這樣的方式形成層間絕緣膜，
[0325]其中在步驟(h)中，在第一區(qū)域中形成第一耦合孔和第二耦合孔，并且在第二區(qū)域中形成穿透層間絕緣膜并到達(dá)源極區(qū)域的第三耦合孔和穿透層間絕緣膜并到達(dá)漏極區(qū)域的第四耦合孔，
[0326]其中在步驟(i)中，在第一區(qū)域中形成第一耦合電極和第二耦合電極，并且在第二區(qū)域中形成由嵌入在第三耦合孔中的第三導(dǎo)電膜形成且與源極區(qū)域電耦合的第三耦合電極以及由嵌入在第四耦合孔中的第三導(dǎo)電膜形成且與漏極區(qū)域電耦合的第四耦合電極，以及
[0327]其中在步驟(I)中，第一柵極絕緣膜、第一柵極電極、第二柵極電極和第二柵極絕緣膜形成存儲(chǔ)器單元。
[0328][附加聲明5]
[0329]根據(jù)附加聲明I所述的用于制造半導(dǎo)體器件的方法，包括:
[0330]步驟(m):在步驟(a)之前，在半導(dǎo)體襯底中形成元件隔離區(qū)域，
[0331]其中在步驟(a)中，在元件隔離區(qū)域之上形成第一導(dǎo)電膜。
[0332][附加聲明6]
[0333]一種用于制造半導(dǎo)體器件的方法，包括以下步驟:
[0334](a)在半導(dǎo)體襯底之上形成第一導(dǎo)電膜，
[0335](b)對(duì)第一導(dǎo)電膜進(jìn)行構(gòu)圖，并形成由第一導(dǎo)電膜形成的第一電極和穿透第一電極的第一開口，
[0336](C)在包括第一開口的內(nèi)部和第一電極的表面的半導(dǎo)體襯底之上形成第一絕緣膜，
[0337](d)在第一絕緣膜之上形成第二導(dǎo)電膜，
[0338](e)對(duì)第二導(dǎo)電膜進(jìn)行回刻蝕，并將第二導(dǎo)電膜經(jīng)由第一絕緣膜留在第一開口的內(nèi)部以及第一電極的周緣側(cè)表面處，由此形成第二電極，
[0339](f)去除第一絕緣膜的未覆蓋有第二電極的部分，并形成在第一電極和第二電極之間的由第一絕緣膜形成的第一電容性絕緣膜，
[0340](g)以使得覆蓋第一電極、第二電極和第一電容性絕緣膜這樣的方式形成層間絕緣膜，
[0341](h)形成穿透層間絕緣膜并到達(dá)第一電極的第一耦合孔以及穿透層間絕緣膜并到達(dá)第二電極的第二耦合孔，以及
[0342](i)形成由嵌入在第一I禹合孔中的第三導(dǎo)電膜形成并與第一電極電I禹合的第一率禹合電極，并且形成由嵌入在第二耦合孔中的第三導(dǎo)電膜形成并與第二電極電耦合的第二耦合電極，
[0343]其中在步驟(f)中，第一電極、第二電極和第一電容性絕緣膜形成第一電容性元件。
[0344][附加聲明7]
[0345]一種用于制造半導(dǎo)體器件的方法，包括以下步驟:
[0346](a)在半導(dǎo)體襯底之上形成第一導(dǎo)電膜，
[0347](b)對(duì)第一導(dǎo)電膜進(jìn)行構(gòu)圖，并形成由第一導(dǎo)電膜形成的第一電極，
[0348](C)在包括第一電極的表面的半導(dǎo)體襯底之上形成第一絕緣膜，
[0349](d)在第一絕緣膜之上形成第二導(dǎo)電膜，
[0350](e)對(duì)第二導(dǎo)電膜進(jìn)行回刻蝕，并將第二導(dǎo)電膜經(jīng)由第一絕緣膜留在第一電極的周緣側(cè)表面處，由此形成第二電極，
[0351](f)去除第一絕緣膜的未覆蓋有第二電極的部分，并形成在第一電極和第二電極之間的由第一絕緣膜形成的第一電容性絕緣膜，
[0352](g)以使得覆蓋第一電極、第二電極和第一電容性絕緣膜這樣的方式形成層間絕緣膜，
[0353](h)形成穿透層間絕緣膜并到達(dá)第一電極的第一耦合孔以及穿透層間絕緣膜并到達(dá)第二電極的第二耦合孔，以及
[0354](i)形成由嵌入在第一I禹合孔中的第三導(dǎo)電膜形成并與第一電極電I禹合的第一率禹合電極，并且形成由嵌入在第二耦合孔中的第三導(dǎo)電膜形成并與第二電極電耦合的第二耦合電極，
[0355]其中在步驟(f)中，第一電極、第二電極和第一電容性絕緣膜形成第一電容性元件，并且
[0356]其中在步驟(b)中，第一電極由第一導(dǎo)電膜形成,該第一電極包括多個(gè)第一線部分，在平面圖中該多個(gè)第一線部分分別在第一方向上延伸并且在與第一方向交叉的第二方向上排列。
[0357][附加聲明8]
[0358]一種半導(dǎo)體器件，包括:
[0359]半導(dǎo)體襯底；
[0360]第一電極，由形成在所述半導(dǎo)體襯底之上的第一導(dǎo)電膜形成；
[0361]第一虛設(shè)電極，與所述第一電極遠(yuǎn)離地形成在所述半導(dǎo)體襯底之上，并且由第二導(dǎo)電膜形成，所述第二導(dǎo)電膜在與所述第一導(dǎo)電膜相同的層；
[0362]第二電極，由第三導(dǎo)電膜形成，所述第三導(dǎo)電膜形成在所述第一電極和所述第一虛設(shè)電極之間、所述第一電極的周緣側(cè)表面處以及所述第一虛設(shè)電極的周緣側(cè)表面處；
[0363]第一電容性絕緣膜，由形成在所述第一電極和所述第二電極之間的第一絕緣膜形成；
[0364]層間絕緣膜，以使得覆蓋所述第一電極、所述第二電極和所述第一電容性絕緣膜這樣的方式形成；
[0365]第一耦合孔，穿透所述層間絕緣膜并到達(dá)所述第一電極；
[0366]第二耦合孔，穿透所述層間絕緣膜并到達(dá)形成在與所述第一電極側(cè)相對(duì)的所述第一虛設(shè)電極的側(cè)表面處的所述第二電極的第一部分；
[0367]第一耦合電極，由嵌入在所述第一耦合孔中的第四導(dǎo)電膜形成并且與所述第一電極電耦合；以及
[0368]第二耦合電極，由嵌入在所述第二耦合孔中的第五導(dǎo)電膜形成并且與所述第二電極的第一部分電f禹合，
[0369]其中所述第一電極、所述第二電極和所述第一電容性絕緣膜形成第一電容性元件，
[0370]其中所述第一電極包括:
[0371]多個(gè)第一線部分，在平面圖中該多個(gè)第一線部分分別在第一方向上延伸并且在與第一方向交叉的第二方向上排列，和
[0372]耦合部分，將彼此相鄰的第一線部分的底部耦合，以及
[0373]其中所述第一虛設(shè)電極在第二方向上延伸并且布置在第一方向上的第一線部分的一側(cè)上。
[0374][附加聲明9]
[0375]一種半導(dǎo)體器件，包括:
[0376]半導(dǎo)體襯底，
[0377]第一電極，由形成在所述半導(dǎo)體襯底之上的第一導(dǎo)電膜形成，
[0378]第一開口，在第一電極中形成，
[0379]第二電極，由第二導(dǎo)電膜形成，所述第二導(dǎo)電膜形成在所述第一開口的內(nèi)部以及所述第一電極的周緣側(cè)表面處，
[0380]第一電容性絕緣膜，由形成在所述第一電極和所述第二電極之間的第一絕緣膜形成，
[0381]層間絕緣膜，以使得覆蓋所述第一電極、所述第二電極和所述第一電容性絕緣膜這樣的方式形成，
[0382]第一耦合孔，穿透所述層間絕緣膜并到達(dá)所述第一電極，
[0383]第二耦合孔，穿透所述層間絕緣膜并到達(dá)形成在所述第一開口的內(nèi)部中的所述第二電極的第一部分，
[0384]第一I禹合電極，由嵌入在所述第一I禹合孔中的第三導(dǎo)電膜形成并且與所述第一電極電耦合，以及
[0385]第二耦合電極，由嵌入在所述第二耦合孔中的第四導(dǎo)電膜形成并且與所述第二電極的第一部分電f禹合，
[0386]其中所述第一電極、所述第二電極和所述第一電容性絕緣膜形成第一電容性元件。
[0387][附加聲明10]
[0388]一種半導(dǎo)體器件，包括:
[0389]半導(dǎo)體襯底，
[0390]第一電極，由形成在所述半導(dǎo)體襯底之上的第一導(dǎo)電膜形成，
[0391]第二電極，由形成在所述第一電極的周緣側(cè)表面處的第二導(dǎo)電膜形成，
[0392]第一電容性絕緣膜，形成在所述第一電極與所述第二電極之間，
[0393]層間絕緣膜，以使得覆蓋所述第一電極、所述第二電極和所述第一電容性絕緣膜這樣的方式形成，
[0394]第一耦合孔，穿透所述層間絕緣膜并到達(dá)所述第一電極，
[0395]第二耦合孔，穿透所述層間絕緣膜并到達(dá)所述第二電極，
[0396]第一I禹合電極，由嵌入在所述第一I禹合孔中的第三導(dǎo)電膜形成并與所述第一電極電耦合，以及
[0397]第二耦合電極，由嵌入在所述第二耦合孔中的第四導(dǎo)電膜形成并與所述第二電極電率禹合，
[0398]其中所述第一電極、所述第二電極和所述第一電容性絕緣膜形成第一電容性元件，并且
[0399]其中所述第一電極包括:
[0400]多個(gè)第一線部分，在平面圖中所述多個(gè)第一線部分在第一方向上延伸并且在與所述第一方向交叉的第二方向上排列，以及
[0401]耦合部分，將彼此相鄰的相鄰第一線部分的底部耦合。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 半導(dǎo)體襯底； 第一電極，由在所述半導(dǎo)體襯底之上形成的第一導(dǎo)電膜形成； 第一虛設(shè)電極，與所述第一電極遠(yuǎn)離地在所述半導(dǎo)體襯底之上形成，并且由第二導(dǎo)電膜形成，所述第二導(dǎo)電膜在與所述第一導(dǎo)電膜相同的層； 第二電極，由第三導(dǎo)電膜形成，所述第三導(dǎo)電膜在所述第一電極和所述第一虛設(shè)電極之間、在所述第一電極的周緣側(cè)表面處以及在所述第一虛設(shè)電極的周緣側(cè)表面處形成；第一電容性絕緣膜，由形成在所述第一電極和所述第二電極之間的第一絕緣膜形成；層間絕緣膜，以使得覆蓋所述第一電極、所述第二電極和所述第一電容性絕緣膜這樣的方式形成； 第一耦合孔，穿透所述層間絕緣膜并到達(dá)所述第一電極； 第二耦合孔，穿透所述層間絕緣膜并到達(dá)所述第二電極的在與所述第一電極側(cè)相對(duì)的所述第一虛設(shè)電極的側(cè)表面處形成的第一部分； 第一I禹合電極，由嵌入在所述第一I禹合孔中的第四導(dǎo)電膜形成并且與所述第一電極電奉禹合；以及 第二耦合電極，由嵌入在所述第二耦合孔中的第五導(dǎo)電膜形成并且與所述第二電極的所述第一部分電f禹合， 其中所述第一電極、所述第二電極和所述第一電容性絕緣膜形成第一電容性元件。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第一電極包括多個(gè)第一線部分，在平面圖中，所述多個(gè)第一線部分分別在第一方向上延伸并且在與所述第一方向交叉的第二方向上排列，以及 其中所述第一虛設(shè)電極在所述第二方向上延伸并且布置在所述第一方向上的所述第一線部分的一側(cè)上。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件， 其中所述第一電極包括第二線部分，所述第二線部分在所述第二方向上延伸并且耦合到所述第一線部分的與所述一側(cè)相對(duì)的相應(yīng)端部， 其中所述第一耦合孔穿透所述層間絕緣膜并且到達(dá)所述第二線部分，以及 其中所述第一耦合電極與所述第二線部分電耦合。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件， 其中所述第二電極在彼此相鄰的所述第一線部分之間形成， 其中所述第一耦合孔穿透所述層間絕緣膜并且到達(dá)所述第一線部分，以及 其中所述第一耦合電極與所述第一線部分電耦合， 所述器件包括: 第三耦合孔，穿透所述層間絕緣膜并到達(dá)布置在彼此相鄰的所述第一線部分之間的所述第二電極的第二部分，以及 第三耦合電極，由嵌入在所述第三耦合孔中的第六導(dǎo)電膜形成并且與所述第二電極的所述第二部分電耦合。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第二電極由所述第三導(dǎo)電膜形成，所述第三導(dǎo)電膜在所述第一電極與所述第一虛設(shè)電極之間、在所述第一電極的周緣側(cè)表面處、在所述第一虛設(shè)電極的周緣側(cè)表面處以及在所述第一電極的局部區(qū)域中形成，并且 其中所述第一耦合孔穿透所述層間絕緣膜并到達(dá)所述第一電極的頂表面的其中未形成所述第二電極的區(qū)域。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，包括在所述第一線部分的頂表面處形成的帽絕緣膜。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第一電極由所述第一導(dǎo)電膜和在所述第一導(dǎo)電膜的表面處形成的第一金屬娃化物膜形成， 其中所述第二電極由所述第三導(dǎo)電膜和在所述第三導(dǎo)電膜的表面處形成的第二金屬硅化物膜形成， 其中所述第一耦合電極與所述第一金屬硅化物膜接觸，以及 其中所述第二耦合電極與所述第二金屬硅化物膜接觸。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第一電極在所述半導(dǎo)體襯底的第一主表面?zhèn)壬系牡谝粎^(qū)域中以及在所述半導(dǎo)體襯底的所述第一主表面之上形成， 所述器件包括: 第一柵極絕緣膜，在所述半導(dǎo)體襯底的所述第一主表面?zhèn)壬系牡诙^(qū)域中以及在所述半導(dǎo)體襯底的所述第一主表面處形成， 第一柵極電極，在所述第一柵極絕緣膜之上形成，并且由第七導(dǎo)電膜形成，所述第七導(dǎo)電膜在與所述第一導(dǎo)電膜相同的層， 第二柵極電極，在所述第一柵極電極的一個(gè)側(cè)表面處形成，并且由第八導(dǎo)電膜形成，所述第八導(dǎo)電膜在與所述第三導(dǎo)電膜相同的層， 第二柵極絕緣膜，在所述第一柵極電極與所述第二柵極電極之間以及在所述第二柵極電極與所述半導(dǎo)體襯底之間形成，并且由第二絕緣膜形成，所述第二絕緣膜在與所述第一絕緣膜相同的層，以及 源極區(qū)域和漏極區(qū)域，與所述第一柵極電極和所述第二柵極電極對(duì)準(zhǔn)地在所述半導(dǎo)體襯底中形成， 其中所述第一柵極絕緣膜、所述第一柵極電極、所述第二柵極電極和所述第二柵極絕緣膜形成存儲(chǔ)器單元。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，包括: 元件隔離區(qū)域，在所述半導(dǎo)體襯底中形成， 其中所述第一電極由形成在所述元件隔離區(qū)域之上的所述第一導(dǎo)電膜形成。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，包括: 第三電極，包括所述半導(dǎo)體襯底，作為電極，以及 第二電容性絕緣膜，形成在所述第三電極之上， 其中所述第一電極由在所述第二電容性絕緣膜之上形成的所述第一導(dǎo)電膜形成，以及 其中所述第三電極、所述第一電極和所述第二電容性絕緣膜形成第二電容性元件。
11.一種半導(dǎo)體器件，包括: 半導(dǎo)體襯底， 第一電極，由在所述半導(dǎo)體襯底之上形成的第一導(dǎo)電膜形成， 第一開口，穿透所述第一電極， 第二電極，由第二導(dǎo)電膜形成，所述第二導(dǎo)電膜在所述第一開口的內(nèi)部以及在所述第一電極的周緣側(cè)表面處形成， 第一電容性絕緣膜，由在所述第一電極和所述第二電極之間形成的第一絕緣膜形成，層間絕緣膜，以使得覆蓋所述第一電極、所述第二電極和所述第一電容性絕緣膜這樣的方式形成， 第一耦合孔，穿透所述層間絕緣膜并到達(dá)所述第一電極， 第二耦合孔，穿透所述層間絕緣膜并到達(dá)所述第二電極的在所述第一開口的內(nèi)部中形成的第一部分， 第一耦合電極，由嵌入在所述第一耦合孔中的第三導(dǎo)電膜形成并且與所述第一電極電奉禹合，以及 第二耦合電極，由嵌入在所述第二耦合孔中的第四導(dǎo)電膜形成并且與所述第二電極的所述第一部分電f禹合， 其中所述第一電極、所述第二電極和所述第一電容性絕緣膜形成第一電容性元件。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件， 其中所述第二電極由在所述第一開口的內(nèi)部中以及在所述第一電極的頂表面的局部區(qū)域中形成的所述第二導(dǎo)電膜形成，以及 其中所述第二耦合孔穿透所述層間絕緣膜，并且到達(dá)在平面圖中覆蓋所述第一開口的區(qū)域中的所述第二電極。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件， 其中在平面圖中所述第一開口在第一方向上延伸，以及 其中所述第一開口的內(nèi)部填充有所述第二導(dǎo)電膜。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件， 其中在平面圖中所述第一開口在第一方向上延伸， 其中所述第二導(dǎo)電膜在所述第一開口的側(cè)表面和底表面處形成， 所述器件具有: 第二絕緣膜，在所述第一開口的內(nèi)部中的所述第二導(dǎo)電膜之上形成， 其中經(jīng)由所述第二導(dǎo)電膜，所述第一開口的內(nèi)部填充有所述第二絕緣膜。
15.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，具有帽絕緣膜，所述帽絕緣膜形成在所述第一電極的頂表面的圍繞所述第一開口的區(qū)域中， 其中所述第一耦合孔穿透所述層間絕緣膜并到達(dá)所述第一電極的頂表面的其中未形成所述帽絕緣膜的區(qū)域。
16.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，具有: 元件隔離區(qū)域，在所述半導(dǎo)體襯底中形成， 其中所述第一電極由在所述元件隔離區(qū)域之上形成的所述第一導(dǎo)電膜形成。
17.一種半導(dǎo)體器件，包括: 半導(dǎo)體襯底， 第一電極，由在所述半導(dǎo)體襯底之上形成的第一導(dǎo)電膜形成， 第二電極，由在所述第一電極的周緣側(cè)表面處形成的第二導(dǎo)電膜形成， 第一電容性絕緣膜，在所述第一電極與所述第二電極之間形成， 層間絕緣膜，以使得覆蓋所述第一電極、所述第二電極和所述第一電容性絕緣膜這樣的方式形成， 第一耦合孔，穿透所述層間絕緣膜并到達(dá)所述第一電極， 第二耦合孔，穿透所述層間絕緣膜并到達(dá)所述第二電極， 第一耦合電極，由嵌入在所述第一耦合孔中的第三導(dǎo)電膜形成并與所述第一電極電耦合，以及 第二耦合電極，由嵌入在所述第二耦合孔中的第四導(dǎo)電膜形成并與所述第二電極電耦I(lǐng)=I， 其中所述第一電極、所述第二電極和所述第一電容性絕緣膜形成第一電容性元件，并且 其中所述第一電極包括多個(gè)第一線部分，在平面圖中所述多個(gè)第一線部分分別在第一方向上延伸并且在與所述第一方向交叉的第二方向上排列。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件， 其中所述第二電極在彼此相鄰的所述第一線部分之間形成， 其中所述第一耦合孔穿透所述層間絕緣膜并到達(dá)所述第一線部分， 其中所述第二耦合孔穿透所述層間絕緣膜并到達(dá)布置在彼此相鄰的所述第一線部分之間的所述第二電極的第一部分， 其中所述第一耦合電極與所述第一線部分電耦合，并且 其中所述第二耦合電極與所述第二電極的所述第一部分電耦合。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體器件， 其中所述第一電極包括第二線部分，在平面圖中所述第二線部分在所述第二方向上延伸并耦合到所述第一線部分中的相應(yīng)一個(gè)端部， 所述器件包括: 第三耦合孔，穿透所述層間絕緣膜并到達(dá)所述第二線部分，以及第三耦合電極，由嵌入在所述第三耦合孔中的第五導(dǎo)電膜形成并且與所述第二線部分電率禹合。
20.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件， 其中所述第一電極包括第三線部分，在平面圖中所述第三線部分在所述第二方向上延伸并與所述第一線部分的相應(yīng)一個(gè)端部耦合， 所述器件包括: 帽絕緣膜，在所述第一線部分的每個(gè)頂表面處形成， 其中所述第二電極在彼此相鄰的所述第一線部分之間形成， 其中所述第一耦合孔穿透所述層間絕緣膜并到達(dá)所述第三線部分， 其中所述第二耦合孔穿透所述層間絕緣膜并到達(dá)布置在彼此相鄰的所述第一線部分之間的所述第二電極的第二部分， 其中所述第一耦合電極與所述第三線部分電耦合，并且其中所述第二耦合電極與所述第二電極的所述第二部分電耦合。
【文檔編號(hào)】H01L23/48GK104183562SQ201410226036
【公開日】2014年12月3日 申請(qǐng)日期:2014年5月26日 優(yōu)先權(quán)日:2013年5月27日
【發(fā)明者】石井泰之, 茶木原啟 申請(qǐng)人:瑞薩電子株式會(huì)社