半導(dǎo)體器件的制作方法
【專利摘要】本實用新型的實施例提供一種半導(dǎo)體器件，可以包括襯底、在襯底中的源極區(qū)域和漏極區(qū)域、在襯底中在源極區(qū)域和漏極區(qū)域之間的凹陷外延溝道層以及覆在凹陷外延溝道層上面的高K柵極電介質(zhì)層。半導(dǎo)體器件還可以包括覆在高K柵極電介質(zhì)層上面的柵極電極、與柵極電極的頂部部分和側(cè)壁部分接觸的電介質(zhì)帽層以及耦合到源極區(qū)域和漏極區(qū)域的源極接觸和漏極接觸，電介質(zhì)帽層具有比高K柵極電介質(zhì)層更低的介電常數(shù)。
【專利說明】半導(dǎo)體器件
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及電子器件領(lǐng)域，并且更具體地，涉及半導(dǎo)體器件。
【背景技術(shù)】
[0002]隨著半導(dǎo)體場效應(yīng)晶體管(FET)器件的集成密度繼續(xù)增加，由于在體器件中集成越來越小的晶體管，利用常規(guī)配置可能引起如下問題，諸如短溝道效應(yīng)和漏極感應(yīng)勢壘降低(DIBL)。對于體集成可能出現(xiàn)的另一問題例如是實現(xiàn)所需亞閾值斜率(SS)。
[0003]已經(jīng)開發(fā)各種半導(dǎo)體配置以解決與增加的集成密度相關(guān)聯(lián)的挑戰(zhàn)。在Liu等人的美國專利公開N0.2011/2081410中提出一個示例。這一參考文獻公開了具有外延溝道的晶體管和用于制作具有外延溝道的半導(dǎo)體器件的方法。該方法包括在襯底上形成硬掩膜和在硬掩膜中形成開口。該開口由長尺度和短尺度來幾何地表征，并且相對于晶體管的溝道區(qū)域以預(yù)定方式布置開口。在開口中形成外延材料，外延材料在接近外延材料的襯底區(qū)域中感應(yīng)應(yīng)變。外延材料被限制到開口，使得形成外延溝道。接近外延溝道制作晶體管，使得在襯底中感應(yīng)的應(yīng)力提供增強的晶體管性能。通過將外延材料限制到襯底中的預(yù)定義溝道，最小化外延材料的塑性應(yīng)變松弛并且在襯底中感應(yīng)最大量的應(yīng)變。
[0004]Zhu等人的美國專利N0.7，883，944公開了一種形成半導(dǎo)體器件的方法，該方法可以包括提供由具有少于20nm的厚度的凹陷溝道分離的凸起源極和凸起漏極區(qū)域，并且在凸起源極和漏極區(qū)域的覆在凹陷溝道的一部分上面的側(cè)壁上形成間隔物。在以下工藝步驟中，執(zhí)行溝道注入，該溝道注入產(chǎn)生與凸起源極和漏極區(qū)域相反傳導(dǎo)性的摻雜物突起。隨后，去除偏移間隔物，并且形成覆在凹陷溝道上面的包括金屬柵極導(dǎo)體的柵極結(jié)構(gòu)。
[0005]盡管存在這樣的配置，但是例如可以希望進一步的增強以更有效地解決半導(dǎo)體器件集成問題，諸如SCE和DIBL。
實用新型內(nèi)容
[0006]本實用新型旨在解決半導(dǎo)體器件集成問題，諸如SCE和DIBL。
[0007]本實用新型的一個方面提供一種半導(dǎo)體器件，包括:
[0008]襯底；
[0009]在所述襯底中的源極區(qū)域和漏極區(qū)域；
[0010]在所述襯底中在所述源極區(qū)域和所述漏極區(qū)域之間的凹陷外延溝道層；
[0011]覆在所述凹陷外延溝道層上面的高K柵極電介質(zhì)層；
[0012]覆在所述高K柵極電介質(zhì)層上面的柵極電極；
[0013]與所述柵極電極的頂部部分和側(cè)壁部分接觸的電介質(zhì)帽層，所述電介質(zhì)帽層具有比所述高K柵極電介質(zhì)層更低的介電常數(shù)；以及
[0014]耦合到所述源極區(qū)域和所述漏極區(qū)域的源極接觸和漏極接觸。
[0015]優(yōu)選地，所述柵極電極包括內(nèi)金屬柵極電極部分和外金屬阻擋部分。
[0016]優(yōu)選地，所述內(nèi)金屬柵極電極部分包括鋁；并且其中所述外金屬阻擋部分包括TaNi0
[0017]優(yōu)選地，所述柵極電極還包括在所述外金屬阻擋部分上的功函數(shù)層。
[0018]優(yōu)選地，所述功函數(shù)層包括TiN。
[0019]優(yōu)選地，所述凹陷外延溝道層包括硅和鍺中的至少一個。
[0020]優(yōu)選地，所述源極接觸和所述漏極接觸包括金屬。
[0021]優(yōu)選地，還包括在所述襯底中的淺溝槽隔離區(qū)域。
[0022]優(yōu)選地，還包括在所述源極區(qū)域和所述漏極區(qū)域中的每個區(qū)域與所述源極接觸和所述漏極接觸之間的相應(yīng)硅化物區(qū)域。
[0023]根據(jù)本實用新型的實施例的半導(dǎo)體器件有利地提供用于改進的DIBL和SS的部分凹陷柵極凸起源極/漏極配置。此外，部分凹陷柵極和外延溝道(用于NFET的Si和用于PFET的SiGe)也幫助減少SCE。此外，從金屬柵極電極側(cè)壁去除高K電介質(zhì)允許改進柵極與源極/漏極區(qū)域之間的電容性能。此外，金屬柵極電極上的電介質(zhì)帽層允許自對準源極/漏極接觸開口，并且第二犧牲成去除方法例如可以允許簡化柵極處理和成本減少。
【專利附圖】

【附圖說明】
[0024]圖1是根據(jù)本實用新型的半導(dǎo)體器件的示意截面圖。
[0025]圖2-15是圖示與制作圖1的半導(dǎo)體器件相關(guān)聯(lián)的方法方面的示意截面圖。
【具體實施方式】
[0026]在下文中現(xiàn)在將參考附圖更充分描述本實用新型，在附圖中示出本實用新型的優(yōu)選實施例。然而本實用新型可以以許多不同形式體現(xiàn)并且不應(yīng)解釋為限于本文提出的實施例。相反，提出這些實施例使得這一公開將更透徹和完整，并且對于本領(lǐng)域技術(shù)人員而言這些實施例將充分覆蓋本實用新型的范圍。貫穿始終相同標號指代相同元件。
[0027]最初參考圖1，首先描述電子器件30。在所示示例中，電子器件30是互補金屬氧化物半導(dǎo)體(CMOS)器件，該CMOS器件包括N型場效應(yīng)晶體管(NFET)31n和P型FET (PFET) 31p，然而在某些實施例中僅可以使用NFET或者PFET。更具體而言，半導(dǎo)體器件30例如包括襯底32 (諸如硅襯底)，然而可以使用各種類型的襯底(例如絕緣體上半導(dǎo)體(SOI)等)。淺溝槽隔離(STI)區(qū)域44在襯底32中分離NFET31n與PFET31P。分別用于NFET和PFET31n、31p的源極區(qū)域33n、33p和漏極區(qū)域34n、34p形成于襯底32中。如以下將進一步討論的那樣，相應(yīng)凹陷外延溝道層35n、35p分別在源極和漏極區(qū)域33n、34n和33p、34p之間凹陷于襯底32中。
[0028]相應(yīng)高K柵極電介質(zhì)層36n、36p覆在凹陷外延溝道層35n、35p上面。NFET31n進一步說明性地包括覆在高K柵極電介質(zhì)層36η上面的柵極電極，對于NFET31n而言柵極電極包括內(nèi)金屬柵極電極部分37η和外金屬阻擋部分38n。PFET31p類似地包括柵極電極，該柵極電極包括內(nèi)金屬柵極電極部分37p、外金屬阻擋部分38η和在外金屬阻擋部分上的功函數(shù)層39ρ。相應(yīng)電介質(zhì)帽層40η、40ρ與NFET31n和PFET31p的柵極電極的頂部和側(cè)壁部分接觸。電介質(zhì)帽層40η和40ρ具有比相應(yīng)高K柵極電介質(zhì)層36η、36ρ低的電介質(zhì)常數(shù)。NFET31n和PFET31p具有經(jīng)由相應(yīng)硅化物區(qū)域43n、43p耦合到源極和漏極區(qū)域33n、34n和33n、33p的相應(yīng)源極和漏極接觸41n、42n和41p和42p。將理解盡管為了清楚說明而在附圖中僅示出單個NFET31n和單個PFET31p，但是在體集成中在半導(dǎo)體器件中將包括多個NFET和 PFET。
[0029]現(xiàn)在將參考圖2-15描述用于制作半導(dǎo)體器件31的方法。該方法包括在襯底32中形成STI區(qū)域44，隨后可以執(zhí)行化學機械拋光(CMP)以及形成覆在STI區(qū)域和襯底的上表面上面的第一犧牲層50。更具體而言，第一犧牲層50可以是硬掩膜層(諸如氮化硅(SiN)層)，并且例如可以具有例如在5到60nm的范圍內(nèi)的厚度，然而也可以使用其它合適的材料和厚度。
[0030]隨后可以去除第一犧牲層50的部分以暴露其中將形成源極區(qū)域33n、33p和漏極區(qū)域34n、34p的區(qū)域(圖3)，而第一犧牲層的剩余部分覆蓋其中隨后將形成凹陷外延溝道層35n、35p的區(qū)域。通過首先注入“深”源極或者漏極摻雜物(由圖3中的I號箭頭圖示)、隨后“淺”摻雜物注入(由2號箭頭圖示)來形成源極區(qū)域33n、33p和34n、34p，從而形成暈環(huán)(halo)或者輕摻雜源極或者漏極延伸區(qū)域51n、52n和51p、52p。然而無需在所有實施例中使用暈環(huán)注入。
[0031]如圖4所示，隨后可以形成覆在襯底32和第一掩膜層50的分別保留在每對源極和漏極區(qū)域33n、34n和33p和34p之間的部分上面的第二犧牲層或者掩膜53。借由示例，第二犧牲層53可以包括多晶硅、氧化硅、SiCN等。具體而言，第二犧牲層53將與第一犧牲層50為不同材料，使得可以從第二犧牲層53單獨去除第一犧牲層的剩余部分。更具體而言，可以(例如通過CMP)平坦化第二犧牲層53以暴露第一犧牲層50的剩余部分(圖5)，并且可以(例如通過反應(yīng)離子蝕刻(RIE))來去除第一犧牲層的剩余部分和襯底32的下面的區(qū)域，這在襯底32中在源極和漏極區(qū)域33n、34n和33p、34p之間形成凹陷54n、54p，如圖6所示。
[0032]形成用于溝道/柵極區(qū)域的凹陷可以提供某些優(yōu)點。例如，這可以幫助有效減少體器件中的短溝道效應(yīng)(SCE)的可能性。此外，由于這一方法導(dǎo)致相對于凹陷外延溝道層35n、35p的凸起源極和漏極區(qū)域，所以這可以助于改進漏極感應(yīng)勢壘降低(DIBL)和亞閾值斜率(SS)，如漏極(例如暈環(huán)漏極區(qū)域52n、52p)將與外延溝道層處于相同水平。
[0033]如圖7所示，在相應(yīng)凹陷54n、54p中選擇性地外延生長溝道層35n、35p。對于所示CMOS配置而言，溝道層35η可以包括外延硅、而溝道層35ρ例如可以包括外延SiGe,外延SiGe可以助于提供改進的PFET遷移率。然而，溝道層35η、35ρ 二者在其它實施例中可以為相同材料，并且也可以使用不同溝道材料。
[0034]形成覆在第二犧牲層53的剩余部分和和外延溝道層35η、35ρ上面的高K柵極電介質(zhì)層36 (例如氧化物層)(圖8)。借由示例，高K柵極電介質(zhì)層36可以具有比6更大的介電常數(shù)，并且示例材料可以包括Hf02 (K?20-25)。
[0035]如圖9所示，隨后可以可選地形成覆在襯底32的PFET側(cè)上的高K柵極電介質(zhì)層36上面的PFET功函數(shù)材料層39ρ。借由示例，功函數(shù)材料可以包括TiN，然而也可以使用其它合適的功函數(shù)材料。此外，如本領(lǐng)域技術(shù)人員將理解的那樣，在一些實施例中可能期望也形成用于器件30的NFET的適當功函數(shù)材料層。隨后例如可以形成覆在高K電介質(zhì)層36 (在NFET側(cè)上)和功函數(shù)層39p (在PFET側(cè)上)上面的金屬阻擋/晶種(seed)層38，諸如TiNi層，然而也可以使用其它合適材料。如圖11所示，隨后可以形成覆在金屬阻擋/晶種層38上面的柵極金屬層37。借由示例，柵極金屬層37可以包括金屬，諸如鋁、鎢、銅坐寸O
[0036]如圖12所示，隨后可以(例如通過CMP)向下平坦化柵極金屬層37、金屬阻擋/晶種層38和功函數(shù)層39至第二犧牲層53，并且可以去除第二犧牲層部分以限定覆在每個外延溝道層上面的相應(yīng)柵極電極。例如可以通過反應(yīng)離子蝕刻(RIE)去除第二犧牲層53.此夕卜，在圖12中所示的示例中，也已去除在柵極電極的側(cè)壁上形成的高K電介質(zhì)材料，其可以有利地助于改進柵極與源極和漏極區(qū)域33n、34n和33p、34p之間的電容，如以下將進一步討論的那樣。
[0037]如圖13所示，隨后可以形成覆在每個柵極電極的頂部和側(cè)壁部分以及襯底32上面的電介質(zhì)帽層40，隨后可以例如使用RIE或者濕法清理步驟對電解質(zhì)帽層40進行圖案化以形成相應(yīng)電介質(zhì)帽層部分40n、40p (圖14)。如以上提到的那樣，用于電介質(zhì)帽層40的電介質(zhì)材料可以有利地具有比用于高K柵極電介質(zhì)層36的高K材料的介電常數(shù)更低的介電常數(shù)。與柵極電介質(zhì)層36的高K材料相比，在柵極電極的側(cè)壁上具有相對低K材料，有利地提供源極/漏極與柵極之間的改進的電容性能，如以上提到的那樣。借由示例，低K電介質(zhì)帽材料可以具有在2到6的范圍內(nèi)的介電常數(shù)，并且更具體而言為3到6。示例材料可以包括具有3.9的介電常數(shù)的SiO2、具有5.2的介電常數(shù)的SiBCN以及具有3.0的介電常數(shù)的摻雜碳的SiO2，然而在各種實施例中也可以使用其它合適的材料。
[0038]如圖15所示，可以形成覆在襯底32和電介質(zhì)帽層40n、40p上面的接觸電介質(zhì)層(例如氧化物)。接觸電介質(zhì)材料可以具有比電介質(zhì)帽層40n、40p更高的介電常數(shù)。隨后可以去除接觸電介質(zhì)層區(qū)域56以暴露源極和漏極區(qū)域，并且可以在接觸電介質(zhì)層的蝕刻區(qū)域內(nèi)形成相應(yīng)的娃化物區(qū)域43n、43p以及金屬源極和漏極接觸41n、42n和41p、42p,以提供圖1中所示的結(jié)構(gòu)。
[0039]將理解的是，隨著技術(shù)節(jié)點繼續(xù)縮減，防止短溝道效應(yīng)、改進漏極感應(yīng)勢壘降低(DIBL)和亞閾值斜率(SS)對于體器件而言可能具有挑戰(zhàn)性。上述半導(dǎo)體器件31和關(guān)聯(lián)的方法方面有利地提供用于改進的DIBL和SS的部分凹陷柵極凸起源極/漏極配置。此外，部分凹陷柵極和外延溝道(在圖示示例中用于NFET的Si和用于PFET的SiGe)也幫助減少SCE。此外，從金屬柵極電極側(cè)壁去除高K電介質(zhì)允許改進柵極與源極/漏極區(qū)域之間的電容性能。此外，金屬柵極電極上的電介質(zhì)帽層允許自對準源極/漏極接觸開口，并且第二犧牲成去除方法例如可以允許簡化柵極處理和成本減少，如本領(lǐng)域技術(shù)人員將理解的那樣。
[0040]本領(lǐng)域技術(shù)人員得益于在之前描述和關(guān)聯(lián)的附圖中提出的技術(shù)將構(gòu)思本實用新型的各種修改和其它實施例。因此，應(yīng)當理解本實用新型不限于所公開的具體實施例，并且旨在將修改和實施例包括在所附權(quán)利要求的范圍內(nèi)。
【權(quán)利要求】
1.一種半導(dǎo)體器件，其特征在于，包括: 襯底； 在所述襯底中的源極區(qū)域和漏極區(qū)域； 在所述襯底中在所述源極區(qū)域和所述漏極區(qū)域之間的凹陷外延溝道層； 覆在所述凹陷外延溝道層上面的高K柵極電介質(zhì)層； 覆在所述高K柵極電介質(zhì)層上面的柵極電極； 與所述柵極電極的頂部部分和側(cè)壁部分接觸的電介質(zhì)帽層，所述電介質(zhì)帽層具有比所述高K柵極電介質(zhì)層更低的介電常數(shù)；以及 耦合到所述源極區(qū)域和所述漏極區(qū)域的源極接觸和漏極接觸。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述柵極電極包括內(nèi)金屬柵極電極部分和外金屬阻擋部分。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述內(nèi)金屬柵極電極部分包括鋁；并且其中所述外金屬阻擋部分包括TaNi。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述柵極電極還包括在所述外金屬阻擋部分上的功函數(shù)層。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，所述功函數(shù)層包括TiN。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述凹陷外延溝道層包括硅和鍺中的至少一個。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述源極接觸和所述漏極接觸包括金屬。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，還包括在所述襯底中的淺溝槽隔離區(qū)域。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，還包括在所述源極區(qū)域和所述漏極區(qū)域中的每個區(qū)域與所述源極接觸和所述漏極接觸之間的相應(yīng)硅化物區(qū)域。
【文檔編號】H01L29/423GK203589030SQ201320616813
【公開日】2014年5月7日 申請日期:2013年9月29日 優(yōu)先權(quán)日:2012年11月5日
【發(fā)明者】J·H·張 申請人:意法半導(dǎo)體公司