非易失性存儲器裝置及其操作和制造方法
【專利摘要】本發(fā)明提供一種非易失性存儲器裝置及其操作和制造方法。第一字符線和第二字符線設(shè)置在基底上，周期性地布置且在第一方向上延伸。第一多晶硅層間介電膜設(shè)置在基底上且分別位于第一字符線下方。第二多晶硅層間介電膜設(shè)置在基底上且分別位于第二字符線下方，其中第一多晶硅層間介電膜比第二多晶硅層間介電膜薄。浮置柵極設(shè)置在基底與第一多晶硅層間介電膜和第二多晶硅層間介電膜中的每一者之間。穿隧氧化物膜設(shè)置在基底與浮置柵極中的每一者之間。比特線設(shè)置在第一字符線和第二字符線上方，且沿著與第一方向不同的第二方向延伸。
【專利說明】非易失性存儲器裝置及其操作和制造方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明是關(guān)于一種非易失性存儲器裝置及其操作和制造方法。

【背景技術(shù)】
[0002] 近年來，為了克服NAND快閃存儲器縮小的問題，已在積極地研究新興的存儲器和 三維存儲器。一直以來，字符線和/或比特線的延遲限制了存儲器控制器的發(fā)展。
[0003] 在圖1中的上方線和下方線處，是比特線的剖面。相鄰比特線之間的距離在上方 線處比在下方線處寬。每單位空間的比特線的數(shù)目在下方較大，但存在導(dǎo)致比特線延遲的 寄生電容。作為對NAND快閃存儲器的裝置縮小來說，比較重要的發(fā)明例如自對準(zhǔn)淺溝渠隔 離（self-alignshallowtrenchisolation,簡稱SA-STI)會極大地提高了相鄰比特線之 間的寄生電容。因此，比特線延遲即隨著過程微縮而變得越來越顯著。在圖2中的上方線 和下方線處，是字符線的剖面。相鄰字符線之間的距離在上方線處比在下方線處寬。每單 位空間的字符線的數(shù)目在下方較大，但存在導(dǎo)致字符線延遲的寄生電容。
[0004] 為了降低比特成本（bitcost),存儲單元至存儲單元的空間（cell-to-cell space)隨著存儲單元微型化而縮小。因此，相鄰字符線之間的寄生電容隨著NAND存儲單元 的裝置縮小而增加。因此，字符線延遲隨著過程微縮而變得顯著。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明提供一種非易失性存儲器裝置及其操作和制造方法，其包含：井區(qū)，設(shè)置在 基底中；多條第一字符線和多條第二字符線，設(shè)置在所述基底上，周期性地布置且在第一方 向上延伸；多個多晶硅層間介電膜，設(shè)置在所述基底上且分別位于所述多條第一字符線和 所述多條第二字符線下方；多個浮置柵極，設(shè)置在所述井區(qū)與所述多個多晶硅層間介電膜 之間；以及多個穿隧氧化物膜，設(shè)置在所述井區(qū)與所述多個浮置柵極之間，其中從所述第一 字符線到所述基底的第一距離小于從所述第二字符線到所述基底的第二距離。
[0006] 根據(jù)本發(fā)明的示范性實施例，從所述第一字符線的頂部到所述基底的第三距離小 于或等于從所述第二字符線的底部到所述基底的第四距離。
[0007] 根據(jù)本發(fā)明的不范性實施例，所述多個多晶娃層間介電膜包含：多個第一多晶娃 層間介電膜，設(shè)置在所述基底上且分別位于所述第一字符線下方；以及多個第二多晶硅層 間介電膜，設(shè)置在所述基底上且分別位于所述第二字符線下方，其中所述多個第一多晶硅 層間介電膜的厚度小于所述多個第二多晶硅層間介電膜的厚度。
[0008] 根據(jù)本發(fā)明的示范性實施例，所述多個浮置柵極包含：多個第一浮置柵極，設(shè)置在 所述基底上且分別位于所述多條第一字符線下方；以及多個第二浮置柵極，設(shè)置在所述基 底上且分別位于所述多條第二字符線下方，其中所述多個第一浮置柵極的厚度小于所述多 個第二浮置柵極的厚度。
[0009] 根據(jù)本發(fā)明的示范性實施例，所述非易失性存儲器裝置還包含多條比特線，所述 多條比特線設(shè)置在所述第一字符線和所述第二字符線上方，且沿著與所述第一方向不同的 第二方向延伸。
[0010] 根據(jù)本發(fā)明的示范性實施例，所述多條比特線包含多條第一比特線和多條第二比 特線，且從所述第一比特線到所述基底的第五距離小于從所述第二比特線到所述基底的第 六距離。
[0011] 本發(fā)明進(jìn)一步提供一種用于操作非易失性存儲器裝置的方法，所述非易失性存儲 器裝置具有：基底、井區(qū)、多個第一多晶硅層間介電膜、多個第二多晶硅層間介電膜、設(shè)置在 所述基底上的多條第一字符線和多條第二字符線，以及穿隧氧化物膜，其中從所述第一字 符線到所述基底的第一距離小于從所述第二字符線到所述基底的第二距離。所述方法包含 將第一操作電壓施加到所述第一字符線，且將第二操作電壓施加到所述第二字符線。
[0012] 根據(jù)本發(fā)明的示范性實施例，其中所述第一操作電壓包含第一程序化電壓、第一 抹除電壓、第一導(dǎo)通電壓或第一讀取電壓，且所述第二操作電壓包含第二程序化電壓、第二 抹除電壓、第二導(dǎo)通電壓或第二讀取電壓。
[0013] 根據(jù)本發(fā)明的示范性實施例，所述方法還包含用于程序化非易失性存儲器裝置的 以下步驟。將第一程序化電壓施加到所述第一字符線，且將第二程序化電壓施加到所述第 二字符線。所述第一程序化電壓和所述第二程序化電壓滿足以下方程式：
[0014] CrAVpGM-A-CrBVpGM-B，
[0015] 其中VPGM-A是施加到第一字符線的第一程序化電壓，VPGM-B是施加到第二字符 線的第二程序化電壓，CrA是由第一多晶娃層間介電膜的電容與第一多晶娃層間介電膜和 穿隧氧化物膜的電容的總和的比率確定的第一電容耦合比，且CrB是由第二多晶硅層間介 電膜的電容與第二多晶硅層間介電膜和穿隧氧化物膜的電容的總和的比率確定的第二電 容耦合比。
[0016] 根據(jù)本發(fā)明的示范性實施例，所述方法還包含用于抹除非易失性存儲器裝置的以 下步驟。將井電壓施加到井區(qū)，將第一抹除電壓施加到第一字符線，且將第二抹除電壓施加 到第二字符線。所述第一抹除電壓、所述第二抹除電壓和所述井電壓滿足以下方程式：
[0017] ~CrA (Vwell_VCG_A) -_CrB (Vwell_VCG_B),
[0018] 其中CrA是由第一多晶娃層間介電膜的電容與第一多晶娃層間介電膜和穿隧氧 化物膜的電容的總和的比率確定的第一電容耦合比，CrB是由第二多晶硅層間介電膜的電 容與第二多晶硅層間介電膜和穿隧氧化物膜的電容的總和的比率確定的第二電容耦合比， Vwell是井電壓，VCG-A是施加到第一字符線的第一抹除電壓，且VCG-B是施加到第二字符 線的第二抹除電壓。
[0019] 根據(jù)本發(fā)明的示范性實施例，所述方法還包含用于讀取具有多個存儲單元的非易 失性存儲器裝置的以下步驟。確定多個存儲單元中將被讀取的至少一個存儲單元是與第一 字符線連接還是與第二字符線連接。如果多個存儲單元中將被讀取的至少一個存儲單元與 第一字符線連接，那么將第一讀取電壓施加到與多個存儲單元中將被讀取的至少一個存儲 單元所連接的第一字符線，將第一導(dǎo)通電壓施加到其它第一字符線，且將第二導(dǎo)通電壓施 加到第二字符線。如果多個存儲單元中將被讀取的至少一個存儲單元與第二字符線連接， 那么將第二讀取電壓施加到與多個存儲單元中將被讀取的至少一個存儲單元所連接的第 二字符線，將第二導(dǎo)通電壓施加到其它第二字符線，且將第一導(dǎo)通電壓施加到第一字符線。
[0020] 根據(jù)本發(fā)明的示范性實施例，第一導(dǎo)通電壓和第二導(dǎo)通電壓滿足以下方程式：
[0021]CrAVpass_A-CrBVpass_B，
[0022] 其中CrA是由第一多晶娃層間介電膜的電容與第一多晶娃層間介電膜和穿隧氧 化物膜的電容的總和的比率確定的第一電容耦合比，CrB是由第二多晶硅層間介電膜的電 容與第二多晶硅層間介電膜和穿隧氧化物膜的電容的總和的比率確定的第二電容耦合比， Vpass-A是第一導(dǎo)通電壓，且Vpass-B是第二導(dǎo)通電壓。
[0023] 根據(jù)本發(fā)明的示范性實施例，第一讀取電壓和第二讀取電壓滿足以下方程式 ：
[0024]CrAVread_A-CrBVread_B,
[0025] 其中CrA是由第一多晶娃層間介電膜的電容與第一多晶娃層間介電膜和穿隧氧 化物膜的電容的總和的比率確定的第一電容耦合比，CrB是由第二多晶硅層間介電膜的電 容與第二多晶硅層間介電膜和穿隧氧化物膜的電容的總和的比率確定的第二電容耦合比， Vread-A是第一讀取電壓，且Vread-B是第二讀取電壓。
[0026] 本發(fā)明還提供一種非易失性存儲器裝置，其包含：井區(qū)，設(shè)置在基底中；多條字符 線，布置成陣列，設(shè)置在所述基底上，且在第一方向上延伸；多個多晶硅層間介電膜，分別位 于所述基底和所述多條字符線之間；多個浮置柵極，分別設(shè)置在所述井區(qū)與所述多個多晶 硅層間介電膜之間；多個穿隧氧化物膜，分別設(shè)置在所述井區(qū)與所述多個浮置柵極之間； 以及多條第一比特線和多條第二比特線，周期性地布設(shè)在所述多條字符線上方且在第二方 向上延伸，其中從所述第一比特線到所述基底的第一距離小于從所述第二比特線到所述基 底的第二距離。
[0027] 根據(jù)本發(fā)明的示范性實施例，從所述第一比特線的頂部到所述基底的第三距離小 于或等于從所述第二比特線的底部到所述基底的第四距離。
[0028] 根據(jù)本發(fā)明的示范性實施例，所述第一方向垂直于所述第二方向。
[0029] 本發(fā)明進(jìn)一步提供一種非易失性存儲器裝置的制造方法，其包含：在基底上形成 多條第一字符線和多條第二字符線，其中所述第一字符線和所述第二字符線周期性地布置 且在第一方向上延伸；以及在所述第一字符線和所述第二字符線上方形成多條比特線，其 中從所述第一字符線到所述基底的第一距離小于從所述第二字符線到所述基底的第二距 離。
[0030] 根據(jù)本發(fā)明的示范性實施例，從所述第一字符線的頂部到所述基底的第三距離小 于或等于從所述第二字符線的底部到所述基底的第四距離。
[0031] 根據(jù)本發(fā)明的示范性實施例，所述形成多條比特線的步驟包含形成多條第一比特 線和多條第二比特線，其中所述第一比特線和所述第二比特線周期性地布置且在不同于所 述第一方向的第二方向上延伸，其中從所述第一比特線到所述基底的第五距離小于從所述 第二比特線到所述基底的第六距離。
[0032] 根據(jù)本發(fā)明的示范性實施例，從所述第一比特線的頂部到所述基底的第七距離小 于或等于從所述第二比特線的底部到所述基底的第八距離。
[0033] 為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳 細(xì)說明如下。

【專利附圖】

【附圖說明】
[0034]圖1是裝置微縮化對比特線的影響的示意圖；
[0035] 圖2是裝置微縮化對字符線的影響的示意圖；
[0036] 圖3是根據(jù)本發(fā)明的第一示范性實施例的非易失性存儲器裝置的布局（layout) 的不意圖；
[0037] 圖4是圖3所示的布局的等效電路的示意圖；
[0038] 圖5和圖5'各自是沿著圖3中的線Ι-Γ截取的剖面圖；
[0039] 圖6和圖6'各自是沿著圖3中的線ΙΙ-ΙΓ截取的剖面圖；
[0040] 圖7是沿著圖3中的線ΙΙΙ-ΙΙΓ截取的剖面圖；
[0041] 圖8和圖8'各自是沿著圖3中的線IV-IV'截取的剖面圖；
[0042] 圖9是沿著圖3中的線V-V'截取的剖面圖；
[0043] 圖10是根據(jù)本發(fā)明的第二示范性實施例的非易失性存儲器裝置的布局的示意 圖；
[0044] 圖11是沿著圖10中的線ΙΙΙ-ΙΙΓ截取的剖面圖；
[0045] 圖12和圖12'各自是沿著圖10中的線IV-IV'截取的剖面圖；
[0046] 圖13是圖10所示的布局的等效電路的示意圖；
[0047] 圖14是根據(jù)本發(fā)明的第三示范性實施例的非易失性存儲器裝置的布局的示意 圖；
[0048] 圖15是沿著圖14中的線Ι-Γ截取的剖面圖；
[0049] 圖16是沿著圖14中的線ΙΙ-ΙΓ截取的剖面圖；
[0050] 圖17是圖14所示的布局的等效電路的示意圖；
[0051] 圖18是沿著圖3中的線ΙΙΙ-ΙΙΓ截取的第四示范性實施例的剖面圖；
[0052] 圖19是沿著圖3中的線IV-IV'截取的第四示范性實施例的剖面圖；
[0053] 圖20是沿著圖3中的線ΙΙΙ-ΙΙΓ截取的第四示范性實施例的剖面圖；
[0054] 圖21是沿著圖3中的線IV-IV'截取的第四示范性實施例的剖面圖；
[0055] 圖22是沿著圖3中的線Ι-Γ截取的第四示范性實施例的剖面圖；
[0056] 圖23是沿著圖3中的線ΙΙ-ΙΓ截取的第四示范性實施例的剖面圖；
[0057] 圖24是沿著圖3中的線Ι-Γ截取的剖面圖；
[0058] 圖25是沿著圖3中的線ΙΙ-ΙΓ截取的剖面圖；
[0059] 圖26是沿著圖3中的線ΙΙΙ-ΙΙΓ截取的剖面圖；
[0060] 圖27是沿著圖3中的線IV-IV'截取的剖面圖；
[0061] 圖28到圖38是沿著圖3中的線ΙΙ-ΙΓ截取的制造鋸齒形字符線的剖面圖；
[0062] 圖39到圖46是沿著圖3中的線ΙΙΙ-ΙΙΓ截取的制造鋸齒形比特線的剖面圖。
[0063] 附圖標(biāo)記說明：
[0064] BL:比特線；
[0065] BL-D:第二比特線；
[0066] BL-E:第一比特線；
[0067] COX:穿隧氧化物上的電容；
[0068]ciro:多晶硅層間介電層上的電容；
[0069] DFA:第一介電膜；
[0070] DFB:第二介電膜；
[0071] FG:浮置柵極；
[0072] FG-A:第一浮置柵極；
[0073] FG-B:第二浮置柵極；
[0074] INS:絕緣膜；
[0075] INS-A:絕緣膜；
[0076] INS-B:絕緣膜；
[0077] INS-C:絕緣膜；
[0078] INS-D:絕緣膜；
[0079] INS-E:絕緣膜；
[0080] iro:多晶硅層間介電膜；
[0081] IF1D-A:第一多晶娃層間介電膜；
[0082] iro-Β :第二多晶硅層間介電膜；
[0083] MWA :金屬膜；
[0084] MWB :第二金屬膜；
[0085] MBE:金屬膜；
[0086] PR-A:罩幕圖案；
[0087] PR-B :罩幕圖案；
[0088] PSI :多晶硅膜；
[0089]PW :井區(qū)；
[0090]SPA:間隙壁；
[0091]SUB :基底；
[0092]TOX :穿隧氧化物膜；
[0093]TR :第一溝渠；
[0094]TRl :第二溝渠；
[0095]TR2 :第三溝渠；
[0096]TR3 :第一溝渠；
[0097]TR4 :第二溝渠；
[0098]TR5 :第三溝渠；
[0099]WL :字符線；
[0100]WL-A:第一字符線；
[0101]WL-B:第二字符線；
[0102] VPGM-A:第一程序化電壓；
[0103]VPGM-B:第二程序化電壓；
[0104]VCG-A:第一抹除電壓；
[0105]VCG-B:第二抹除電壓。

【具體實施方式】
[0106] 現(xiàn)參照附圖來描述本發(fā)明的特定示范性實施例和實例。只要可能，相同參考數(shù)字 在圖式和描述中用以指相同或相似部分。
[0107] 電容耦合比（Cr)是用來設(shè)計存儲單元的重要因數(shù)，且如下定義。
[0108]Cr ：=C: D-方程式 1，
[0109] 其中COX是穿隧氧化物上的電容且Ciro是多晶硅層間介電層上的電容。為了確 保通道（channel)上的控制柵極的可控性，多晶硅層間介電層上的電容（CIPD)必須大于穿 隧氧化物上的電容（C0X)。換句話說，電容耦合比（Cr)大于0. 5。
[0110] 浮置柵極的自電位（VFG)根據(jù)此Cr且如下方程式來確定。
[0111]Vfg=CJcg 方程式 2，
[0112] 通過此方程式，可發(fā)現(xiàn)字符線延遲(與VCG延遲一樣）導(dǎo)致實際上施加到浮置柵極 的電壓（VFG)波動。
[0113] 字符線延遲的原因是寄生電阻，而寄生電阻主要來自相鄰字符線之間的電容。相 鄰字符線之間的距離隨著存儲單元的裝置縮小而減小，如圖2所示。字符線陣列在上方線 處比在底部線處稀疏。應(yīng)注意，在NAND快閃存儲器陣列中的字符線之間不存在比特線接 觸，此便于在每單位面積集成較多比特線。相鄰字符線之間的電容在上方線處比在底部線 處小。較多的寄生電容存在于底部線處，這是因為相鄰字符線之間的距離較短。
[0114] 第一示范性實施例
[0115] 為了抑制寄生電容，可增加相鄰字符線之間的距離。然而，這與存儲單元晶體管之 間沒有比特線接觸的NAND快閃存儲器的裝置縮小化背道而馳。
[0116] 鋸齒形主體字符線
[0117] 本發(fā)明的第一示范性實施例的第一關(guān)鍵想法是通過采用鋸齒形主體字符線的配 線方式，來使NAND存儲單元的縮小與最小的存儲單元面積一致，如圖5和圖6所示。
[0118] 圖3是根據(jù)本發(fā)明的第一示范性實施例的非易失性存儲器裝置的布局（layout) 的示意圖。第一字符線WL-A和第二字符線WL-B周期性地布置且在第一方向上，例如在列 (row)方向延伸，而第二比特線BL-D和第一比特線BL-E周期性地布置且在第二方向上，例 如在行（column)方向延伸。所述第二方向不同于所述第一方向。在此不范性實施例中，所 述第二方向垂直于所述第一方向。圖4是圖3所示的布局的等效電路的示意圖。
[0119] 圖5和圖5'各自是沿著圖3中的線Ι-Γ截取的剖面圖。在NAND存儲單元中，在 第二比特線BL-D下方設(shè)置有交替地布置的第一字符線WL-A(在較低平面處)和第二字符線 WL-B(在較高平面處)。在本發(fā)明的此示范性實施例中，相鄰字符線獨立地存在并且分別位 于較高和較低平面處。這種配置減小了相鄰字符線之間的電容。將在第六示范性實施例中 參照圖28到圖38來描述形成圖5的結(jié)構(gòu)的過程。
[0120] 圖6和圖6'各自是沿著圖3中的線ΙΙ-ΙΓ截取的剖面圖。在NAND存儲單元中， 在第一比特線BL-E下方設(shè)置有交替地布置的第一字符線WL-A(在較低平面處）和第二字 符線WL-B(在較高平面處)。在本發(fā)明的此示范性實施例中，相鄰字符線獨立地存在并且分 別位于較高和較低平面處。這種配置減小了相鄰字符線之間的電容。另外，相鄰比特線獨 立地存在并且分別位于較高和較低平面處。
[0121] 然而，應(yīng)注意，在圖5和圖6兩者中，Iro厚度在WL-A和WL-B的這兩個層之間是周 期性地波動的。第二字符線WL-B下方的第二多晶硅層間介電膜IPD-B比第一字符線WL-A 下方的第一多晶硅層間介電膜IPD-A厚。為了容易辨識，在圖中省略了擴(kuò)散層，這是因為它 們不與本發(fā)明直接相關(guān)。
[0122] 鑒于以上內(nèi)容，非易失性存儲器裝置包含：井區(qū)PW，設(shè)置在基底SUB中；多條第一 字符線WL-A和多條第二字符線WL-B，設(shè)置在所述基底SUB上，周期性地布置且在第一方向 上延伸；多個多晶硅層間介電膜IPD，設(shè)置在多個浮置柵極FG上且分別位于所述多條第一 字符線WL-A和所述多條第二字符線WL-B下方；多個浮置柵極FG，設(shè)置在所述井區(qū)PW與所 述多個多晶硅層間介電膜IB)之間；以及多個穿隧氧化物膜Τ0Χ，設(shè)置在所述井區(qū)PW與所 述多個浮置柵極FG之間。此外，從第一字符線WL-A到基底SUB的距離小于從第二字符線 WL-B到基底SUB的距離。在此實施例中，從第一字符線WL-A的頂部到基底SUB的距離小于 從第二字符線WL-B的底部到基底SUB的距離，但本發(fā)明不限于此。在另一實施例中，從第 一字符線WL-A的頂部到基底SUB的距離可等于從第二字符線WL-B的底部到基底SUB的距 離。這對應(yīng)于線K-K'和線J-J'在圖24和圖25中重合的狀況。
[0123] 另外，多個多晶娃層間介電膜IF1D包含：多個第一多晶娃層間介電膜IPD-A，設(shè)置 在多個浮置柵極FG上且分別位于第一字符線WL-A下方；以及多個第二多晶硅層間介電膜 iro-B，設(shè)置在基底SUB上且分別位于第二字符線WL-B下方。此外，多個第一多晶硅層間介 電膜IPD-A的厚度小于多個第二多晶硅層間介電膜IPD-B的厚度。圖7是沿著圖3中的線 ΠΙ-ΙΙΙ'截取的剖面圖，圖8和圖8'各自是沿著圖3中的線IV-IV'截取的剖面圖。
[0124] 另外，多個浮置柵極FG包含：多個第一浮置柵極FG-A，設(shè)置在穿隧氧化物膜TOX 上且分別位于多條第一字符線WL-A下方；以及多個第二浮置柵極FG-B，設(shè)置在穿隧氧化物 膜TOX上且分別位于多條第二字符線WL-B下方。此外，多個第一浮置柵極FG-A的厚度小 于多個第二浮置柵極FG-B的厚度，如圖5'、圖6'、圖7和圖8'所示。在此情況下，第一多 晶硅層間介電膜IPD-A比第二多晶硅層間介電膜IPD-B薄。
[0125] 所述非易失性存儲器裝置還包含多條比特線BL，所述多條比特線BL設(shè)置在所述 第一字符線WL-A和所述第二字符線WL-B上方，且沿著與所述第一方向不同的第二方向延 伸。所述多條比特線BL包含多條第一比特線BL-E和多條第二比特線BL-D，且從所述第一 比特線BL-E到所述基底SUB的距離小于從所述第二比特線BL-D到所述基底SUB的距離。
[0126] 本發(fā)明的此示范性實施例的第二關(guān)鍵想法是解決此問題的方法。這將在下文描 述。
[0127] 因此，第一字符線WL-A和第二字符線WL-B下方的電容耦合比（CrA和CrB)分別 如下確定。

【權(quán)利要求】
1. 一種非易失性存儲器裝置，其特征在于，包括： 一井區(qū)，設(shè)置在一基底中； 多條第一字符線和多條第二字符線，設(shè)置在所述基底上，周期性地布置且在一第一方 向上延伸； 多個多晶硅層間介電膜，設(shè)置在所述基底上且分別位于所述多條第一字符線和所述多 條第二字符線下方； 多個浮置柵極，設(shè)置在所述井區(qū)與所述多個多晶硅層間介電膜之間；以及 多個穿隧氧化物膜，設(shè)置在所述井區(qū)與所述多個浮置柵極之間， 其中從所述第一字符線到所述基底的一第一距離小于從所述第二字符線到所述基底 的一第二距離。
2. 根據(jù)權(quán)利要求1所述的非易失性存儲器裝置，其特征在于，從所述第一字符線的頂 部到所述基底的一第三距離小于或等于從所述第二字符線的底部到所述基底的一第四距 離。
3. 根據(jù)權(quán)利要求1所述的非易失性存儲器裝置，其特征在于，所述多個多晶硅層間介 電膜包括： 多個第一多晶硅層間介電膜，設(shè)置在所述基底上且分別位于所述第一字符線下方；以 及 多個第二多晶硅層間介電膜，設(shè)置在所述基底上且分別位于所述第二字符線下方， 其中所述多個第一多晶硅層間介電膜的厚度小于所述多個第二多晶硅層間介電膜的 厚度。
4. 根據(jù)權(quán)利要求1所述的非易失性存儲器裝置，其特征在于，所述多個浮置柵極包括： 多個第一浮置柵極，設(shè)置在所述基底上且分別位于所述多條第一字符線下方；以及 多個第二浮置柵極，設(shè)置在所述基底上且分別位于所述多條第二字符線下方， 其中所述多個第一浮置柵極的厚度小于所述多個第二浮置柵極的厚度。
5. 根據(jù)權(quán)利要求1所述的非易失性存儲器裝置，其特征在于，還包括： 多條比特線，設(shè)置在所述第一字符線和所述第二字符線上方，且沿著與所述第一方向 不同的一第二方向延伸。
6. 根據(jù)權(quán)利要求5所述的非易失性存儲器裝置，其特征在于，所述多條比特線包括多 條第一比特線和多條第二比特線，且從所述第一比特線到所述基底的一第五距離小于從所 述第二比特線到所述基底的一第六距離。
7. -種用于操作非易失性存儲器裝置的方法，其特征在于，所述非易失性存儲器裝置 具有：一基底、一井區(qū)、多個第一多晶娃層間介電膜、多個第二多晶娃層間介電膜、設(shè)置在所 述基底上的多條第一字符線和多條第二字符線，以及一穿隧氧化物膜，且從所述第一字符 線到所述基底的一第一距離小于從所述第二字符線到所述基底的一第二距離，所述方法包 括： 將一第一操作電壓施加到所述第一字符線中的至少一者；以及 將一第二操作電壓施加到所述第二字符線中的至少一者。
8. 根據(jù)權(quán)利要求7所述的用于操作非易失性存儲器裝置的方法，其特征在于， 所述第一操作電壓包括一第一程序化電壓、一第一抹除電壓、一第一導(dǎo)通電壓或一第 一讀取電壓；以及 所述第二操作電壓包括一第二程序化電壓、一第二抹除電壓、一第二導(dǎo)通電壓或一第 二讀取電壓。
9. 根據(jù)權(quán)利要求8所述的用于操作非易失性存儲器裝置的方法，其特征在于，還包括 用于程序化所述非易失性存儲器裝置的以下步驟： 將所述第一程序化電壓施加到所述第一字符線中的至少一者；以及 將所述第二程序化電壓施加到所述第二字符線中的至少一者； 所述第一程序化電壓和所述第二程序化電壓滿足以下方程式： CrA^PGM-A_CrBVpGM_B, 其中VreM_A是施加到所述第一字符線中的至少一者的所述第一程序化電壓，VreM_ B是施 加到所述第二字符線中的至少一者的所述第二程序化電壓，是由所述第一多晶硅層間介 電膜的電容與所述第一多晶硅層間介電膜和所述穿隧氧化物膜的電容的總和的比率確定 的一第一電容稱合比，且是由所述第二多晶娃層間介電膜的電容與所述第二多晶娃層 間介電膜和所述穿隧氧化物膜的電容的總和的比率確定的一第二電容耦合比。
10. 根據(jù)權(quán)利要求8所述的用于操作非易失性存儲器裝置的方法，其特征在于，還包括 用于抹除所述非易失性存儲器裝置的以下步驟： 將一井電壓施加到所述井區(qū)； 將所述第一抹除電壓施加到所述第一字符線中的至少一者；以及 將所述第二抹除電壓施加到所述第二字符線中的至少一者； 所述第一抹除電壓、所述第二抹除電壓和所述井電壓滿足以下方程式： CrA (Vwell-V CG-A )=-crB (vwell-vCG_B), 其中是由所述第一多晶娃層間介電膜的電容與所述第一多晶娃層間介電膜和所述 穿隧氧化物膜的電容的總和的比率確定的一第一電容耦合比，c;B是由所述第二多晶硅層間 介電膜的電容與所述第二多晶硅層間介電膜和所述穿隧氧化物膜的電容的總和的比率確 定的一第二電容耦合比，vwell是所述井電壓，Vra_A是施加到所述第一字符線的所述第一抹除 電壓，且Vra_B是施加到所述第二字符線的所述第二抹除電壓。
11. 根據(jù)權(quán)利要求8所述的用于操作非易失性存儲器裝置的方法，其特征在于，還包括 用于讀取具有多個存儲單元的所述非易失性存儲器裝置的以下步驟： 確定所述多個存儲單元中將被讀取的至少一個存儲單元是與所述第一字符線中的至 少一者連接還是與所述第二字符線中的至少一者連接； 如果確定所述多個存儲單元中將被讀取的至少一個存儲單元是與所述第一字符線中 的至少一者連接， 將所述第一讀取電壓施加到與所述多個存儲單元中將被讀取的所述至少一個存儲單 元連接的所述第一字符線； 將所述第一導(dǎo)通電壓施加到其它所述第一字符線；以及 將所述第二導(dǎo)通電壓施加到所述第二字符線； 如果確定所述多個存儲單元中將被讀取的至少一個存儲單元是與所述第二字符線中 的至少一者連接， 將所述第二讀取電壓施加到與所述多個存儲單元中將被讀取的所述至少一個存儲單 元連接的所述第二字符線； 將所述第二導(dǎo)通電壓施加到其它所述第二字符線；以及 將所述第一導(dǎo)通電壓施加到所述第一字符線。
12. 根據(jù)權(quán)利要求11所述的用于操作非易失性存儲器裝置的方法，其特征在于，所述 第一導(dǎo)通電壓和所述第二導(dǎo)通電壓滿足以下方程式： crAvp ass-A -CrBVpass_B? 其中是由所述第一多晶娃層間介電膜的電容與所述第一多晶娃層間介電膜和所述 穿隧氧化物膜的電容的總和的比率確定的一第一電容耦合比，c;B是由所述第二多晶硅層間 介電膜的電容與所述第二多晶硅層間介電膜和所述穿隧氧化物膜的電容的總和的比率確 定的一第二電容耦合比，vpass_A是所述第一導(dǎo)通電壓，且Vpass_ B是所述第二導(dǎo)通電壓。
13. 根據(jù)權(quán)利要求11所述的用于操作非易失性存儲器裝置的方法，其特征在于，所述 第一讀取電壓和所述第二讀取電壓滿足以下方程式： ^rA^read-A ^rB^read-B? 其中是由所述第一多晶娃層間介電膜的電容與所述第一多晶娃層間介電膜和所述 穿隧氧化物膜的電容的總和的比率確定的一第一電容耦合比，c;B是由所述第二多晶硅層間 介電膜的電容與所述第二多晶硅層間介電膜和所述穿隧氧化物膜的電容的總和的比率確 定的一第二電容耦合比，v_d_A是所述第一讀取電壓，且Vread_ B是所述第二讀取電壓。
14. 一種非易失性存儲器裝置，其特征在于，包括： 一井區(qū)，設(shè)置在一基底中； 多條字符線，布置成陣列，設(shè)置在所述基底上，且在一第一方向上延伸； 多個多晶硅層間介電膜，分別位于所述基底和所述多條字符線之間； 多個浮置柵極，分別設(shè)置在所述井區(qū)與所述多個多晶硅層間介電膜之間； 多個穿隧氧化物膜，分別設(shè)置在所述井區(qū)與所述多個浮置柵極之間；以及 多條第一比特線和多條第二比特線，周期性地布置，設(shè)置在所述多條字符線上方且在 一第二方向上延伸， 其中從所述第一比特線到所述基底的一第一距離小于從所述第二比特線到所述基底 的一第二距離。
15. 根據(jù)權(quán)利要求14所述的非易失性存儲器裝置，其特征在于，從所述第一比特線的 頂部到所述基底的一第三距離小于或等于從所述第二比特線的底部到所述基底的一第四 距離。
16. 根據(jù)權(quán)利要求14所述的非易失性存儲器裝置，其特征在于，所述第一方向垂直于 所述第二方向。
17. -種非易失性存儲器裝置的制造方法，其特征在于，包括： 在一基底上形成多條第一字符線和多條第二字符線，其中所述第一字符線和所述第二 字符線周期性地布置且在一第一方向上延伸；以及 在所述第一字符線和所述第二字符線上方形成多條比特線， 其中從所述第一字符線到所述基底的一第一距離小于從所述第二字符線到所述基底 的一第二距離。
18. 根據(jù)權(quán)利要求17所述的非易失性存儲器裝置的制造方法，其特征在于，從所述第 一字符線的頂部到所述基底的一第三距離小于或等于從所述第二字符線的底部到所述基 底的一第四距離。
19. 根據(jù)權(quán)利要求17所述的非易失性存儲器裝置的制造方法，其特征在于，形成多條 比特線的步驟包括形成多條第一比特線和多條第二比特線，其中所述第一比特線和所述第 二比特線周期性地布置且在不同于所述第一方向的一第二方向上延伸，且 其中從所述第一比特線到所述基底的一第五距離小于從所述第二比特線到所述基底 的一第六距離。
20. 根據(jù)權(quán)利要求19所述的非易失性存儲器裝置的制造方法，其特征在于，從所述第 一比特線的頂部到所述基底的一第七距離小于或等于從所述第二比特線的底部到所述基 底的一第八距離。
【文檔編號】H01L27/115GK104425502SQ201310756464
【公開日】2015年3月18日 申請日期:2013年12月31日 優(yōu)先權(quán)日:2013年8月19日
【發(fā)明者】渡邊浩志 申請人:群聯(lián)電子股份有限公司