Mos晶體管及對(duì)應(yīng)的形成方法
【專利摘要】一種MOS晶體管及對(duì)應(yīng)的形成方法，所述MOS晶體管的形成方法包括：在柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)形成袋狀區(qū)后，對(duì)所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底進(jìn)行刻蝕，去除部分袋狀區(qū)，使得剩余的袋狀區(qū)對(duì)應(yīng)的半導(dǎo)體襯底表面低于柵極結(jié)構(gòu)底部的半導(dǎo)體襯底表面，然后在刻蝕后的袋狀區(qū)內(nèi)形成輕摻雜源漏區(qū)。由于部分袋狀區(qū)被去除，使得袋狀區(qū)總的摻雜離子數(shù)變少，在經(jīng)過退火擴(kuò)散后，擴(kuò)散后形成的袋狀區(qū)的摻雜離子濃度會(huì)小于現(xiàn)有技術(shù)中經(jīng)過退火擴(kuò)散后袋狀區(qū)的摻雜離子濃度，使得源漏區(qū)與襯底形成的PN結(jié)中輕摻雜一邊的雜質(zhì)濃度降低，從而使得源漏區(qū)寄生PN結(jié)電容變小，有利于提高M(jìn)OS晶體管的高頻特性。
【專利說明】MOS晶體管及對(duì)應(yīng)的形成方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體制造技術(shù)，特別涉及一種M0S晶體管及對(duì)應(yīng)的形成方法。

【背景技術(shù)】
[0002] 目前，隨著小尺寸、低價(jià)位、便攜式移動(dòng)通訊和消費(fèi)電子產(chǎn)品需求的飛速增長(zhǎng)，單 純的數(shù)字電路產(chǎn)品已無法滿足需要，帶有模擬電路的混合信號(hào)片上系統(tǒng)在集成電路產(chǎn)業(yè)中 占據(jù)了越來越重要的地位，CMOS模擬電路從低速、低復(fù)雜度、小信號(hào)、高工作電壓的電路逐 步發(fā)展成高速、高復(fù)雜度、低工作電壓的混合信號(hào)系統(tǒng)。與此同時(shí)，器件尺寸的縮小對(duì)M0S 晶體管各種寄生效應(yīng)的降低W及信噪比的提高提出了更高的要求。
[0003] 請(qǐng)參考圖1，為現(xiàn)有的M0S晶體管的剖面結(jié)構(gòu)示意圖，包括：半導(dǎo)體襯底10,位于半 導(dǎo)體襯底10表面的柵極結(jié)構(gòu)11，位于柵極結(jié)構(gòu)11側(cè)壁的側(cè)墻12 ;位于柵極結(jié)構(gòu)11兩側(cè)的 半導(dǎo)體襯底10內(nèi)的輕慘雜源漏區(qū)(未標(biāo)示)和位于柵極結(jié)構(gòu)11、側(cè)墻12兩側(cè)的半導(dǎo)體襯底 10內(nèi)的重慘雜源漏區(qū)（未標(biāo)示)，所述輕慘雜源漏區(qū)和重慘雜源漏區(qū)共同構(gòu)成源區(qū)14和漏 區(qū)15。在所述M0S晶體管中，源區(qū)14、漏區(qū)15與接觸的半導(dǎo)體襯底10之間的慘雜類型相 反，源區(qū)14、漏區(qū)15與接觸的半導(dǎo)體襯底10之間形成PN結(jié)，M0S晶體管中存在源漏區(qū)寄生 PN結(jié)電容20。當(dāng)M0S晶體管的源區(qū)14、漏區(qū)15電壓發(fā)生變化時(shí)，所述寄生PN結(jié)電容將充 電或放電。而當(dāng)M0S晶體管工作在頻率較高的高頻狀態(tài)時(shí)，所述源漏區(qū)寄生PN結(jié)電容20 的充放電將嚴(yán)重影響電路的工作效率，從而影響M0S晶體管的高頻特性。此外，半導(dǎo)體襯底 10的噪聲也將沿著所述源漏區(qū)寄生PN結(jié)電容20傳遞給M0S晶體管，噪聲還將通過半導(dǎo)體 襯底與各個(gè)寄生電容形成的回路向集成電路的各個(gè)支路傳遞，進(jìn)一步嚴(yán)重影響整個(gè)電路的 性能。因此，M0S晶體管的源漏區(qū)寄生PN結(jié)電容是衡量和優(yōu)化M0S晶體管性能的一個(gè)重要 參數(shù)。但現(xiàn)有技術(shù)形成的M0S晶體管的源漏區(qū)寄生PN結(jié)電容較大。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明解決的問題是提供一種M0S晶體管及對(duì)應(yīng)的形成方法，所形成的M0S晶體 管的源漏區(qū)寄生PN結(jié)電容較小。
[0005] 為解決上述問題，本發(fā)明提供一種M0S晶體管的形成方法，包括；提供半導(dǎo)體襯 底，在所述半導(dǎo)體襯底表面形成柵極結(jié)構(gòu)；在所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)形成袋狀 區(qū)；對(duì)所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底進(jìn)行刻蝕，去除部分厚度的袋狀區(qū)，使得所述袋狀區(qū) 對(duì)應(yīng)的半導(dǎo)體襯底表面低于柵極結(jié)構(gòu)底部的半導(dǎo)體襯底表面；在刻蝕后的袋狀區(qū)內(nèi)形成輕 慘雜源漏區(qū)；在所述柵極結(jié)構(gòu)的側(cè)壁形成側(cè)墻；W所述側(cè)墻和柵極結(jié)構(gòu)為掩膜，在柵極結(jié) 構(gòu)和側(cè)墻兩側(cè)的半導(dǎo)體襯底內(nèi)形成重慘雜源漏區(qū)，所述輕慘雜源漏區(qū)和重慘雜源漏區(qū)構(gòu)成 M0S晶體管的源區(qū)和漏區(qū)。
[0006] 可選的，所述去除的袋狀區(qū)的厚度范圍為10納米?40納米。
[0007] 可選的，對(duì)所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底進(jìn)行刻蝕的工藝為濕法刻蝕工藝或干 法刻蝕工藝。
[000引可選的，對(duì)所述袋狀區(qū)和輕慘雜源漏區(qū)進(jìn)行退火處理。
[0009] 可選的，所述退火處理在形成側(cè)墻之前進(jìn)行、或在形成重慘雜源漏區(qū)后進(jìn)行。
[0010] 可選的，所述袋狀區(qū)的慘雜離子類型與源區(qū)、漏區(qū)的慘雜離子類型相反。
[0011] 可選的，還包括；在所述半導(dǎo)體襯底形成阱區(qū)，在所述阱區(qū)表面形成柵極結(jié)構(gòu)，在 所述柵極結(jié)構(gòu)兩側(cè)的阱區(qū)內(nèi)形成袋狀區(qū)、源區(qū)和漏區(qū)。
[0012] 可選的，所述袋狀區(qū)的慘雜離子類型與阱區(qū)的慘雜離子類型相同。
[0013] 可選的，所述袋狀區(qū)的慘雜離子類型與半導(dǎo)體襯底的慘雜離子類型相同。
[0014] 可選的，所述輕慘雜源漏區(qū)的深度小于刻蝕后的袋狀區(qū)的深度，且所述袋狀區(qū)完 全包裹住輕慘雜源漏區(qū)。
[0015] 本發(fā)明還提供了一種M0S晶體管，包括；半導(dǎo)體襯底；位于所述半導(dǎo)體襯底表面 的柵極結(jié)構(gòu)，位于所述柵極結(jié)構(gòu)側(cè)壁的側(cè)墻；位于所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)的袋 狀區(qū)，所述袋狀區(qū)對(duì)應(yīng)的半導(dǎo)體襯底表面低于柵極結(jié)構(gòu)底部的半導(dǎo)體襯底表面；位于所述 柵極結(jié)構(gòu)兩側(cè)且位于所述袋狀區(qū)內(nèi)的輕慘雜源漏區(qū)，位于所述柵極結(jié)構(gòu)和側(cè)墻兩側(cè)的半導(dǎo) 體襯底內(nèi)的重慘雜源漏區(qū)，所述輕慘雜源漏區(qū)和重慘雜源漏區(qū)構(gòu)成M0S晶體管的源區(qū)和漏 區(qū)。
[0016] 可選的，所述袋狀區(qū)對(duì)應(yīng)的半導(dǎo)體襯底表面與柵極結(jié)構(gòu)底部的半導(dǎo)體襯底表面的 高度差的范圍為10納米?40納米。
[0017] 可選的，所述袋狀區(qū)的慘雜離子類型與源區(qū)、漏區(qū)的慘雜離子類型相反。
[0018] 可選的，還包括：位于所述半導(dǎo)體襯底內(nèi)的阱區(qū)，所述阱區(qū)表面形成有柵極結(jié)構(gòu)， 所述柵極結(jié)構(gòu)兩側(cè)的阱區(qū)內(nèi)形成有袋狀區(qū)、源區(qū)和漏區(qū)。
[0019] 可選的，所述袋狀區(qū)的慘雜離子類型與阱區(qū)的慘雜離子類型相同。
[0020] 可選的，所述袋狀區(qū)的慘雜離子類型與半導(dǎo)體襯底的慘雜離子類型相同。
[0021] 可選的，所述輕慘雜源漏區(qū)的深度小于刻蝕后的袋狀區(qū)的深度，且所述袋狀區(qū)完 全包裹住輕慘雜源漏區(qū)。
[0022] 與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有W下優(yōu)點(diǎn)：
[0023] 在柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)形成袋狀區(qū)后，對(duì)所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯 底進(jìn)行刻蝕，去除部分袋狀區(qū)，使得剩余的袋狀區(qū)對(duì)應(yīng)的半導(dǎo)體襯底表面低于柵極結(jié)構(gòu)底 部的半導(dǎo)體襯底表面，然后在刻蝕后的袋狀區(qū)內(nèi)形成輕慘雜源漏區(qū)。由于所述袋狀區(qū)的慘 雜離子濃度不變，使得輕慘雜源漏區(qū)在靠近柵極區(qū)域的耗盡區(qū)較窄，且慘雜濃度較高的袋 狀區(qū)有利于調(diào)節(jié)M0S晶體管的闊值電壓。同時(shí)由于部分袋狀區(qū)被去除，使得袋狀區(qū)總的慘 雜離子數(shù)變少，在經(jīng)過退火擴(kuò)散后，擴(kuò)散后形成的袋狀區(qū)的慘雜離子濃度會(huì)小于現(xiàn)有技術(shù) 中經(jīng)過退火擴(kuò)散后袋狀區(qū)的慘雜離子濃度，使得源漏區(qū)與襯底形成的PN結(jié)中輕慘雜一邊 的雜質(zhì)濃度降低，從而使得源漏區(qū)寄生PN結(jié)電容變小，有利于提高M(jìn)0S晶體管的高頻特性。

【專利附圖】

【附圖說明】
[0024] 圖1是現(xiàn)有技術(shù)的M0S晶體管的剖面結(jié)構(gòu)示意圖；
[00巧]圖2?圖9是本發(fā)明實(shí)施例的M0S晶體管的形成過程的剖面結(jié)構(gòu)示意圖；
[0026] 圖10是現(xiàn)有技術(shù)和本發(fā)明實(shí)施例的M0S晶體管在半導(dǎo)體襯底內(nèi)的慘雜離子濃度 分布的比較圖。

【具體實(shí)施方式】
[0027] 從【背景技術(shù)】中可知，所述源漏區(qū)寄生PN結(jié)電容將嚴(yán)重影響M0S晶體管的工作效 率，特別影響M0S晶體管的高頻特性。由于源漏區(qū)寄生PN結(jié)電容的計(jì)算公式為：
[0028]

【權(quán)利要求】
1. 一種MOS晶體管的形成方法，其特征在于，包括： 提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底表面形成柵極結(jié)構(gòu)； 在所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)形成袋狀區(qū)； 對(duì)所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底進(jìn)行刻蝕，去除部分袋狀區(qū)，使得剩余的袋狀區(qū)對(duì) 應(yīng)的半導(dǎo)體襯底表面低于柵極結(jié)構(gòu)底部的半導(dǎo)體襯底表面； 在刻蝕后的袋狀區(qū)內(nèi)形成輕慘雜源漏區(qū)； 在所述柵極結(jié)構(gòu)的側(cè)壁形成側(cè)墻； W所述側(cè)墻和柵極結(jié)構(gòu)為掩膜，在柵極結(jié)構(gòu)和側(cè)墻兩側(cè)的半導(dǎo)體襯底內(nèi)形成重慘雜源 漏區(qū)，所述輕慘雜源漏區(qū)和重慘雜源漏區(qū)構(gòu)成M0S晶體管的源區(qū)和漏區(qū)。
2. 如權(quán)利要求1所述的M0S晶體管的形成方法，其特征在于，所述去除的袋狀區(qū)的厚度 范圍為10納米?40納米。
3. 如權(quán)利要求1所述的M0S晶體管的形成方法，其特征在于，對(duì)所述柵極結(jié)構(gòu)兩側(cè)的半 導(dǎo)體襯底進(jìn)行刻蝕的工藝為濕法刻蝕工藝或干法刻蝕工藝。
4. 如權(quán)利要求1所述的M0S晶體管的形成方法，其特征在于，對(duì)所述袋狀區(qū)和輕慘雜源 漏區(qū)進(jìn)行退火處理。
5. 如權(quán)利要求4所述的M0S晶體管的形成方法，其特征在于，所述退火處理在形成側(cè)墻 之前進(jìn)行、或在形成重慘雜源漏區(qū)后進(jìn)行。
6. 如權(quán)利要求1所述的M0S晶體管的形成方法，其特征在于，所述袋狀區(qū)的慘雜離子類 型與源區(qū)、漏區(qū)的慘雜離子類型相反。
7. 如權(quán)利要求1所述的M0S晶體管的形成方法，其特征在于，還包括：在所述半導(dǎo)體襯 底形成阱區(qū)，在所述阱區(qū)表面形成柵極結(jié)構(gòu)，在所述柵極結(jié)構(gòu)兩側(cè)的阱區(qū)內(nèi)形成袋狀區(qū)、源 區(qū)和漏區(qū)。
8. 如權(quán)利要求7所述的M0S晶體管的形成方法，其特征在于，所述袋狀區(qū)的慘雜離子類 型與阱區(qū)的慘雜離子類型相同。
9. 如權(quán)利要求1所述的M0S晶體管的形成方法，其特征在于，所述袋狀區(qū)的慘雜離子類 型與半導(dǎo)體襯底的慘雜離子類型相同。
10. 如權(quán)利要求1所述的M0S晶體管的形成方法，其特征在于，所述輕慘雜源漏區(qū)的深 度小于刻蝕后的袋狀區(qū)的深度，且所述袋狀區(qū)完全包裹住輕慘雜源漏區(qū)。
11. 一種M0S晶體管，其特征在于，包括： 半導(dǎo)體襯底； 位于所述半導(dǎo)體襯底表面的柵極結(jié)構(gòu)，位于所述柵極結(jié)構(gòu)側(cè)壁的側(cè)墻； 位于所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)的袋狀區(qū)，所述袋狀區(qū)對(duì)應(yīng)的半導(dǎo)體襯底表面 低于柵極結(jié)構(gòu)底部的半導(dǎo)體襯底表面； 位于所述柵極結(jié)構(gòu)兩側(cè)且位于所述袋狀區(qū)內(nèi)的輕慘雜源漏區(qū)，位于所述柵極結(jié)構(gòu)和側(cè) 墻兩側(cè)的半導(dǎo)體襯底內(nèi)的重慘雜源漏區(qū)，所述輕慘雜源漏區(qū)和重慘雜源漏區(qū)構(gòu)成M0S晶體 管的源區(qū)和漏區(qū)。
12. 如權(quán)利要求11所述的M0S晶體管，其特征在于，所述袋狀區(qū)對(duì)應(yīng)的半導(dǎo)體襯底表面 與柵極結(jié)構(gòu)底部的半導(dǎo)體襯底表面的高度差的范圍為10納米?40納米。
13. 如權(quán)利要求11所述的M0S晶體管，其特征在于，所述袋狀區(qū)的慘雜離子類型與源 區(qū)、漏區(qū)的慘雜離子類型相反。
14. 如權(quán)利要求11所述的MOS晶體管，其特征在于，還包括；位于所述半導(dǎo)體襯底內(nèi)的 阱區(qū)，所述阱區(qū)表面形成有柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)兩側(cè)的阱區(qū)內(nèi)形成有袋狀區(qū)、源區(qū)和漏 區(qū)。
15. 如權(quán)利要求14所述的MOS晶體管，其特征在于，所述袋狀區(qū)的慘雜離子類型與阱區(qū) 的慘雜離子類型相同。
16. 如權(quán)利要求11所述的MOS晶體管，其特征在于，所述袋狀區(qū)的慘雜離子類型與半導(dǎo) 體襯底的慘雜離子類型相同。
17. 如權(quán)利要求11所述的MOS晶體管，其特征在于，所述輕慘雜源漏區(qū)的深度小于刻蝕 后的袋狀區(qū)的深度，且所述袋狀區(qū)完全包裹住輕慘雜源漏區(qū)。
【文檔編號(hào)】H01L21/337GK104465789SQ201310442522
【公開日】2015年3月25日 申請(qǐng)日期:2013年9月24日 優(yōu)先權(quán)日:2013年9月24日
【發(fā)明者】邱慈云, 劉欣, 施雪捷 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司