一種半導(dǎo)體器件的制備方法
【專利摘要】本發(fā)明涉及一種半導(dǎo)體器件的制備方法，所述方法包括：提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成鰭片和柵極疊層，其中所述柵極疊層包括依次形成的柵極材料層、第一硬掩膜層、第一半導(dǎo)體材料層、第二硬掩膜層；在所述柵極疊層和所述鰭片上形成間隙壁；沉積犧牲材料層，以覆蓋所述間隙壁；去除所述柵極疊層頂部的間隙壁和所述第二硬掩膜層，露出所述半導(dǎo)體材料層；去除所述犧牲材料層，在所述半導(dǎo)體材料層上外延生長第二半導(dǎo)體材料層，以覆蓋所述第一半導(dǎo)體材料層以及所述柵極疊層側(cè)壁上的間隙壁；去除所述鰭片上的間隙壁。本發(fā)明所述方法巧妙地去除了所述鰭片上的間隙壁，同時不損壞所述柵極疊層上的間隙壁，進一步提高了器件的性能。
【專利說明】
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體制造工藝，具體地，本發(fā)明涉及一種半導(dǎo)體器件的制備方法。 一種半導(dǎo)體器件的制備方法

【背景技術(shù)】
[0002] 隨著半導(dǎo)體技術(shù)的不斷發(fā)展，集成電路性能的提高主要是通過不斷縮小集成電路 器件的尺寸以提高它的速度來實現(xiàn)的。目前，由于在追求高器件密度、高性能和低成本中半 導(dǎo)體工業(yè)已經(jīng)進步到納米技術(shù)工藝節(jié)點，半導(dǎo)體器件的制備收到各種物理極限的限制。
[0003] 隨著CMOS器件的不斷縮小，當(dāng)半導(dǎo)體器件尺寸降到20nm或以下時，來自制造和設(shè) 計方面的挑戰(zhàn)促使了三維設(shè)計如鰭片場效應(yīng)晶體管（FinFET)的發(fā)展。相對于現(xiàn)有的平面 晶體管，所述FinFET器件在溝道控制以及降低淺溝道效應(yīng)等方面具有更加優(yōu)越的性能；平 面柵極結(jié)構(gòu)設(shè)置于所述溝道上方，而在FinFET中所述柵極環(huán)繞所述鰭片設(shè)置，因此能從三 個面來控制靜電，在靜電控制方面的性能也更突出。
[0004] 雖然FinFET器件相對于常規(guī)器件具有更加優(yōu)越的性能，但是隨著半導(dǎo)體器件的 尺寸的縮小，在寬度這么小的鰭片上形成源漏極后會引起很大的電阻，使器件性能下降， 為了降低所述電阻，現(xiàn)有技術(shù)中有一種方法是通過外延生長來增加所述鰭片外面的柵極區(qū) 域，具體地，在所述柵極區(qū)域上形成間隙壁，但是在該過程中不可避免的在所述鰭片兩側(cè)也 會形成寄生的鰭片間隙壁（Parasitic fin spacers),然后選用干法或者濕法去除所述鰭 片間隙壁，但是由于所述柵極間隙壁和所述鰭片間隙壁同時形成，所選用的材料也是相同 的，在去除所述柵極間隙壁的過程中不可避免的對所述柵極間隙壁造成損害，從而使整個 工藝過程變的復(fù)雜而且不易控制。
[0005] 為了提高器件性能，現(xiàn)有技術(shù)中還有在形成柵極間隙壁之前在所述柵極以及鰭片 上形成填充材料（filling material)的方法，在形成所述填充材料（filling material) 之后然后在所述柵極上形成柵極間隙壁，接著以所述柵極間隙壁為掩膜蝕刻所述填充材料 (filling material),以確保在所述鰭片上不形成間隙壁，但是工藝過程也較復(fù)雜。
[0006] 隨著器件尺寸的進一步降低，如何確保制備得到的器件具有良好的性能，同時工 藝過程更加簡單，成為鰭片場效應(yīng)晶體管（FinFET)亟需解決的問題。


【發(fā)明內(nèi)容】

[0007] 在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進 一步詳細說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護的技術(shù)方案的 關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。
[0008] 為了有效解決上述問題，本發(fā)明提出了一種半導(dǎo)體器件的制備方法，包括：
[0009] 提供半導(dǎo)體襯底；
[0010] 在所述半導(dǎo)體襯底上形成鰭片和柵極疊層，其中所述柵極疊層包括依次形成的柵 極材料層、第一硬掩膜層、第一半導(dǎo)體材料層、第二硬掩膜層；
[0011] 在所述柵極疊層和所述鰭片上形成間隙壁；
[0012] 沉積犧牲材料層，以覆蓋所述間隙壁；
[0013] 去除所述柵極疊層頂部的間隙壁和所述第二硬掩膜層，露出所述第一半導(dǎo)體材料 層；
[0014] 去除所述犧牲材料層，在所述第一半導(dǎo)體材料層上外延生長第二半導(dǎo)體材料層， 以覆蓋所述第一半導(dǎo)體材料層以及所述柵極疊層側(cè)壁上的間隙壁；
[0015] 去除所述鰭片上的間隙壁。
[0016] 作為優(yōu)選，所述方法還包括以下步驟：
[0017] 去除所述第二半導(dǎo)體材料層和所述第一半導(dǎo)體材料層；
[0018] 在所述鰭片上形成抬升源漏。
[0019] 作為優(yōu)選，所述第一硬掩膜層和所述第二硬掩膜層為SiN。
[0020] 作為優(yōu)選，所述第一硬掩膜層和所述第二硬掩膜層的厚度為50-300埃。
[0021] 作為優(yōu)選，所述第一半導(dǎo)體材料層為多晶硅層。
[0022] 作為優(yōu)選，所述第一半導(dǎo)體材料層的厚度為50-100埃。
[0023] 作為優(yōu)選，所述第二半導(dǎo)體材料層為SiGe層。
[0024] 作為優(yōu)選，所述第二半導(dǎo)體材料層的寬度大于所述柵極結(jié)構(gòu)寬度+間隙壁106厚 度X2的和。
[0025] 作為優(yōu)選，所述間隙壁選用SiN材料。
[0026] 作為優(yōu)選，所述間隙壁選用原子層沉積法或者爐管沉積法形成。
[0027] 作為優(yōu)選，所述犧牲材料層為有機分布層。
[0028] 作為優(yōu)選，選用平坦化方法去除所述第二半導(dǎo)體材料層和所述第一半導(dǎo)體材料 層，停止于所述第一硬掩膜層上。
[0029] 作為優(yōu)選，選用干法蝕刻去除所述鰭片上的間隙壁。
[0030] 作為優(yōu)選，選用等離子蝕刻去除所述鰭片上的間隙壁。
[0031] 在本發(fā)明中在形成鰭片以及柵極疊層之后，并在所述柵極疊層以及鰭片上形成間 隙壁，然后沉積犧牲材料層并平坦化，回蝕刻所述犧牲材料層露出所述柵極疊層中的第一 半導(dǎo)體材料層，在所述第一半導(dǎo)體材料層上高選擇性的外延生長第二半導(dǎo)體材料層，例如 SiGe層，所述SiGe層的關(guān)鍵尺寸大于所述柵極疊層以及柵極間隙壁的關(guān)鍵尺寸之和，以完 全覆蓋所述柵極疊層和柵極間隙壁，起到保護作用，然后進行堅直蝕刻去除所述鰭片上的 間隙壁，由于所述SiGe的保護，所述柵極疊層上的間隙壁得到完全的保留。
[0032] 本發(fā)明所述方法巧妙地去除了所述鰭片上的間隙壁，同時不損壞所述柵極疊層上 的間隙壁，而且工藝過程更加簡單，所述過程中采用了更少的熱沉積以及等離子蝕刻步驟， 形成所述柵極間隙壁后在所述鰭片上選擇性的生長多晶硅以形成抬升源漏，很好的解決了 現(xiàn)有技術(shù)中在鰭片上形成源漏極后電阻過大的問題，進一步提高了器件的性能。

【專利附圖】

【附圖說明】
[0033] 本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā) 明的實施例及其描述，用來解釋本發(fā)明的原理。在附圖中，
[0034] 圖1為本發(fā)明的實施例的半導(dǎo)體器件形成鰭片和柵極疊層之后的正面示意圖；
[0035] 圖2為本發(fā)明的實施例的半導(dǎo)體器件在鰭片和柵極疊層上形成間隙壁之后的正 面示意圖；
[0036] 圖3為本發(fā)明的實施例的半導(dǎo)體器件去除柵極疊層頂部間隙壁后的正面示意圖；
[0037] 圖4為本發(fā)明的實施例的半導(dǎo)體器件在所述柵極疊層頂部生長SiGe后的正面示 意圖；
[0038] 圖5為本發(fā)明的實施例的半導(dǎo)體器件在蝕刻去除鰭片上間隙壁后的正面示意圖；
[0039] 圖6為本發(fā)明的實施例的半導(dǎo)體器件在蝕刻去除SiGe后的正面示意圖；
[0040] 圖7為本發(fā)明的實施例的半導(dǎo)體器件形成鰭片和柵極疊層之后的側(cè)面示意圖；
[0041] 圖8為本發(fā)明的實施例的半導(dǎo)體器件為本發(fā)明器件在鰭片和柵極疊層上形成間 隙壁之后的側(cè)面示意圖；
[0042] 圖9為本發(fā)明的實施例的半導(dǎo)體器件去除柵極疊層頂部間隙壁后的側(cè)面示意圖；
[0043] 圖10為本發(fā)明的實施例的半導(dǎo)體器件在所述柵極疊層頂部生長SiGe后的側(cè)面示 意圖；
[0044] 圖11為本發(fā)明的實施例的半導(dǎo)體器件在蝕刻去除鰭片上間隙壁后的側(cè)面示意 圖；
[0045] 圖12為本發(fā)明的實施例的半導(dǎo)體器件在蝕刻去除SiGe后的側(cè)面示意圖；
[0046] 圖13為制備本發(fā)明的實施例的所述半導(dǎo)體器件的工藝流程圖。

【具體實施方式】
[0047] 在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然 而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以 實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進 行描述。
[0048] 為了徹底理解本發(fā)明，將在下列的描述中提出詳細的描述，以說明本發(fā)明所述改 善薄膜沉積時顆粒缺陷的方法。顯然，本發(fā)明的施行并不限于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟 習(xí)的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可 以具有其他實施方式。
[0049] 應(yīng)予以注意的是，這里所使用的術(shù)語僅是為了描述具體實施例，而非意圖限制根 據(jù)本發(fā)明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也 意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語"包含"和/或"包 括"時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個 或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0050] 現(xiàn)在，將參照附圖更詳細地描述根據(jù)本發(fā)明的示例性實施例。然而，這些示例性實 施例可以多種不同的形式來實施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實施例。應(yīng)當(dāng) 理解的是，提供這些實施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實施 例的構(gòu)思充分傳達給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚 度，并且使用相同的附圖標(biāo)記表示相同的元件，因而將省略對它們的描述。
[0051] 下面結(jié)合附圖1-12對本發(fā)明的【具體實施方式】做詳細的說明。
[0052] 參照圖1，首先提供半導(dǎo)體襯底（圖中未示出），所述半導(dǎo)體襯底可以是以下所提到 的材料中的至少一種：硅、SiGe等，在該半導(dǎo)體襯底中還可以形成其他有源器件。在本發(fā)明 的一【具體實施方式】中優(yōu)選娃襯底。
[0053] 在所述半導(dǎo)體襯底上至少形成鰭片101和柵極疊層，所述柵極疊層包括柵極材料 層102、第一硬掩膜層103、半導(dǎo)體材料層104以及第二硬掩膜層105,具體地，在本發(fā)明的一

【具體實施方式】中所述柵極疊層為環(huán)繞柵極結(jié)構(gòu)，如圖1所示。
[0054] 在本發(fā)明的一具體地實施方式中，所述鰭片101的形成方法為：首先在所述半導(dǎo) 體襯底上形成半導(dǎo)體材料層，所述半導(dǎo)體材料層可以Si、SiGe、Ge或者III-V材料，然后在 所述半導(dǎo)體材料層上形成圖案化的掩膜層，例如光刻膠掩膜層，所述光刻膠掩膜層定義了 所述鰭片101的寬度、長度以及位置等，然后以所述光刻膠掩膜層為掩膜蝕刻所述半導(dǎo)體 材料層，在所述半導(dǎo)體材料材料層上形成鰭片101，然后去除所述光刻膠掩膜層，去除所述 光刻膠掩膜層的方法可以為氧化灰化法。需要注意的是，所述鰭片101的形成僅僅是示例 性的，并不局限于該方法。
[0055] 接著在形成所述鰭片101之后，在所述鰭片101上形成柵極材料層102,具體地， 在本發(fā)明的一具體實施例中，所述柵極柵極材料層102可以包括各個材料，所述各個材料 包含但不限于：某些金屬、金屬合金、金屬氮化物和金屬硅化物，及其層壓制件和其復(fù)合物。 柵極材料層102也可以包括摻雜的多晶硅和多晶硅-鍺合金材料（即，具有從每立方厘米 大約lel8到大約le22個摻雜原子的摻雜濃度）以及多晶硅金屬硅化物（polycide)材料 (摻雜的多晶娃/金屬娃化物疊層材料）。
[0056] 類似地，也可以采用數(shù)種方法的任何一個形成前述材料。非限制性實例包括自對 準(zhǔn)金屬硅化物方法、化學(xué)汽相沉積方法和物理汽相沉積方法，諸如但不限于：蒸發(fā)方法和濺 射方法。
[0057] 具體地，首先在半導(dǎo)體襯底上形成柵極介電層（圖中未示出），然后在柵極介電層 上形成柵極材料層102。在一實施例中，柵極材料層102由多晶硅材料組成，一般也可使 用金屬、金屬氮化物、金屬硅化物或類似化合物作為柵極材料層102的材料。柵極介電層 以及柵極材料層102優(yōu)選的形成方法包括化學(xué)氣相沉積法（CVD)，如低溫化學(xué)氣相沉積 (LTCVD)、低壓化學(xué)氣相沉積（LPCVD)、快熱化學(xué)氣相沉積（LTCVD)、等離子體化學(xué)氣相沉積 (PECVD)，也可使用例如濺鍍及物理氣相沉積（PVD)等一般相似方法。柵極材料層102的厚 度以小于約1200埃為佳。
[0058] 所述柵極材料層102可以是包含半導(dǎo)體材料的多層結(jié)構(gòu)，例如硅、鍺、金屬或其組 合。所述柵極材料層102的形成工藝可以采用本領(lǐng)域技術(shù)人員熟知的任何現(xiàn)有技術(shù)，比較 優(yōu)選的為化學(xué)氣相沉積法，例如低壓等離子體化學(xué)氣相沉積或者等離子體增強化學(xué)氣相沉 積工藝。柵極材料層102的厚度為800到3000埃。
[0059] 在本發(fā)明的一【具體實施方式】中優(yōu)選形成多晶硅柵極結(jié)構(gòu)，多晶硅層的形成方法可 選用低壓化學(xué)氣相淀積（LPCVD)工藝。形成所述多晶硅層的工藝條件包括：反應(yīng)氣體為硅 燒（SiH 4)，所述娃燒的流量范圍可為100?200立方厘米/分鐘（seem)，如150sccm ;反應(yīng) 腔內(nèi)溫度范圍可為700?750攝氏度；反應(yīng)腔內(nèi)壓力可為250?350毫毫米汞柱（mTorr)， 如300mT 〇rr;所述反應(yīng)氣體中還可包括緩沖氣體，所述緩沖氣體可為氦氣（He)或氮氣，所 述氦氣和氮氣的流量范圍可為5?20升/分鐘（slm)，如8slm、10slm或15slm。
[0060] 在形成柵極材料層102之后，沉積第一硬掩膜層103、第一半導(dǎo)體材料層104、第二 硬掩膜層105,然后在水平面上與鰭片101垂直的方向上圖案化所述柵極材料層102、第一 硬掩膜層103、半導(dǎo)體材料層104、第二硬掩膜層105,以形成柵極疊層，得到如圖1所示的 圖案，其中圖1為所述器件的正面示意圖，圖7為與圖1相對應(yīng)的側(cè)面圖，所述柵極材料層 102環(huán)繞所述鰭片101，為環(huán)繞柵極。
[0061] 圖案化所述柵極材料層102、第一硬掩膜層103、第一半導(dǎo)體材料層104、第二硬掩 膜層105,以形成環(huán)繞鰭片101的柵極疊層，所述圖案化方法可以選用本領(lǐng)域常用的公知方 法，在此不再贅述。
[0062] 作為優(yōu)選，在本發(fā)明的一【具體實施方式】中所述第一硬掩膜層103和第二硬掩膜 層105選用相同的材料，在本發(fā)明的一【具體實施方式】中可以選用SiN，但并不局限于所述材 料，只要能起到保護所述柵極材料層102的硬掩膜層均可以應(yīng)用于本發(fā)明，例如還可以選 用BN和SiON、TiN和Cu 3N中的一種或者多種。
[0063] 作為優(yōu)選，所述第一硬掩膜層103和第二硬掩膜層105的厚度并不局限于某一數(shù) 值范圍，在本發(fā)明的一【具體實施方式】中優(yōu)選為50-300埃，進一步優(yōu)選為80-120埃，作為進 一步的優(yōu)選，所述第一硬掩膜層103和第二硬掩膜層105的厚度相同。
[0064] 作為優(yōu)選，所述第一半導(dǎo)體材料層104可以選用Si、多晶硅、SiGe、Ge或者III-V 材料中的一種或者多種，在本發(fā)明的一【具體實施方式】中優(yōu)選為多晶硅，所述第一半導(dǎo)體材 料層104的厚度為50-100埃，但不局限于該范圍，更優(yōu)選為60-90埃。
[0065] 參照圖2和圖8,在所述柵極疊層（包括柵極材料層102以及掩膜疊層）的側(cè)壁上 形成間隙壁，具體地，在該步驟中形成間隙壁的步驟可以和現(xiàn)有技術(shù)中形成柵極間隙壁106 步驟相同，不同的是，在形成所述間隙壁不僅位于所述柵極疊層的側(cè)壁上，所述間隙壁還位 于所述鰭片101側(cè)壁上，以形成柵極間隙壁106和鰭片間隙壁108。
[0066] 具體地，在本發(fā)明的一具體地實施方式中所述間隙壁可以為Si02、SiN、SiOCN中 一種或者它們組合構(gòu)成。作為本實施例的一個優(yōu)化實施方式，所述間隙壁為氧化硅、氮化硅 共同組成，具體工藝為：在半導(dǎo)體襯底上形成第一氧化娃層、第一氮化娃層以及第二氧化娃 層，然后采用蝕刻方法形成間隙壁。所述間隙壁的厚度為2-30nm，優(yōu)選為5-25nm。
[0067] 作為示例，在半導(dǎo)體襯底上還可以形成有位于柵極疊層兩側(cè)且緊靠柵極結(jié)構(gòu)的間 隙壁。其中，間隙壁可以包括至少一層氧化物層和/或至少一層氮化物層。需要說明的是， 間隙壁是可選的而非必需的，其主要用于在后續(xù)進行蝕刻或離子注入時保護柵極結(jié)構(gòu)的側(cè) 壁不受損傷。
[0068] 所述間隙壁通過低壓化學(xué)氣相沉積（LPCVD)、等離子體輔助化學(xué)氣相沉積 (PECVD)、金屬有機化學(xué)氣相沉積（M0CVD)及原子層沉積（ALD)、爐管（furnace)或其它先進 的沉積技術(shù)形成，在本發(fā)明的一【具體實施方式】中優(yōu)選原子層沉積（ALD)方法。
[0069] 接著沉積犧牲材料層（圖中未示出），所述犧牲材料層覆蓋所述鰭片101、柵極疊 層，所述犧牲材料層選擇容易去除不會殘留的材料，作為優(yōu)選，所述犧牲材料層優(yōu)選為有機 分布層（organic distribution layer，0DL)，所述犧牲材料層優(yōu)選為液態(tài)有機氧化物，可 以通過旋轉(zhuǎn)涂覆所述半導(dǎo)體襯底上覆蓋所述鰭片101、柵極疊層。然后執(zhí)行一平坦化步驟， 可以使用半導(dǎo)體制造領(lǐng)域中常規(guī)的平坦化方法來實現(xiàn)表面的平坦化。該平坦化方法的非限 制性實例包括機械平坦化方法和化學(xué)機械拋光平坦化方法?；瘜W(xué)機械拋光平坦化方法更常 用。
[0070] 參照圖3和圖9,回蝕刻（etch back)所述犧牲材料層，同時去除所述第二硬掩膜 層105以及柵極疊層頂部的間隙壁。
[0071] 具體地，回蝕刻所述柵極疊層頂部以及側(cè)壁上的部分所述犧牲材料層、頂部的間 隙壁以及第二硬掩膜層105,在該回蝕刻（etch back)中可以為過蝕刻，以完全去除所述第 二硬掩膜層105和頂部的間隙壁，露出部分所述半導(dǎo)體材料層104,如圖3所示。
[0072] 在回蝕刻（etch back)步驟中選用對所述第二硬掩膜層105和第一半導(dǎo)體材料層 104具有較大蝕刻選擇比的蝕刻方法，以保證在完全去除所述第二硬掩膜層105和頂部間 隙壁的過程中不會對所述第一半導(dǎo)體材料層104造成損壞，本領(lǐng)域技術(shù)人員可以根據(jù)具體 的材料進行選擇，并不局限與某一種方法，在本發(fā)明的一【具體實施方式】中干法蝕刻、濕法蝕 刻以及等離子蝕刻均可以實現(xiàn)所述目的。
[0073] 當(dāng)所述犧牲材料層優(yōu)選為液態(tài)有機氧化物，時，最后可以通過氧化灰化的方法去 除。
[0074] 參照圖4和圖10,去除犧牲材料層，選擇性的在所述第一半導(dǎo)體材料層104上外延 生長第二半導(dǎo)體材料層107,以覆蓋所述間隙壁。
[0075] 具體地，在回蝕刻（etch back)去除所述第二硬掩膜層105,露出所述第一半導(dǎo)體 材料層104后，然后去除剩余的犧牲材料層，以完全去除剩余的犧牲材料層，在本發(fā)明的一

【具體實施方式】中所述去除方法可以為灰化法或者濕法剝離法，作為優(yōu)選，選用濕法剝離方 法去除所述犧牲材料層，具體地，所述堿性蝕刻液可以為Κ0Η、或者EDP (乙二胺+對苯二酚 +水)，還有TMAH(四甲基氫氧化銨)、肼、氫氧化鋰以及氨水中的一種或者多種。其中所述蝕 刻液的濃度為15-25%，為了避免高溫工藝，在本發(fā)明的一【具體實施方式】中選用較低的溫度 進行蝕刻，在該步驟中優(yōu)選蝕刻溫度小于25°C，更優(yōu)選10_15°C。
[0076] 在去除所述犧牲材料層之后，在所述柵極疊層的頂部(第一半導(dǎo)體材料層104上） 選擇性的外延生長第二半導(dǎo)體材料層107,作為優(yōu)選，所述第二半導(dǎo)體材料層107為SiGe 層，在該步驟中，所述SiGe層僅僅在所述第一半導(dǎo)體材料層104的頂部外延生長，并不會在 所述鰭片101或鰭片間隙壁108上生長，也不會在所述柵極間隙壁106的側(cè)壁上生長，所述 SiGe層的寬度大于所述柵極疊層+柵極間隙壁106厚度X 2的和，以保證所述SiGe層完全 覆蓋柵極材料層102和間隙壁，起到保護作用，在后面的蝕刻工藝中保證所述間隙壁106不 受fe#。
[0077] 所述SiGe層的生長方式為選擇性外延方法，以確保僅在所述第一半導(dǎo)體材料層 104的上方生長，所述外延生長SiGe的溫度為450-700°C，所述外延生長SiGe中Ge的含量 為 15-55%。
[0078] 參照圖5和圖11，蝕刻去除所述鰭片101上的間隙壁。
[0079] 具體地，蝕刻去除鰭片側(cè)壁上的鰭片間隙壁108,所述蝕刻過程選用堅直間隙壁蝕 刻方法（Vertical Spacer etch.)，在該過程中所述SiGe層作為保護層保護位于下方的、柵 極材料層102側(cè)壁上的柵極間隙壁106不被蝕刻，作為優(yōu)選，在本發(fā)明的一【具體實施方式】中 選用干法蝕刻去除所述鰭片側(cè)壁上的鰭片間隙壁108,更優(yōu)選間隙壁等離子蝕刻去除所述 鰭片間隙壁108。
[0080] 具體地，在本發(fā)明的一【具體實施方式】中，在所述干法蝕刻中可以選用cf4、 CHF3，另外加上N2、C02、02中的一種作為蝕刻氣氛，其中氣體流量為CF 410-200sccm， CHF310-200sccm，N2 或 C02 或 0210-400sccm，所述蝕刻壓力為 30-150mTorr，蝕刻時間為 5-120s，優(yōu)選為5-60s，更優(yōu)選為5-30s。
[0081] 在該步驟中由于SiGe層的存在，在去除所述鰭片間隙壁108的過程中，所述SiGe 層作為保護層，保護位于其下方的柵極材料層102側(cè)壁上的柵極間隙壁106不受損壞，巧妙 地解決了現(xiàn)有技術(shù)中鰭片側(cè)壁上間隙壁不易去除的問題。
[0082] 參照圖6和圖12,去除所述第二半導(dǎo)體材料層107和所述第一半導(dǎo)體材料層104。
[0083] 具體地，在本發(fā)明的一【具體實施方式】中選用平坦化的方法去除所述第二半導(dǎo)體材 料層107 (SiGe層）和所述第一半導(dǎo)體材料層104,在平坦化過程中所述第一硬掩膜層103 作為平坦化停止層以保護所述柵極材料層102以及柵極間隙壁106不受到損壞。該平坦化 方法的非限制性實例包括機械平坦化方法和化學(xué)機械拋光平坦化方法?；瘜W(xué)機械拋光平坦 化方法更常用。
[0084] 所述方法還進一步包括在所述鰭片101上形成抬升源漏的步驟，所述抬升源漏的 材料以及形成方法均可以選用本領(lǐng)域常用材料和方法，并不局限于某一種，在此不再贅述。
[0085] 在本發(fā)明的一【具體實施方式】中在形成鰭片101以及柵極疊層之后，并在所述柵極 疊層以及鰭片101上形成間隙壁，然后沉積犧牲材料層并平坦化，回蝕刻所述犧牲材料層 露出所述柵極疊層中的第一半導(dǎo)體材料層，在所述第一半導(dǎo)體材料層上高選擇性的外延生 長第二半導(dǎo)體材料層107,例如SiGe層，所述SiGe層的關(guān)鍵尺寸大于所述柵極疊層以及柵 極間隙壁106的關(guān)鍵尺寸之和，以完全覆蓋所述柵極疊層和柵極間隙壁，起到保護作用，然 后進行堅直蝕刻去除所述鰭片101上的間隙壁，由于所述SiGe的保護，所述柵極疊層上的 間隙壁得到完全的保留。
[0086] 本發(fā)明所述方法巧妙地去除了所述鰭片上的間隙壁，同時不損壞所述柵極疊層上 的間隙壁，而且工藝過程更加簡單，所述過程中采用了更少的熱沉積以及等離子蝕刻步驟， 形成所述柵極間隙壁后在所述鰭片上選擇性的生長多晶硅以形成抬升源漏，很好的解決了 現(xiàn)有技術(shù)中在鰭片上形成源漏極后電阻過大的問題，進一步提高了器件的性能。
[0087] 參照圖13,其中示出了本發(fā)明所述方法的工藝流程圖，具體地包括以下步驟：
[0088] 步驟201提供半導(dǎo)體襯底；
[0089] 步驟202在所述半導(dǎo)體襯底上形成鰭片和柵極疊層，其中所述柵極疊層包括依次 形成的柵極材料層、第一硬掩膜層、第一半導(dǎo)體材料層、第二硬掩膜層；
[0090] 步驟203在所述柵極疊層和所述鰭片上形成間隙壁；
[0091] 步驟204沉積犧牲材料層，以覆蓋所述間隙壁；
[0092] 步驟205去除所述柵極疊層頂部的間隙壁和所述第二硬掩膜層，露出所述第一半 導(dǎo)體材料層；
[0093] 步驟206去除所述犧牲材料層，在所述第一半導(dǎo)體材料層上外延生長第二半導(dǎo)體 材料層，以覆蓋所述第一半導(dǎo)體材料層以及所述柵極疊層側(cè)壁上的間隙壁；
[0094] 步驟207去除所述鰭片上的間隙壁。
[0095] 步驟208去除所述第二半導(dǎo)體材料層和所述第一半導(dǎo)體材料層；
[0096] 步驟209在所述鰭片上形成抬升源漏。
[0097] 本發(fā)明已經(jīng)通過上述實施例進行了說明，但應(yīng)當(dāng)理解的是，上述實施例只是用于 舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人 員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的 變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由 附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1. 一種半導(dǎo)體器件的制備方法，包括： 提供半導(dǎo)體襯底； 在所述半導(dǎo)體襯底上形成鰭片和柵極疊層，其中所述柵極疊層包括依次形成的柵極材 料層、第一硬掩膜層、第一半導(dǎo)體材料層、第二硬掩膜層； 在所述柵極疊層和所述鰭片上形成間隙壁； 沉積犧牲材料層，以覆蓋所述間隙壁； 去除所述柵極疊層頂部的間隙壁和所述第二硬掩膜層，露出所述第一半導(dǎo)體材料層； 去除所述犧牲材料層，在所述第一半導(dǎo)體材料層上外延生長第二半導(dǎo)體材料層，以覆 蓋所述第一半導(dǎo)體材料層以及所述柵極疊層側(cè)壁上的間隙壁； 去除所述鰭片上的間隙壁。
2. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括以下步驟： 去除所述第二半導(dǎo)體材料層和所述第一半導(dǎo)體材料層； 在所述鰭片上形成抬升源漏。
3. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一硬掩膜層和所述第二硬掩膜層 為 SiN; 所述第一半導(dǎo)體材料層為多晶娃層； 所述第二半導(dǎo)體材料層為SiGe層； 所述間隙壁選用SiN材料。
4. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一硬掩膜層和所述第二硬掩膜層 的厚度為50-300埃。
5. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一半導(dǎo)體材料層的厚度為50-100 埃。
6. 根據(jù)權(quán)利要求1或3所述的方法，其特征在于，所述第二半導(dǎo)體材料層的寬度大于所 述柵極結(jié)構(gòu)寬度+間隙壁106厚度X2的和。
7. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述間隙壁選用原子層沉積法或者爐管 沉積法形成。
8. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述犧牲材料層為有機分布層。
9. 根據(jù)權(quán)利要求1所述的方法，其特征在于，選用平坦化方法去除所述第二半導(dǎo)體材 料層和所述第一半導(dǎo)體材料層，停止于所述第一硬掩膜層上。
10. 根據(jù)權(quán)利要求1所述的方法，其特征在于，選用干法蝕刻去除所述鰭片上的間隙 壁。
11. 根據(jù)權(quán)利要求10所述的方法，其特征在于，選用等離子蝕刻去除所述鰭片上的間 隙壁。
【文檔編號】H01L21/28GK104103504SQ201310116171
【公開日】2014年10月15日 申請日期:2013年4月3日 優(yōu)先權(quán)日:2013年4月3日
【發(fā)明者】隋運奇, 王冬江 申請人:中芯國際集成電路制造(上海)有限公司