半導(dǎo)體器件及其制造方法
【專利摘要】一種半導(dǎo)體器件，具有在襯底上隔著柵極絕緣膜(GI)而形成的柵電極(GE)、和形成在襯底上的源極-漏極用的半導(dǎo)體層(EP1)。半導(dǎo)體層(EP1)的上表面處于比柵電極(GE)的正下方的襯底的上表面高的位置上。而且，柵電極(GE)的柵長方向上的端部位于半導(dǎo)體層(EP1)上。
【專利說明】半導(dǎo)體器件及其制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件及其制造方法，例如，能夠適合用于具有MISFET的半導(dǎo)體器件及其制造方法。

【背景技術(shù)】
[0002]在襯底上隔著柵極絕緣膜而形成柵電極，并在襯底上形成源極-漏極區(qū)域，由此形成 MISFET。
[0003]另外，還有一種在襯底上使源極-漏極用的外延層生長來形成MISFET的技術(shù)。
[0004]在日本特開2000-277745號公報(專利文獻(xiàn)I)中，公開了一種關(guān)于使用了 SOI襯底的雙柵極MOSFET的技術(shù)。
[0005]在日本特開2007-165665號公報(專利文獻(xiàn)2)中，在Si襯底上形成有P溝道型MISFET0而且，還公開了一種在P溝道型MISFET的成為源極及漏極的區(qū)域內(nèi)形成槽、并在該槽內(nèi)通過外延生長法埋入SiGe層的技術(shù)。
[0006]現(xiàn)有技術(shù)文獻(xiàn)
[0007]專利文獻(xiàn)
[0008]專利文獻(xiàn)1:日本特開2000-277745號公報
[0009]專利文獻(xiàn)2:日本特開2007-165665號公報


【發(fā)明內(nèi)容】

[0010]當(dāng)在襯底上形成源極-漏極用的半導(dǎo)體層時，對于使用例如外延生長法等形成有MISFET的半導(dǎo)體器件，也期望盡可能地使性能提高?；蛘?，期望使半導(dǎo)體器件的可靠性提高?；蛘撸谕瑫r實現(xiàn)該雙方。
[0011]其他課題和新的特征可以從本說明書的記述及附圖得以明確。
[0012]根據(jù)一實施方式，半導(dǎo)體器件在襯底上形成有源極-漏極用的半導(dǎo)體層，且柵電極的柵長方向上的端部搭在所述半導(dǎo)體層上。
[0013]另外，根據(jù)一實施方式，關(guān)于半導(dǎo)體器件的制造方法，在襯底上形成了虛擬柵極之后，在所述襯底上通過例如外延法形成源極-漏極形成用的半導(dǎo)體層，然后，在所述虛擬柵極的側(cè)壁上形成側(cè)壁膜。然后，在以覆蓋所述虛擬柵極的方式在所述襯底上形成絕緣膜之后，使所述虛擬柵極的上表面露出。接著，在除去所述虛擬柵極及所述側(cè)壁膜而形成的槽內(nèi)，隔著柵極絕緣膜形成柵電極。
[0014]發(fā)明效果
[0015]根據(jù)一實施方式，能夠使半導(dǎo)體器件的性能提高?；蛘?，能夠使半導(dǎo)體器件的可靠性提高?；蛘吣軌蛲瑫r實現(xiàn)該雙方。

【專利附圖】

【附圖說明】
[0016]圖1是實施方式I的半導(dǎo)體器件的主要部分剖視圖。
[0017]圖2是實施方式I的半導(dǎo)體器件的主要部分剖視圖。
[0018]圖3是表示實施方式I的半導(dǎo)體器件的制造工序的工序流程圖。
[0019]圖4是表示實施方式I的半導(dǎo)體器件的制造工序的工序流程圖。
[0020]圖5是實施方式I的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0021]圖6是接著圖5的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0022]圖7是接著圖6的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0023]圖8是接著圖7的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0024]圖9是接著圖8的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0025]圖10是接著圖9的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0026]圖11是接著圖10的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0027]圖12是接著圖11的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0028]圖13是接著圖12的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0029]圖14是接著圖13的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0030]圖15是接著圖14的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0031]圖16是接著圖15的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0032]圖17是接著圖16的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0033]圖18是接著圖17的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0034]圖19是接著圖18的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0035]圖20是接著圖19的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0036]圖21是接著圖19的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0037]圖22是接著圖21的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0038]圖23是接著圖22的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0039]圖24是接著圖20及圖23的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0040]圖25是接著圖24的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0041]圖26是接著圖25的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0042]圖27是接著圖26的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0043]圖28是接著圖27的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0044]圖29是接著圖28的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0045]圖30是第I研究例的半導(dǎo)體器件的主要部分剖視圖。
[0046]圖31是第I研究例的半導(dǎo)體器件的主要部分剖視圖。
[0047]圖32是第2研究例的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0048]圖33是接著圖32的第2研究例的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0049]圖34是第2研究例的半導(dǎo)體器件的主要部分剖視圖。
[0050]圖35是第2研究例的半導(dǎo)體器件的主要部分剖視圖。
[0051]圖36是實施方式I的變形例的半導(dǎo)體器件的主要部分剖視圖。
[0052]圖37是實施方式I的變形例的半導(dǎo)體器件的主要部分剖視圖。
[0053]圖38是實施方式I的變形例的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0054]圖39是實施方式2的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0055]圖40是接著圖39的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0056]圖41是接著圖40的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0057]圖42是接著圖41的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0058]圖43是接著圖42的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0059]圖44是接著圖43的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0060]圖45是接著圖44的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0061]圖46是表示實施方式3的半導(dǎo)體器件的制造工序的工序流程圖。
[0062]圖47是表示實施方式3的半導(dǎo)體器件的制造工序的工序流程圖。
[0063]圖48是實施方式3的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0064]圖49是接著圖48的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0065]圖50是接著圖49的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0066]圖51是接著圖50的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0067]圖52是接著圖51的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0068]圖53是接著圖52的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0069]圖54是接著圖53的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0070]圖55是接著圖54的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0071]圖56是接著圖55的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0072]圖57是接著圖56的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0073]圖58是接著圖56的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0074]圖59是接著圖58的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0075]圖60是接著圖59的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0076]圖61是接著圖57及圖60的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0077]圖62是接著圖61的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0078]圖63是接著圖62的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0079]圖64是實施方式3的半導(dǎo)體器件的主要部分剖視圖。
[0080]圖65是實施方式3的半導(dǎo)體器件的主要部分剖視圖。
[0081]圖66是表示實施方式4的半導(dǎo)體器件的制造工序的工序流程圖。
[0082]圖67是表示實施方式4的半導(dǎo)體器件的制造工序的工序流程圖。
[0083]圖68是實施方式4的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0084]圖69是接著圖68的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0085]圖70是接著圖69的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0086]圖71是接著圖70的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0087]圖72是接著圖71的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0088]圖73是接著圖72的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0089]圖74是接著圖73的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0090]圖75是接著圖74的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0091]圖76是接著圖75的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0092]圖77是接著圖76的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0093]圖78是接著圖76的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0094]圖79是接著圖78的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0095]圖80是接著圖79的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0096]圖81是接著圖77及圖80的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0097]圖82是接著圖81的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0098]圖83是接著圖82的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0099]圖84是實施方式4的半導(dǎo)體器件的主要部分剖視圖。

【具體實施方式】
[0100]在以下實施方式中，為了方便，在必要時分割成多個部分或?qū)嵤┓绞絹碚f明，但除了特別明示的情況之外，它們之間并不是毫無關(guān)系的，而是一方為另一方的部分或全部的變形例、詳細(xì)、補(bǔ)充說明等關(guān)系。另外，在以下實施方式中，涉及到要素的數(shù)等(包括個數(shù)、數(shù)值、量、范圍等)時，除了特別明示的情況以及在原理上明確限定為特定數(shù)的情況等之夕卜，均不限定于該特定數(shù)，可以是特定數(shù)以上也可以是特定數(shù)以下。而且，在以下實施方式中，除了特別明示的情況以及被認(rèn)為原理上明確是必須的情況等之外，其構(gòu)成要素(還包括要素步驟等)當(dāng)然不一定是必須的。相同地，在以下實施方式中，涉及到構(gòu)成要素等的形狀、位置關(guān)系等時，除了特別明示的情況和認(rèn)為原理上明確不成立的情況等之外，包括實質(zhì)上與該形狀等近似或類似的情況等。在這點上，對于上述數(shù)值及范圍也是同樣的。
[0101]以下，基于附圖詳細(xì)說明實施方式。此外，在用于說明實施方式的全部附圖中，對具有相同功能的部件標(biāo)注相同的附圖標(biāo)記，并省略其重復(fù)說明。另外，在以下實施方式中，除了特別需要時之外，原則上不重復(fù)相同或同樣部分的說明。
[0102]另外，在實施方式所使用的附圖中，也存在為了易于觀察附圖而在剖視圖中也省略了剖面線的情況。另外，也存在為了易于觀察附圖而在俯視圖中也標(biāo)注了剖面線的情況。
[0103](實施方式I)
[0104]<關(guān)于半導(dǎo)體器件的構(gòu)造>
[0105]圖1及圖2是本實施方式I的半導(dǎo)體器件的主要部分剖視圖。另外，圖1和圖2是相同區(qū)域的剖視圖。但是，在圖1中，為了易于分辨半導(dǎo)體層SMl和半導(dǎo)體層EPl分別是哪個區(qū)域，用點剖面線表示半導(dǎo)體層EPl整體，用細(xì)斜剖面線表示半導(dǎo)體層SMl整體，對于n_型半導(dǎo)體區(qū)域EX及n+型半導(dǎo)體區(qū)域SD的形成區(qū)域則沒有圖示。另外，在圖2中，為了易于分辨n_型半導(dǎo)體區(qū)域EX和n+型半導(dǎo)體區(qū)域SD分別是哪個區(qū)域，對n_型半導(dǎo)體區(qū)域EX整體標(biāo)注了相同的剖面線，對n+型半導(dǎo)體區(qū)域SD整體標(biāo)注了其他相同的剖面線。因此，將圖1和圖2組合來看的話，很容易理解半導(dǎo)體層SMl及半導(dǎo)體層EPl的構(gòu)成、和半導(dǎo)體層SMl及半導(dǎo)體層EPl上的n_型半導(dǎo)體區(qū)域EX及η.型半導(dǎo)體區(qū)域SD的形成區(qū)域。此外，在圖1及圖2中，關(guān)于后述的絕緣膜IL3及布線Ml和更上層的構(gòu)造，省略了圖示。
[0106]本實施方式I及以下實施方式2?4的半導(dǎo)體器件是具有MISFET(MetalInsulator Semiconductor Field Effect Transistor:金屬絕緣半導(dǎo)體場效應(yīng)晶體管)的半導(dǎo)體器件。
[0107]圖1及圖2所示的本實施方式I的半導(dǎo)體器件是使用了 SOI (SO1:Silicon OnInsulator ;絕緣體上硅)襯底SUB的半導(dǎo)體器件。
[0108]SOI襯底SUB具有:由單晶硅等構(gòu)成的襯底(半導(dǎo)體襯底、支承襯底)SUBl ;由形成在襯底SUBl的主面上的氧化硅等構(gòu)成的絕緣層(埋入絕緣膜、埋入氧化膜、BOX (BuriedOxide)層)BOXl ;以及由形成在絕緣層BOXl的上表面上的單晶硅構(gòu)成的半導(dǎo)體層(SOI層)SMl0襯底SUBl是支承絕緣層BOXl及其上方的構(gòu)造的支承襯底。通過這些襯底SUB1、絕緣層BOXl和半導(dǎo)體層SM1，形成了 SOI襯底SUB。在SOI襯底SUB的主面上形成有MISFET。在此，對MISFET為η溝道型的MISFET的情況進(jìn)行說明。
[0109]在半導(dǎo)體層SMl上，隔著柵極絕緣膜GI而形成有柵電極GE。
[0110]柵電極GE為金屬柵電極，使用了氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、碳化鈦(TiC)、碳化鉭(TaC)、碳化鎢(WC)或氮碳化鉭(TaCN)等金屬材料。需要說明的是，此處所說的金屬是呈現(xiàn)金屬傳導(dǎo)的導(dǎo)電體，不僅是單質(zhì)金屬(純金屬)或合金，還包括呈現(xiàn)金屬傳導(dǎo)的金屬化合物(氮化金屬或碳化金屬等)。通過將柵電極GE設(shè)為金屬柵電極，可以獲得如下優(yōu)點:能夠抑制柵電極GE的耗盡現(xiàn)象，消除寄生電容。另外，還可以獲得能夠?qū)崿F(xiàn)MISFET元件的小型化(柵極絕緣膜的薄膜化)。
[0111]作為柵電極GE，優(yōu)選為金屬柵電極，但作為其他方式，也能為在下層形成有上述金屬材料(金屬膜)、且在上層使用了多晶硅膜(摻雜多晶硅膜)的層疊型柵電極。
[0112]另外，作為金屬柵電極(柵電極GE)的其他方式，還可以是層疊了多層不同金屬膜的構(gòu)造。
[0113]另外,作為柵極絕緣膜GI，能夠使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等金屬氧化物膜。另外，這些金屬氧化物膜也能夠含有氮(N)或硅(Si)中的一方或雙方。該情況下，柵極絕緣膜GI是介電常數(shù)(相對介電常數(shù))比氮化硅膜高的高介電常數(shù)膜(所謂的High-k膜)。在對柵極絕緣膜GI使用了高介電常數(shù)膜的情況下，與使用了氧化硅膜的情況相比，由于能夠使柵極絕緣膜GI的物理膜厚增加，所以可以獲得能夠減少漏電流的優(yōu)點。
[0114]此外，雖未圖示，但在上述金屬氧化物膜與半導(dǎo)體層SMl之間，也能夠形成Inm以下的氧化硅膜來作為界面層。該界面層的物理膜厚與上述金屬氧化物膜的物理膜厚相比形成得較薄。
[0115]柵電極GE的下部的半導(dǎo)體層SMl成為形成有MISFET的溝道的區(qū)域(溝道形成區(qū)域)。
[0116]在半導(dǎo)體層SMl上形成有作為外延層(外延半導(dǎo)體層)的半導(dǎo)體層EPl。半導(dǎo)體層EPl在半導(dǎo)體層SMl上通過外延生長而形成，由硅(單晶硅)構(gòu)成。
[0117]半導(dǎo)體層EPl形成在柵電極GE的兩側(cè)(柵長方向上的兩側(cè))。此外，圖1及圖2所示的剖面是與柵電極GE的柵長方向平行的平面(沿著柵長方向的平面)。
[0118]在本實施方式中，柵電極GE的一部分存在于半導(dǎo)體層EPl上(更特定地說在半導(dǎo)體層EPl的傾斜的側(cè)面SFl上)。具體來說，柵電極GE的柵長方向上的端部位于半導(dǎo)體層EPl上。換言之，在MISFET(將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于半導(dǎo)體層EPl上。S卩，柵電極GE的柵長方向上的中央部側(cè)位于沒有形成半導(dǎo)體層EPl的部分的半導(dǎo)體層SMl上，但柵電極GE的柵長方向上的兩端部側(cè)搭在形成于半導(dǎo)體層SMl上的半導(dǎo)體層EPl上。也就是說，柵電極GE的中央部側(cè)(柵長方向上的中央部側(cè))雖然不與半導(dǎo)體層EPl重疊(未在SOI襯底SUB的厚度方向上重疊)，但柵電極GE的端部(柵長方向上的端部)與半導(dǎo)體層EPl重疊(在SOI襯底SUB的厚度方向上重疊)。因此，成為如下狀態(tài)，即，在柵電極GE的兩端部附近(柵長方向上的兩端部附近)的正下方存在有半導(dǎo)體層EP1、且在柵電極GE的中央部側(cè)(柵長方向上的中央部側(cè))的正下方不存在半導(dǎo)體層EPl (存在有半導(dǎo)體層SMl)。
[0119]但是，柵電極GE并不與半導(dǎo)體層SMUEPl相接觸，在柵電極GE與半導(dǎo)體層SMl之間、以及柵電極GE與半導(dǎo)體層EPl之間，夾設(shè)有柵極絕緣膜GI。柵極絕緣膜GI在從柵電極GE的底面到兩側(cè)面(側(cè)壁)的范圍內(nèi)連續(xù)地形成。
[0120]另外，在本實施方式中，柵電極GE的柵長方向上的端部雖然位于半導(dǎo)體層EPl上，但半導(dǎo)體層EPl的側(cè)面(柵電極GE側(cè)的側(cè)面)SFl傾斜，且柵電極GE的柵長方向上的端部位于該半導(dǎo)體層EPl的傾斜的側(cè)面SFl上。換言之，在MISFET (將柵電極GE作為柵電極的MISFET)的柵長方向上，半導(dǎo)體層EPl的側(cè)面(柵電極GE側(cè)的側(cè)面)SFl傾斜，且在MISFET (將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于半導(dǎo)體層EPl的傾斜的側(cè)面SFl上。S卩，柵電極GE的端部(柵長方向上的端部)搭在半導(dǎo)體層EPl的傾斜的側(cè)面SFl上。
[0121]另外，由于半導(dǎo)體層EPl形成在半導(dǎo)體層SMl的大致平坦的上表面上，所以半導(dǎo)體層EPl的上表面位于比柵電極GE的正下方的半導(dǎo)體層SMl的上表面高的位置上。在此，柵電極GE的正下方的半導(dǎo)體層SMl的上表面對應(yīng)于與柵電極GE下方的柵極絕緣膜GI相接觸的部分的半導(dǎo)體層SMl的表面(上表面)，在圖1中標(biāo)注附圖標(biāo)記UFl而表不為上表面UFl。
[0122]在柵電極GE的兩側(cè)(柵長方向的兩側(cè))的半導(dǎo)體層SMl、EPl上，形成有MISFET的源極或漏極用的半導(dǎo)體區(qū)域，該源極或漏極用的半導(dǎo)體區(qū)域由η—型半導(dǎo)體區(qū)域EX、和與η_型半導(dǎo)體區(qū)域EX相比為高雜質(zhì)濃度的η+型半導(dǎo)體區(qū)域SD形成。S卩，在半導(dǎo)體層SMl與半導(dǎo)體層EPl的層疊中，在隔著溝道形成區(qū)域相互隔開的區(qū)域內(nèi)，形成有(一對)η_型半導(dǎo)體區(qū)域(擴(kuò)展區(qū)域、LDD區(qū)域)ΕΧ，并在η—型半導(dǎo)體區(qū)域EX的外側(cè)(從溝道形成區(qū)域遠(yuǎn)離的一側(cè))，形成有與η_型半導(dǎo)體區(qū)域EX相比雜質(zhì)濃度高的、源極-漏極用的(一對)η+型半導(dǎo)體區(qū)域SD。由于源極或漏極區(qū)域用的半導(dǎo)體區(qū)域具有η—型半導(dǎo)體區(qū)域ΕΧ、和與η—型半導(dǎo)體區(qū)域EX相比雜質(zhì)濃度高的η+型半導(dǎo)體區(qū)域SD,所以具備LDD(Lightly Doped Drain:輕摻雜漏極)構(gòu)造。
[0123]n_型半導(dǎo)體區(qū)域EX與溝道形成區(qū)域鄰接，η.型半導(dǎo)體區(qū)域SD形成在從溝道形成區(qū)域隔開與η_型半導(dǎo)體區(qū)域EX相應(yīng)的距離且與η_型半導(dǎo)體區(qū)域EX相接觸的位置上。
[0124]當(dāng)在SOI襯底SUB的厚度方向上觀察時，η_型半導(dǎo)體區(qū)域EX形成在從半導(dǎo)體層EPl到半導(dǎo)體層SMl的范圍內(nèi)，η+型半導(dǎo)體區(qū)域SD也形成在從半導(dǎo)體層EPl到半導(dǎo)體層SMl的范圍內(nèi)。另外，η_型半導(dǎo)體區(qū)域EX的至少一部分位于柵電極GE的正下方。
[0125]由于在半導(dǎo)體層EPl中形成有源極或漏極用的半導(dǎo)體區(qū)域(與η_型半導(dǎo)體區(qū)域EX及η+型半導(dǎo)體區(qū)域SD對應(yīng))，所以能夠?qū)雽?dǎo)體層EPl視為源極-漏極用(源極-漏極形成用)的外延層。
[0126]在η.型半導(dǎo)體區(qū)域SD的上部形成有金屬硅化物層SIL。金屬硅化物層SIL是例如硅化鈷層、硅化鎳層或鎳鉬硅化物層等。
[0127]在SOI襯底SUB的主面上，以覆蓋半導(dǎo)體層EPl (及金屬硅化物層SIL)的方式，形成有絕緣膜ILl。絕緣膜ILl優(yōu)選由作為襯墊膜的氮化硅膜SN3(襯墊膜)與氮化硅膜SN3上的絕緣膜S03的層疊膜構(gòu)成。氮化硅膜SN3的厚度與絕緣膜S03相比較薄。
[0128]作為絕緣膜S03，能夠使用氧化硅類的絕緣膜。在此，氧化硅類的絕緣膜是指以氧化硅為主體的絕緣膜，但也能夠進(jìn)一步含有碳(C)、氟(F)、氮(N)、硼(B)及磷(P)中的一種以上。
[0129]絕緣膜ILl的上表面大致平坦化，在絕緣膜ILl上形成有槽TR。在該槽TR內(nèi)，隔著柵極絕緣膜GI而埋入(形成)有柵電極GE。即，柵電極GE形成在絕緣膜ILl的槽TR內(nèi)，柵極絕緣膜GI在柵電極GE的側(cè)壁(側(cè)面)及底面(下表面)上連續(xù)地形成。
[0130]也就是說，在本實施方式中，在SOI襯底SUB上以覆蓋半導(dǎo)體層EPl的方式形成有絕緣膜ILl，且柵電極GE埋入在形成于絕緣膜ILl上的槽TR內(nèi)。具體來說，柵極絕緣膜GI形成在槽TR的側(cè)面上及底面上，柵電極GE隔著柵極絕緣膜GI而埋入在槽TR內(nèi)。
[0131]另外，優(yōu)選的是，在柵電極GE的側(cè)壁上，隔著柵極絕緣膜GI而形成有側(cè)壁絕緣膜Sff30即，在柵電極GE的側(cè)壁與絕緣膜ILl之間，不僅夾設(shè)有柵極絕緣膜GI，還夾設(shè)有側(cè)壁絕緣膜SW3。柵極絕緣膜GI與柵電極GE相接觸，但側(cè)壁絕緣膜SW3并不與柵電極GE相接觸，在側(cè)壁絕緣膜SW3與柵電極GE之間夾設(shè)有柵極絕緣膜GI。
[0132]在埋入有柵電極GE的狀態(tài)下的絕緣膜ILl上，以覆蓋柵電極GE的方式形成有絕緣膜IL2。
[0133]在絕緣膜IL1、IL2上形成有后述的接觸孔CNT (在此并未圖示)，并在接觸孔CNT內(nèi)形成有后述的插塞PG(在此并未圖示)，但在此省略其圖示。另外，在絕緣膜IL2上形成有后述的絕緣膜IL3 (在此并未圖示)及后述的布線Ml (在此并未圖示)，但在此省略其圖
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[0134]<關(guān)于半導(dǎo)體器件的制造工序>
[0135]接著，參照【專利附圖】

【附圖說明】本實施方式的半導(dǎo)體器件的制造工序。圖3及圖4是表示本實施方式的半導(dǎo)體器件的制造工序的工序流程圖。圖5?圖29是本實施方式的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0136]首先，如圖5所示，準(zhǔn)備SOI襯底SUB (圖3的步驟SI)。
[0137]SOI襯底SUB具有:由單晶硅等構(gòu)成的襯底SUBl ;由形成在襯底SUBl的主面上的氧化硅等構(gòu)成的絕緣層BOXl ;以及由形成在絕緣層BOXl的上表面上的單晶硅構(gòu)成的半導(dǎo)體層SMl。
[0138]與襯底SUBl的厚度相比，半導(dǎo)體層SMl的厚度較薄。半導(dǎo)體層SMl的厚度能夠設(shè)為例如3?20nm左右。
[0139]SOI襯底SUB能夠使用各種方法來制造。例如，在通過施加高溫及壓力使表面形成有氧化膜的半導(dǎo)體襯底(硅襯底)與另一片半導(dǎo)體襯底(硅襯底)粘接并貼合之后，通過使單側(cè)硅層(硅襯底)薄膜化，能夠形成SOI襯底SUB?；蛘?，能夠通過SMOX(SiliconImplanted Oxide:注氧隔離)法來形成SOI襯底SUB,即，對由Si (娃)構(gòu)成的半導(dǎo)體襯底的主面以高能量離子注入O2 (氧)，然后通過熱處理使Si (硅)與氧結(jié)合，從而埋入至比半導(dǎo)體襯底的表面稍深的位置，形成氧化膜(BOX膜)。進(jìn)一步地，還能夠使用其他方法，例如能夠使用智能剝離(Smart Cut)工藝等來制造SOI襯底SUB。
[0140]接著，在SOI襯底SUB上形成元件分離區(qū)域(未圖示)。例如，在SOI襯底SUB (半導(dǎo)體層SMl)的主面上，使用光刻技術(shù)及干式蝕刻技術(shù)等，形成貫穿半導(dǎo)體層SMl及絕緣層BOXl且底部位于襯底SUBl中的元件分離槽，然后使用成膜技術(shù)及CMP技術(shù)等向該元件分離槽內(nèi)埋入絕緣膜，由此能夠形成元件分離區(qū)域。在由元件分離區(qū)域平面地包圍的半導(dǎo)體層SMl上，如以下說明那樣形成MISFET。
[0141]接著，對半導(dǎo)體層SMl中的、預(yù)定形成η溝道型MISFET的區(qū)域內(nèi)的半導(dǎo)體層SMl,通過離子注入等導(dǎo)入用于成為P型阱(P型半導(dǎo)體區(qū)域)的P型雜質(zhì)(例如硼)。
[0142]接著，如圖6所示，在SOI襯底SUB上、即在半導(dǎo)體層SMl上，形成虛擬柵極(虛擬柵電極、虛擬柵極構(gòu)造體)GED (圖3的步驟S2)。
[0143]虛擬柵極GED (尤其是虛擬柵極GED的多晶硅膜PLl)是不作為MISFET的柵極(柵電極)發(fā)揮作用的虛擬(偽)的柵極(柵電極)。虛擬柵極GED由絕緣膜GID、其上的多晶硅膜PLl與其上的氮化硅膜SNl的層疊膜構(gòu)成。也能使用其他絕緣膜、例如氧化硅膜來代替氮化硅膜SNl。作為絕緣膜GID能夠使用氧化硅膜。
[0144]多晶硅膜PLl也能夠直接形成在半導(dǎo)體層SMl上，但優(yōu)選在半導(dǎo)體層SMl上隔著絕緣膜GID而形成多晶硅膜PL1。絕緣膜GID由于之后會被除去，所以是不作為柵極絕緣膜發(fā)揮作用的虛擬的柵極絕緣膜。作為絕緣膜GID，能夠適用氧化硅膜，絕緣膜GID的厚度與多晶硅膜PLl相比較薄。
[0145]絕緣膜GID能夠在之后除去多晶硅膜PLl時(與后述的步驟S13的第二階段的蝕刻對應(yīng))用作為蝕刻阻擋膜(半導(dǎo)體層SMl的蝕刻防止膜)，能夠在那時防止半導(dǎo)體層SMl被蝕刻。因此，優(yōu)選預(yù)先在多晶硅膜PLl與半導(dǎo)體層SMl之間夾設(shè)絕緣膜GID。
[0146]對于形成虛擬柵極GED，例如，在SOI襯底SUB的主面上(即半導(dǎo)體層SMl的主面上)形成氧化硅膜(該氧化硅膜成為絕緣膜GID)之后，在其上依次形成(堆積)多晶硅膜PLl及氮化硅膜SNl。然后，使用光刻技術(shù)及蝕刻技術(shù)在該多晶硅膜PLl與氮化硅膜SNl的層疊膜上形成圖案，由此能夠形成虛擬柵極GED。在虛擬柵極GED與半導(dǎo)體層SMl之間，夾設(shè)有絕緣膜GID (該情況下為氧化硅膜)。
[0147]另外，虛擬柵極GED由于之后會被除去，所以可以不具有導(dǎo)電性，也能夠?qū)⒍嗑Ч枘Ll替換成其他材料膜。但是，從之后容易除去、容易確保相對于氧化硅膜和/或氮化硅膜等的高蝕刻選擇比、容易對虛擬柵極加工、難以產(chǎn)生工序上的不良等觀點來看，多晶硅膜PLl為優(yōu)選。另外，也能使用與多晶硅膜PLl同層的多晶硅膜來形成其他元件(例如多晶硅電阻等)。
[0148]接著，在虛擬柵極GED的側(cè)壁上，作為側(cè)壁膜而形成側(cè)壁絕緣膜(偏移隔離膜:offset spacer) Sffl (圖 3 的步驟 S3)。
[0149]步驟S3的側(cè)壁絕緣膜SWl形成工序能夠如下進(jìn)行。即，首先，如圖7所示，在SOI襯底SUB的主面的整個面上，以覆蓋虛擬柵極GED的方式，通過CVD (Chemical VaporD印osit1n:化學(xué)氣相沉積)法等來形成(堆積)氧化硅膜S01。然后，通過對該氧化硅膜SOl進(jìn)行蝕刻(各向異性蝕刻)，如圖8所示，在虛擬柵極GED的側(cè)壁上留存氧化硅膜SOl來作為側(cè)壁絕緣膜SWl，并除去其他區(qū)域的氧化硅膜S01。由此，在虛擬柵極GED的側(cè)壁上形成有側(cè)壁絕緣膜SW1。側(cè)壁絕緣膜SWl的厚度(與虛擬柵極GED的側(cè)壁大致垂直的方向上的厚度)能夠設(shè)為例如3?1nm左右。
[0150]另外，側(cè)壁絕緣膜SWl及后述的側(cè)壁絕緣膜SW2由于之后會被除去，所以可以不必具有絕緣性，但從作為側(cè)壁膜的易形成性、和能夠防止在除去時發(fā)生蝕刻殘留的情況下的不良的觀點來看，優(yōu)選為絕緣膜，尤其優(yōu)選為氧化硅或氮化硅。因此，作為側(cè)壁絕緣膜SWl及后述的側(cè)壁絕緣膜SW2的材料，在本實施方式中使用氧化硅，在后述的實施方式2中使用氮化硅。
[0151]接著，如圖9所示，在半導(dǎo)體層SMl上，使半導(dǎo)體層EPl外延生長(圖3的步驟S4)。
[0152]半導(dǎo)體層EPl形成在虛擬柵極GED (更特定地說是由虛擬柵極GED和側(cè)壁絕緣膜SWl構(gòu)成的構(gòu)造體)的兩側(cè)區(qū)域的半導(dǎo)體層SMl上。即，在半導(dǎo)體層SMl上，在虛擬柵極GED (更特定地說是由虛擬柵極GED和側(cè)壁絕緣膜SWl構(gòu)成的構(gòu)造體)的兩側(cè)，以與虛擬柵極GED (更特定地說是由虛擬柵極GED和側(cè)壁絕緣膜SWl構(gòu)成的構(gòu)造體)相鄰的方式形成半導(dǎo)體層EPl。
[0153]半導(dǎo)體層EPl是通過外延生長而形成的外延層(外延半導(dǎo)體層)，由硅(單晶硅)構(gòu)成。半導(dǎo)體層EPl在半導(dǎo)體層SMl上選擇性地外延生長，且不形成在側(cè)壁絕緣膜SWl上和氮化硅膜SNl上。
[0154]當(dāng)使半導(dǎo)體層EPl外延生長時，在虛擬柵極GED的多晶硅膜PLl的上表面被氮化硅膜SNl覆蓋、側(cè)面(側(cè)壁)被側(cè)壁絕緣膜SWl覆蓋而虛擬柵極GED的多晶硅膜PLl沒有露出的狀態(tài)下，使半導(dǎo)體層EPl外延生長。因此，能夠防止在虛擬柵極GED的多晶硅膜PLl上形成外延層。
[0155]也就是說，在假設(shè)省略側(cè)壁絕緣膜SWl的形成而以虛擬柵極GED的多晶硅膜PLl的側(cè)壁露出的狀態(tài)使半導(dǎo)體層EPl外延生長的情況下，可能在多晶硅膜PLl的露出部上也會發(fā)生外延生長，而導(dǎo)致半導(dǎo)體層EPl會與多晶硅膜PLl緊貼在一起。通過側(cè)壁絕緣膜SWl能夠防止該問題。
[0156]另外，優(yōu)選的是，以使半導(dǎo)體層EPl的側(cè)面SFl具有錐度的方式，使半導(dǎo)體層EPl外延生長。即，優(yōu)選半導(dǎo)體層EPl的側(cè)面SFl相對于SOI襯底SUB的主面(即半導(dǎo)體層SMl的主面)傾斜。也就是說，SOI襯底SUB的主面(即半導(dǎo)體層SMl的主面)與半導(dǎo)體層EPl的側(cè)面SFl所成的角度α優(yōu)選為小于90° (即α <90° )。換言之，優(yōu)選以隨著遠(yuǎn)離虛擬柵極GED而半導(dǎo)體層EPl的厚度變厚的方式，使半導(dǎo)體層EPl的側(cè)面SFl傾斜。半導(dǎo)體層EPl的側(cè)面SFl的錐度能夠通過調(diào)整半導(dǎo)體層EPl的成膜用氣體的組成和/或成膜溫度等來控制。
[0157]此外，將半導(dǎo)體層EPl的側(cè)面SFl與半導(dǎo)體層SMl的主面(即SOI襯底的SUB的主面)所成的角度為銳角的情況稱為半導(dǎo)體層EPl的側(cè)面SFl傾斜，該側(cè)面SFl是半導(dǎo)體層EPl的傾斜的側(cè)面。因此，半導(dǎo)體層EPl的側(cè)面SFl相對于半導(dǎo)體層SMl的主面(即SOI襯底的SUB的主面)垂直的情況不能說是半導(dǎo)體層EPl的側(cè)面SFl傾斜。
[0158]由于半導(dǎo)體層EPl形成在半導(dǎo)體層SMl的大致平坦的上表面上，所以半導(dǎo)體層EPl的上表面處于比半導(dǎo)體層SMl的上表面高的位置。因此，在步驟S4中形成的半導(dǎo)體層EPl的上表面處于比虛擬柵極GED正下方的半導(dǎo)體層SMl的上表面高的位置。此外，當(dāng)提到高度時，對應(yīng)于與襯底SUB的主面大致垂直的方向上的高度。
[0159]以下，將半導(dǎo)體層SMl與形成在半導(dǎo)體層SMl上的半導(dǎo)體層EPl的組合稱為半導(dǎo)體層SM2。
[0160]接著，如圖10所示，在半導(dǎo)體層SM2(即半導(dǎo)體層SMUEP1)上的虛擬柵極GED及側(cè)壁絕緣膜SWl的兩側(cè)區(qū)域內(nèi)，通過離子注入磷(P)或砷(As)等η型雜質(zhì)，形成η—型半導(dǎo)體區(qū)域(擴(kuò)展區(qū)域、LDD區(qū)域)EX (圖3的步驟S5)。在用于形成η—型半導(dǎo)體區(qū)域EX的離子注入工序中，虛擬柵極GED及側(cè)壁絕緣膜SWl能夠作為掩膜(離子注入阻止掩膜)發(fā)揮作用。因此，n_型半導(dǎo)體區(qū)域EX在半導(dǎo)體層SMl及半導(dǎo)體層EPl (的層疊體)中，相對于虛擬柵極GED的側(cè)壁上的側(cè)壁絕緣膜SWl自對準(zhǔn)地形成。
[0161]接著，在虛擬柵極GED的側(cè)壁上，作為側(cè)壁膜而形成側(cè)壁絕緣膜(側(cè)壁隔離膜:sidewall spacer) Sff2 (圖 3 的步驟 S6)。
[0162]步驟S6的側(cè)壁絕緣膜SW2形成工序能夠如下進(jìn)行。即，首先，如圖11所示，在SOI襯底SUB的主面的整個面上，以覆蓋虛擬柵極GED及側(cè)壁絕緣膜SWl的方式，通過CVD法等形成(堆積)氧化硅膜S02。然后，通過對該氧化硅膜S02進(jìn)行蝕刻(各向異性蝕刻)，如圖12所示，在虛擬柵極GED的側(cè)壁上留存氧化硅膜S02來作為側(cè)壁絕緣膜SW2，并除去其他區(qū)域的氧化硅膜S02。由此，在虛擬柵極GED的側(cè)壁上，隔著側(cè)壁絕緣膜SWl而形成側(cè)壁絕緣膜SW2。側(cè)壁絕緣膜SW2的厚度(與虛擬柵極GED的側(cè)壁大致垂直的方向上的厚度)能夠設(shè)為例如3?1nm左右。
[0163]側(cè)壁絕緣膜SW2隔著側(cè)壁絕緣膜SWl而與虛擬柵極GED的側(cè)壁鄰接，且形成在半導(dǎo)體層EPl上(具體為半導(dǎo)體層EPl的傾斜的側(cè)面SFl上)。即，側(cè)壁絕緣膜SW2的底面與半導(dǎo)體層EP2(具體為半導(dǎo)體層EPl的傾斜的側(cè)面SFl)相接觸，側(cè)壁絕緣膜SW2的內(nèi)壁(與虛擬柵極GED相對的一側(cè)的側(cè)面)與虛擬柵極GED的側(cè)壁上的側(cè)壁絕緣膜SWl相接觸。
[0164]接著，如圖13所示，在半導(dǎo)體層SM2(即半導(dǎo)體層SMUEP1)上的虛擬柵極GED及側(cè)壁絕緣膜SW1、SW2的兩側(cè)區(qū)域內(nèi)，通過離子注入磷⑵或砷(As)等η型雜質(zhì)，形成n+型半導(dǎo)體區(qū)域SD (圖3的步驟S7)。在用于形成η.型半導(dǎo)體區(qū)域SD的離子注入工序中，虛擬柵極GED及側(cè)壁絕緣膜SWl、SW2能夠作為掩膜(離子注入阻止掩膜)發(fā)揮作用。因此，η+型半導(dǎo)體區(qū)域SD相對于隔著側(cè)壁絕緣膜SWl形成在虛擬柵極GED的側(cè)壁上的側(cè)壁絕緣膜SW2自對準(zhǔn)地形成。η+型半導(dǎo)體區(qū)域SD與η_型半導(dǎo)體區(qū)域EX相比雜質(zhì)濃度高。
[0165]在用于形成η_型半導(dǎo)體區(qū)域EX的離子注入中，能夠向半導(dǎo)體層SM2 (SMUEPl)的較淺區(qū)域注入η型雜質(zhì)，但與此相比，在用于形成η.型半導(dǎo)體區(qū)域SD的離子注入中，將η型雜質(zhì)注入到半導(dǎo)體層SM2(SM1、EPl)的較深區(qū)域(即相對于半導(dǎo)體層SM2的整體厚度來說)。
[0166]在步驟S6中形成側(cè)壁絕緣膜SW2之前，進(jìn)行用于形成n_型半導(dǎo)體區(qū)域EX的離子注入(步驟S5)，并在步驟S6中形成側(cè)壁絕緣膜SW2之后，進(jìn)行用于形成n+型半導(dǎo)體區(qū)域SD的離子注入(步驟S7)。因此，當(dāng)進(jìn)行至步驟S7時，n_型半導(dǎo)體區(qū)域EX成為形成在側(cè)壁絕緣膜SW2的正下方部分的半導(dǎo)體層SM2 (SMUEPl)中的狀態(tài)。由于在后述的步驟S13中同時除去虛擬柵極GED和側(cè)壁絕緣膜SW2之后，在后述的步驟S14?S16中形成柵電極GE，所以柵電極GE也形成在側(cè)壁絕緣膜SW2曾存在的區(qū)域內(nèi)。因此，當(dāng)之后形成柵電極GE時，n_型半導(dǎo)體區(qū)域EX成為大致形成在柵電極GE的一部分(柵長方向上的兩端部側(cè))的正下方的狀態(tài)。
[0167]接著，進(jìn)行作為熱處理的激活退火，用于將導(dǎo)入到n+型半導(dǎo)體區(qū)域SD及n_型半導(dǎo)體區(qū)域EX等中的雜質(zhì)激活(圖3的步驟S8)。另外，在離子注入?yún)^(qū)域非晶化的情況下，能夠在該步驟S8的激活退火時使其結(jié)晶化。
[0168]接著，在虛擬柵極GED的側(cè)壁上，作為側(cè)壁膜而形成側(cè)壁絕緣膜(側(cè)壁隔離膜)SW3 (圖3的步驟S9)。
[0169]步驟S9的側(cè)壁絕緣膜SW3形成工序能夠如下進(jìn)行。即，首先，如圖14所示，在SOI襯底SUB的主面的整個面上，以覆蓋虛擬柵極GED及側(cè)壁絕緣膜SW1、SW2的方式，通過CVD法等形成(堆積)氮化硅膜SN2。然后，通過對該氮化硅膜SN2進(jìn)行蝕刻(各向異性蝕刻)，如圖15所示，在虛擬柵極GED的側(cè)壁上留存氮化硅膜SN2來作為側(cè)壁絕緣膜SW3，并除去其他區(qū)域的氮化硅膜SN2。由此，在虛擬柵極GED的側(cè)壁上隔著側(cè)壁絕緣膜SW1、SW2而形成側(cè)壁絕緣膜(側(cè)壁隔離膜)SW3。側(cè)壁絕緣膜SW3的厚度(與虛擬柵極GED的側(cè)壁大致垂直的方向上的厚度)能夠設(shè)為例如10?30nm左右。
[0170]該階段中，成為如下狀態(tài):在虛擬柵極GED的側(cè)壁上按接近虛擬柵極GED的順序形成(層疊)有側(cè)壁絕緣膜SWl、側(cè)壁絕緣膜SW2和側(cè)壁絕緣膜SW3。
[0171]雖然也能省略側(cè)壁絕緣膜SW3的形成，但更優(yōu)選形成側(cè)壁絕緣膜SW3的情況。在形成有側(cè)壁絕緣膜SW3的情況下，能夠使金屬硅化物層SIL的形成位置從虛擬柵極GED的位置離開與側(cè)壁絕緣膜SWl、SW2的厚度加上側(cè)壁絕緣膜SW3的厚度相應(yīng)的距離。因此，能夠在半導(dǎo)體層EPl的厚度較厚的區(qū)域(即半導(dǎo)體層SM2的厚度較厚的區(qū)域)內(nèi)形成金屬硅化物層SIL。因此，在半導(dǎo)體層SM2中，能夠防止下述情況:產(chǎn)生隨著金屬硅化物層SIL的形成而在厚度方向上出現(xiàn)硅區(qū)域消失的區(qū)域。另外，若在之后的工序中以留存有側(cè)壁絕緣膜SW3的狀態(tài)形成柵電極GE及柵極絕緣膜GI，則在金屬硅化物層SIL與柵電極GE之間不僅夾設(shè)有柵極絕緣膜GI，還夾設(shè)有側(cè)壁絕緣膜SW3，因此，能夠使柵電極GE與金屬硅化物層SIL之間的耐壓提高。
[0172]接著,通過娃化物自對準(zhǔn)(Salicide:Self Aligned Silicide)技術(shù),在n+型半導(dǎo)體區(qū)域SD的表面(上層部)上形成低電阻的金屬硅化物層SIL (圖4的步驟S10)。
[0173]步驟SlO的金屬硅化物層SIL形成工序如下進(jìn)行。即，首先，在使n+型半導(dǎo)體區(qū)域SD的表面(具體為未被虛擬柵極GED及側(cè)壁絕緣膜SWl、Sff2, SW3覆蓋的部分的半導(dǎo)體層EPl的表面)露出之后，如圖16所示，以覆蓋虛擬柵極GED、側(cè)壁絕緣膜SW1、SW2、SW3及n+型半導(dǎo)體區(qū)域SD的方式，在SOI襯底SUB的主面(整個面)上形成(堆積)金屬膜ME。金屬膜ME例如由鈷(Co)膜、鎳(Ni)膜或鎳鉬合金膜等構(gòu)成，能夠使用濺射法等形成。然后，通過熱處理，使金屬膜ME與(構(gòu)成)n+型半導(dǎo)體區(qū)域SD (的硅)反應(yīng)。由此，如圖17所示，在n+型半導(dǎo)體區(qū)域SD的表面上形成金屬硅化物層SIL。之后，除去未反應(yīng)的金屬膜ME，圖17表示該階段。
[0174]在金屬膜ME為鈷膜的情況下,金屬娃化物層SIL成為娃化鈷層；在金屬膜ME為鎳膜的情況下，金屬娃化物層SIL成為娃化鎳層；在金屬膜ME為鎳鉬合金膜的情況下,金屬娃化物層SIL成為鎳鉬硅化物層。通過形成金屬硅化物層SIL，能夠使n+型半導(dǎo)體區(qū)域SD的擴(kuò)散電阻和接觸電阻等低電阻化。
[0175]雖然在n+型半導(dǎo)體區(qū)域SD的表面(上層部)上形成有金屬硅化物層SIL，但金屬硅化物層SIL主要形成在半導(dǎo)體層EPl上。
[0176]此外，由于在虛擬柵極GED的側(cè)壁上形成有側(cè)壁絕緣膜SW1、SW2，且在虛擬柵極GED的多晶硅膜PLl上形成有氮化硅膜SNl，所以虛擬柵極GED的多晶硅膜PLl不與金屬膜ME接觸，多晶硅膜PLl不會與金屬膜ME發(fā)生反應(yīng)。因此，在虛擬柵極GED的多晶硅膜PLl的表面上，不會形成金屬娃化物層。
[0177]接著，如圖18所示，在SOI襯底SUB的主面(主面整個面)上形成絕緣膜(層間絕緣膜)ILl (圖4的步驟Sll)。S卩，以覆蓋虛擬柵極GED及側(cè)壁絕緣膜SW1、SW2、SW3的方式，在SOI襯底SUB的主面上形成絕緣膜ILl。絕緣膜ILl優(yōu)選由氮化硅膜(襯墊膜)SN3與氮化硅膜SN3上的絕緣膜(層間絕緣膜)S03的層疊膜構(gòu)成。絕緣膜S03的膜厚與氮化硅膜SN3的膜厚相比較厚。作為絕緣膜S03，能夠使用氧化硅類的絕緣膜。在此，氧化硅類的絕緣膜是指以氧化硅為主體的絕緣膜，但也能夠進(jìn)一步含有碳(C)、氟(F)、氮(N)、硼(B)及磷(P)中的一種以上。
[0178]另外，在本實施方式中，作為襯墊膜SN3，例示了作為絕緣膜的氮化硅膜SN3，但也可以取而代之而使用氧化硅膜。即，只要是在形成后述的槽TR和接觸孔CNT時作為蝕刻阻擋膜而發(fā)揮作用的絕緣膜即可。
[0179]接著，如圖19 所示,通過 CMP (Chemical Mechanical Polishing:化學(xué)機(jī)械研磨)法等對絕緣膜ILl的表面(上表面)進(jìn)行研磨，由此，使虛擬柵極GED的上表面(即氮化硅膜SNl的上表面)露出(圖4的步驟S12)。S卩，通過CMP法對絕緣膜ILl進(jìn)行研磨直至虛擬柵極GED的氮化硅膜SNl的上表面露出。步驟S12是除去絕緣膜ILl的一部分(至少是覆蓋虛擬柵極GED的部分的絕緣膜ILl)而使虛擬柵極GED的上表面露出的工序。
[0180]接著，如圖20所示，通過蝕刻除去虛擬柵極GED及側(cè)壁絕緣膜SW1、SW2 (圖4的步驟 S13)。
[0181]如圖20所示，通過在該步驟S13中除去虛擬柵極GED及側(cè)壁絕緣膜SWl、SW2，形成槽(凹部、開口部、凹陷部)TR。槽TR在除去虛擬柵極GED及側(cè)壁絕緣膜SWl、SW2之前、由虛擬柵極GED及側(cè)壁絕緣膜SW1、SW2所存在的區(qū)域(空間)構(gòu)成。從槽TR使半導(dǎo)體層SMl的上表面、半導(dǎo)體層EPl的傾斜的側(cè)面SF1、和側(cè)壁絕緣膜SW3的內(nèi)壁露出。
[0182]槽TR的底面由半導(dǎo)體層SMl的上表面和半導(dǎo)體層EPl的傾斜的側(cè)面SFl形成。槽TR的側(cè)面(側(cè)壁)由側(cè)壁絕緣膜SW3的內(nèi)壁形成。也就是說，能夠?qū)牟跿R露出的、從半導(dǎo)體層SMl的上表面到半導(dǎo)體層EPl的傾斜的側(cè)面SFl的范圍，視為槽TR的底面。槽TR的上部開放。在此，所謂側(cè)壁絕緣膜SW3的內(nèi)壁，在側(cè)壁絕緣膜SW3中，對應(yīng)于至除去側(cè)壁絕緣膜SW2之前與側(cè)壁絕緣膜SW2相接觸的一側(cè)的側(cè)面(側(cè)壁)。
[0183]關(guān)于步驟S13的蝕刻工序，以下進(jìn)行具體說明。
[0184]步驟S13的蝕刻優(yōu)選通過如下三個階段(第一階段、第二階段及第三階段，參照圖21?圖23)的蝕刻來進(jìn)行。
[0185]S卩，在通過步驟S12的CMP處理得到圖19的構(gòu)造之后，通過步驟S13中的第一階段的蝕刻，如圖21所示，除去虛擬柵極GED的氮化硅膜SNl。優(yōu)選的是，該第一階段的蝕刻在氮化硅膜SNl的蝕刻速度與多晶硅膜PLl的蝕刻速度相比較快的蝕刻條件下，選擇性地對氮化硅膜SNl進(jìn)行蝕刻。通過第一階段的蝕刻，除去了氮化硅膜SN1，并使多晶硅膜PLl露出。
[0186]在通過第一階段的蝕刻除去氮化硅膜SNl之后，改變蝕刻條件，通過步驟S13中的第二階段的蝕刻，如圖22所示，除去虛擬柵極GED的多晶硅膜PL1。優(yōu)選的是，該第二階段的蝕刻在多晶硅膜PLl的蝕刻速度與側(cè)壁絕緣膜SW1、SW2及絕緣膜GID (具體為氧化硅)的蝕刻速度相比較快的蝕刻條件下，選擇性地對多晶硅膜PLl進(jìn)行蝕刻。通過第二階段的蝕刻，除去了多晶硅膜PLl，并使側(cè)壁絕緣膜SWl及絕緣膜GID露出。即，在第二階段的蝕刻中，能夠?qū)Χ嗑Ч枘Ll進(jìn)行蝕刻，并且使側(cè)壁絕緣膜SWl及絕緣膜GID作為蝕刻阻擋膜發(fā)揮作用。在此，由于使側(cè)壁絕緣膜SWl、SW2及絕緣膜GID由氧化硅形成，所以很容易確保多晶硅膜PLl與側(cè)壁絕緣膜SW1、SW2及絕緣膜GID之間的高蝕刻選擇比。另外，通過在半導(dǎo)體層SMl與多晶硅膜PLl之間設(shè)置絕緣膜GID，能夠在通過第二階段的蝕刻除去多晶硅膜PLl時，防止半導(dǎo)體層SMl被蝕刻。
[0187]在通過第二階段的蝕刻除去多晶硅膜PLl之后，改變蝕刻條件，通過步驟S13中的第三階段的蝕刻，如圖23所示，除去側(cè)壁絕緣膜SW1、SW2及絕緣膜GID。優(yōu)選的是，該第三階段的蝕刻在側(cè)壁絕緣膜SWl、SW2及絕緣膜GID的蝕刻速度與半導(dǎo)體層SMl、EPl的蝕刻速度相比較快的蝕刻條件下，選擇性地對側(cè)壁絕緣膜SWl、SW2及絕緣膜GID進(jìn)行蝕刻。由此，能夠抑制或防止在第三階段的蝕刻中半導(dǎo)體層SMUEPl被蝕刻。只要使側(cè)壁絕緣膜SWl和側(cè)壁絕緣膜SW2由相同材料(在此為氧化硅)形成，就能夠在相同蝕刻工序中連續(xù)地對側(cè)壁絕緣膜SWl和側(cè)壁絕緣膜SW2進(jìn)行蝕刻。另外，只要使絕緣膜GID和側(cè)壁絕緣膜SWl、SW2由相同材料(在此為氧化硅)形成，就能夠在與除去側(cè)壁絕緣膜SW1、SW2的工序相同的蝕刻工序中來除去絕緣膜GID。
[0188]另外，在第三階段的蝕刻中，雖然除去了側(cè)壁絕緣膜SW1、SW2，但優(yōu)選使側(cè)壁絕緣膜SW3留存。因此，在本實施方式中，使側(cè)壁絕緣膜SW3由與側(cè)壁絕緣膜SW1、SW2不同的材料形成，并在側(cè)壁絕緣膜SWl、SW2 (具體為氧化硅)的蝕刻速度與側(cè)壁絕緣膜SW3 (具體為氮化硅)及半導(dǎo)體層SM1、EPl的蝕刻速度相比較快的蝕刻條件下，進(jìn)行第三階段的蝕刻。在此，由于側(cè)壁絕緣膜SW1、SW2由氧化硅膜SO1、S02形成，且側(cè)壁絕緣膜SW3由氮化硅膜SN2形成，所以容易確保側(cè)壁絕緣膜SW1、SW2與側(cè)壁絕緣膜SW3之間的高蝕刻選擇比。即，在第三階段的蝕刻中，能夠?qū)?cè)壁絕緣膜SW1、SW2進(jìn)行蝕刻，并且使側(cè)壁絕緣膜SW3作為蝕刻阻擋膜發(fā)揮作用。另外，由于側(cè)壁絕緣膜SW1、SW2由氧化硅膜S01、S02形成，所以也容易確保側(cè)壁絕緣膜SWl、SW2與半導(dǎo)體層SMUEPl之間的高蝕刻選擇比。
[0189]另外，在省略了側(cè)壁絕緣膜SW3的形成的情況下，當(dāng)通過第三階段的蝕刻除去側(cè)壁絕緣膜SW1、SW2時，會使絕緣膜ILl (更特定地說是絕緣膜ILl的氮化硅膜SN3)露出。該情況下，能夠使絕緣膜ILl的氮化硅膜SN3作為蝕刻阻擋膜發(fā)揮作用。即，并不一定需要形成側(cè)壁絕緣膜SW3。此外，襯墊膜SN3的材料也可以使用氮氧化硅膜來取代氮化硅膜。
[0190]另外，在絕緣膜GID由與側(cè)壁絕緣膜SW1、SW2不同的材料形成的情況下，也能夠在通過蝕刻除去側(cè)壁絕緣膜SW1、SW2之后，改變蝕刻條件來選擇性地除去絕緣膜GID。
[0191]另外，在除去側(cè)壁絕緣膜SW1、SW2時，雖然也存在絕緣膜ILl的絕緣膜S03的一部分被蝕刻的情況，但由于絕緣膜S03的厚度較厚，且在絕緣膜S03下存在氮化硅膜SN3，所以能夠允許上述情況存在。
[0192]通過上述三個階段(第一階段、第二階段及第三階段)的蝕刻除去虛擬柵極GED及側(cè)壁絕緣膜SWl、SW2，由此，如圖20及圖23所示，形成槽TR。
[0193]接著，對步驟S13之后的工序進(jìn)行說明。
[0194]如圖24所示，步驟S13之后，在包括槽TR的底面及側(cè)面(側(cè)壁)上的SOI襯底SUB的主面(主面整個面)上，形成柵極絕緣膜用的絕緣膜GIa (圖4的步驟S14)。
[0195]絕緣膜GIa能夠通過例如ALD (Atomic Layer Deposit1n:原子層堆積)法或CVD法形成。作為絕緣膜Gla，能夠使用例如氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等金屬氧化物膜。另外，這些金屬氧化物膜也能夠含有氮(N)或硅(Si)中的一方或雙方。該情況下，絕緣膜GIa是介電常數(shù)(相對介電常數(shù))比氮化硅膜高的高介電常數(shù)膜(所謂的High-k膜)。另外，作為絕緣膜Gla，也能夠使用氧化硅或氮氧化硅膜。但是，在對絕緣膜GIa使用高介電常數(shù)膜的情況下，與使用具有相同物理膜厚的氧化硅膜的情況相比，由于能夠使柵極絕緣膜(GI)的氧化硅換算膜厚增加，所以可以獲得能夠減少漏電流的優(yōu)點。此外，絕緣膜GIa的物理膜厚為2nm?5nm左右。
[0196]另外，在對絕緣膜GIa使用高介電常數(shù)膜的情況下，在形成絕緣膜GIa之前，也可以作為界面層而形成Inm以下的氧化硅膜。該界面層的物理膜厚與上述金屬氧化物膜(高介電常數(shù)膜)的物理膜厚相比形成得較薄。此外，界面層能夠通過熱氧化法而形成在半導(dǎo)體層SMl上。
[0197]絕緣膜GIa需要至少形成在從槽TR露出的部分的半導(dǎo)體層SM1、EPl上，但實際上，絕緣膜GIa不僅形成在從槽TR露出的部分的半導(dǎo)體層SMUEPl上，也形成在從槽TR露出的側(cè)壁絕緣膜SW3的內(nèi)壁上和絕緣膜ILl上。即，在包括槽TR的底部及側(cè)壁上的絕緣膜ILl上形成有絕緣膜Gla。
[0198]接著，如圖25所示，在SOI襯底SUB的主面上、即在絕緣膜GIa上，形成柵電極用的導(dǎo)電膜(導(dǎo)電體膜)CD (圖4的步驟S15)。該導(dǎo)電膜CD以埋入槽TR內(nèi)的方式形成在絕緣膜GIa上。
[0199]作為導(dǎo)電膜CD，能夠使用例如氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜或氮碳化鉭(TaCN)膜等金屬膜。需要說明的是，此處所說的金屬膜是呈現(xiàn)金屬傳導(dǎo)的導(dǎo)電膜，不僅是單質(zhì)金屬膜(純金屬膜)或合金膜，還包括呈現(xiàn)金屬傳導(dǎo)的金屬化合物膜(氮化金屬膜或碳化金屬膜等)。在導(dǎo)電膜CD為金屬膜的情況下，能夠使用例如濺射法等形成。在對導(dǎo)電膜CD使用了金屬膜的情況下，由于能夠?qū)⒅笮纬傻臇烹姌OGE作為金屬柵電極，所以可以獲得如下優(yōu)點:能夠抑制柵電極GE的耗盡現(xiàn)象，消除寄生電容。另外，還可以獲得能夠?qū)崿F(xiàn)MISFET元件的小型化(柵極絕緣膜的薄膜化)的優(yōu)點。
[0200]另外，作為金屬柵電極的變形例，還能夠為上述金屬膜與多晶硅膜(摻雜多晶硅膜)的層疊型的柵電極。該情況下，首先，在槽TR內(nèi)形成上述金屬膜，之后，以埋入槽TR內(nèi)的方式形成多晶硅膜，由此能得到層疊型的柵電極。該情況下，導(dǎo)電膜CD由上述金屬膜與其上的多晶硅膜(摻雜多晶硅膜)的層疊膜構(gòu)成。
[0201]另外，作為金屬柵電極的其他變形例，還可以使不同的金屬膜層疊。該情況下，例如，在槽TR內(nèi)形成第一金屬膜，之后，以埋入槽TR內(nèi)的方式形成第二金屬膜，由此得到層疊型的柵電極。該情況下，導(dǎo)電膜CD由第一金屬膜與其上的第二金屬膜的層疊膜構(gòu)成。這時，所層疊的金屬(金屬膜)并不限于兩層，還可以為兩層以上的多層。
[0202]接著，如圖26所示，在槽TR內(nèi)留存導(dǎo)電膜CD，并通過CMP法等除去槽TR的外部的導(dǎo)電膜CD，形成柵電極GE (圖4的步驟S16)。柵電極GE由留存在槽TR內(nèi)的導(dǎo)電膜CD構(gòu)成。
[0203]在步驟S16中，當(dāng)通過CMP法對槽TR的外部的導(dǎo)電膜CD進(jìn)行研磨而將其除去時，也除去槽TR的外部的絕緣膜Gla。即，對導(dǎo)電膜CD及絕緣膜GIa進(jìn)行研磨直至絕緣膜ILl (的絕緣膜S03)的上表面露出，從而，除去槽TR的外部的導(dǎo)電膜CD及絕緣膜Gla，并在槽TR內(nèi)留存導(dǎo)電膜CD及絕緣膜Gla。由此，在槽TR內(nèi)留存導(dǎo)電膜CD及絕緣膜Gla，留存在槽TR內(nèi)的導(dǎo)電膜CD成為柵電極GE，留存在槽TR內(nèi)的絕緣膜GIa成為柵極絕緣膜GI。SP，步驟S14?S16是在槽TR內(nèi)隔著柵極絕緣膜GI而形成柵電極GE的工序。
[0204]在柵電極GE與半導(dǎo)體層SMl (的上表面)之間、柵電極GE與半導(dǎo)體層EPl (的傾斜的側(cè)面SFl)之間、以及柵電極GE與側(cè)壁絕緣膜SW3(的內(nèi)壁)之間，夾設(shè)有柵極絕緣膜GI (絕緣膜GIa)。柵電極GE及柵極絕緣膜GI分別作為MISFET的柵電極及柵極絕緣膜發(fā)揮作用。也就是說，在半導(dǎo)體層SM2上隔著柵極絕緣膜GI而形成柵電極GE。
[0205]在隔著柵極絕緣膜GI (絕緣膜GIa)位于柵電極GE下方的半導(dǎo)體層SMl中，形成有MISFET的溝道區(qū)域。另外，作為MISFET的源極或漏極發(fā)揮作用的半導(dǎo)體區(qū)域(雜質(zhì)擴(kuò)散層)，由設(shè)置在半導(dǎo)體層SM2 (SM1、EPl)上的n_型半導(dǎo)體區(qū)域EX和與其相比為高雜質(zhì)濃度的n+型半導(dǎo)體區(qū)域SD形成,具有LDD (Lightly Doped Drain)構(gòu)造。
[0206]此外，在柵長方向上，柵電極GE的上部長度為48nm左右，柵電極GE的下部長度(溝道區(qū)域的長度)為28nm左右。即，將柵長方向上的柵電極GE的最小長度作為實際溝道區(qū)域而利用。
[0207]由此，形成η溝道型的MISFET。
[0208]在本實施方式中，通過步驟S13將形成在虛擬柵極GED的側(cè)壁上且位于半導(dǎo)體層EPl上的側(cè)壁絕緣膜SW2與虛擬柵極GED —同除去，并在除去后的區(qū)域(槽TR)內(nèi)形成有柵電極GE。因此，不僅能夠在虛擬柵極GED曾存在的區(qū)域內(nèi)形成柵電極GE，還能夠在側(cè)壁絕緣膜SW2曾存在的區(qū)域內(nèi)形成柵電極GE。由此，能夠使柵電極GE的柵長方向上的尺寸大于虛擬柵極GED的尺寸，柵電極GE的一部分(柵長方向上的兩端部側(cè))位于半導(dǎo)體層EPl上、即搭在半導(dǎo)體層EPl上。因此，柵電極GE的柵長方向上的端部位于半導(dǎo)體層EPl上。而且，n_型半導(dǎo)體區(qū)域EX的至少一部分位于柵電極GE的正下方。
[0209]接著，如圖27所示，在SOI襯底SUB的主面整個面上，即在埋入有柵電極GE的絕緣膜ILl上，形成絕緣膜(層間絕緣膜)IL2。作為絕緣膜IL2，能夠使用氧化硅類的絕緣膜。絕緣膜IL2以覆蓋柵電極GE的上表面的方式形成在絕緣膜ILl上。
[0210]在絕緣膜IL2形成之后，也能夠通過CMP法對絕緣膜IL2的表面(上表面)進(jìn)行研磨等，來提高絕緣膜IL2的上表面的平坦性。
[0211]接著，如圖28所示，將形成在絕緣膜IL2上的光致抗蝕圖案(未圖示)用作蝕刻掩膜，通過對絕緣膜IL2及絕緣膜ILl進(jìn)行干式蝕刻，在絕緣膜IL1、IL2上形成接觸孔(貫穿孔、孔)CNT。接觸孔CNT以貫穿由絕緣膜ILl及絕緣膜IL2構(gòu)成的層疊膜(層疊絕緣膜)的方式形成。
[0212]對于形成接觸孔CNT，首先，在與氮化硅膜SN3相比絕緣膜S03及絕緣膜IL2容易被蝕刻的條件下，進(jìn)行絕緣膜IL2及絕緣膜S03的干式蝕刻，使氮化硅膜SN3作為蝕刻阻擋膜發(fā)揮作用，由此，在絕緣膜IL2及絕緣膜S03上形成接觸孔CNT。然后，在與絕緣膜IL2及絕緣膜S03相比氮化硅膜SN3容易被蝕刻的條件下，對接觸孔CNT的底部的氮化硅膜SN3進(jìn)行干式蝕刻并將其除去，由此，形成作為貫穿孔的接觸孔CNT。
[0213]接觸孔CNT形成在例如n+型半導(dǎo)體區(qū)域SD的上部、或柵電極GE的上部等。在形成于η.型半導(dǎo)體區(qū)域SD上部的接觸孔CNT的底部，η+型半導(dǎo)體區(qū)域SD上的金屬硅化物層SIL露出。通過在接觸孔CNT形成時使氮化硅膜SN3作為蝕刻阻擋膜發(fā)揮作用，能夠抑制或防止接觸孔CNT的過深和半導(dǎo)體層SM2的損壞。
[0214]接著，在接觸孔CNT內(nèi)，作為連接用的導(dǎo)電體部，形成(埋入)由鎢(W)等構(gòu)成的導(dǎo)電性的插塞PG。插塞PG能夠如下所述地形成。
[0215]S卩，首先，在包括接觸孔CNT內(nèi)部(底部及側(cè)壁上)的絕緣膜IL2上，通過濺射法或等離子體CVD法等形成阻隔導(dǎo)體膜BRl (例如鈦膜、氮化鈦膜、或它們的層疊膜)。然后，通過CVD法等以填埋接觸孔CNT的方式在阻隔導(dǎo)體膜BRl上形成由鎢膜等構(gòu)成的主導(dǎo)體膜MCI。之后，通過CMP法或回蝕法等除去接觸孔CNT的外部(絕緣膜IL2上)的無用的主導(dǎo)體膜MCl及阻隔導(dǎo)體膜BRl。由此，絕緣膜IL2的上表面露出，通過埋入并留存在絕緣膜ILl、IL2的接觸孔CNT內(nèi)的阻隔導(dǎo)體膜BRl及主導(dǎo)體膜MCl，形成插塞PG。形成于n+型半導(dǎo)體區(qū)域SD上部的插塞PG在其底部與η.型半導(dǎo)體區(qū)域SD的表面上的金屬硅化物層SIL相接觸并電連接。另外，雖未圖示，在插塞PG形成于柵電極GE上部的情況下，該插塞PG在其底部與柵電極GE相接觸并電連接。
[0216]接著，如圖29所示，在埋入有插塞PG的絕緣膜IL2上，形成布線形成用的絕緣膜IL3。絕緣膜IL3能夠為單體膜(單體絕緣膜)或?qū)盈B膜(層疊絕緣膜)。
[0217]接著，通過單鑲嵌法形成第一層布線。首先，通過將光致抗蝕圖案(未圖示)作為掩膜的干式蝕刻在絕緣膜IL3的規(guī)定區(qū)域內(nèi)形成布線槽WT之后，在SOI襯底SUB的主面上(即包括布線槽WT的底部及側(cè)壁上的絕緣膜IL3上)形成阻隔導(dǎo)體膜(阻隔金屬膜)。阻隔導(dǎo)體膜能夠使用例如氮化鈦膜、鉭膜或氮化鉭膜等。接著，通過CVD法或濺射法等在阻隔導(dǎo)體膜上形成銅的薄片層，而且使用電鍍法等在薄片層上形成鍍銅膜(主導(dǎo)體膜)。通過鍍銅膜埋入布線槽WT的內(nèi)部。然后，通過CMP法除去布線槽WT以外的區(qū)域的鍍銅膜、薄片層及阻隔金屬膜，形成以銅為主導(dǎo)電材料的第一層布線Ml。此外，為了簡化附圖，在圖29中，一體化地表示構(gòu)成布線Ml的鍍銅膜、薄片層及阻隔金屬膜。布線Ml與插塞PG連接，經(jīng)由插塞PG與n+型半導(dǎo)體區(qū)域SD或柵電極GE等電連接。
[0218]之后，通過雙鑲嵌法形成第二層及以后的布線，但在此省略圖示及其說明。另外，布線Ml和第二層及以后的布線并不限定于鑲嵌布線，也能夠使布線用的導(dǎo)電體膜圖案化而形成，還能夠為例如鎢布線或鋁布線等。
[0219]另外，在本實施方式中，作為MISFET，對形成η溝道型的MISFET的情況進(jìn)行了說明，但也能夠使導(dǎo)電型相反而形成P溝道型的MISFET。另外，還能在同一 SOI襯底SUB上形成η溝道型的MISFET和ρ溝道型的MISFET雙方。這對于以下實施方式2?4也是同樣的。
[0220]<關(guān)于研究例>
[0221]在使用SOI襯底制造半導(dǎo)體器件的情況下，在SOI襯底的半導(dǎo)體層上，使源極-漏極用的硅層外延生長。由此，例如，能夠使源極-漏極擴(kuò)散層的深度較淺并實現(xiàn)電阻降低，另外，能夠確保在自對準(zhǔn)硅化物工藝中適于形成金屬硅化物層的硅膜厚。對這種半導(dǎo)體器件進(jìn)行了研究。
[0222]圖30及圖31是第I研究例的半導(dǎo)體器件的主要部分剖視圖。圖30與本實施方式的上述圖1對應(yīng)，圖31與本實施方式的上述圖2對應(yīng)。
[0223]對于圖30及圖31所示的第I研究例的半導(dǎo)體器件來說，至上述步驟SlO (金屬硅化物層SIL形成工序)為止進(jìn)行與本實施方式相同的工序，但以后的工序不同。即，在制造第I研究例的半導(dǎo)體器件的情況下，在進(jìn)行至步驟SlO (金屬硅化物層SIL形成工序)的工序而得到上述圖17的構(gòu)造之后，在SOI襯底SUB的主面(主面整個面)上，形成由相當(dāng)于上述氮化硅膜SN3的氮化硅膜SN103與相當(dāng)于上述絕緣膜S03的氧化硅膜S0103的層疊膜構(gòu)成的層間絕緣膜IL101。然后，通過CMP法使層間絕緣膜ILlOl的上表面平坦化，但這時，與本實施方式不同地，不使上述虛擬柵極GED露出。之后，不進(jìn)行上述步驟S13?S16地在層間絕緣膜ILlOl上形成相當(dāng)于上述接觸孔CNT的接觸孔(未圖示)，并在該接觸孔內(nèi)形成相當(dāng)于上述插塞PG的插塞(未圖示)，進(jìn)一步地，形成與上述絕緣膜IL3和上述布線Ml相當(dāng)?shù)牟糠?未圖示)。
[0224]由此，圖30及圖31所示的第I研究例的半導(dǎo)體器件不除去上述絕緣膜GID、上述多晶硅膜PLl和上述氮化硅膜SNl而是將其留存，并分別設(shè)為柵極絕緣膜GI101、柵電極GElOl和氮化硅膜SNlOl。也就是說，在上述步驟S2中形成柵極絕緣膜GI101、柵電極GElOl與氮化硅膜SNlOl的層疊構(gòu)造體，并使其一直留存在制造后的半導(dǎo)體器件中，這與第I研究例的半導(dǎo)體器件對應(yīng)。
[0225]圖32及圖33是第2研究例的半導(dǎo)體器件的制造工序中的主要部分剖視圖。圖34及圖35是第2研究例的半導(dǎo)體器件的主要部分剖視圖，圖34與本實施方式的上述圖1對應(yīng)，圖35與本實施方式的上述圖2對應(yīng)。
[0226]在制造第2研究例的半導(dǎo)體器件的情況下，至上述步驟S12 (絕緣膜ILl的CMP工序)為止進(jìn)行與本實施方式相同的工序，但以后的工序不同。即，在制造第2研究例的半導(dǎo)體器件的情況下，在進(jìn)行至步驟S12(絕緣膜ILl的CMP工序)的工序而得到上述圖19的結(jié)構(gòu)之后，如圖32所示，通過蝕刻除去上述虛擬柵極GED的氮化硅膜SNl及多晶硅膜PL1，但并不除去絕緣膜GID及側(cè)壁絕緣膜SW1、SW2、SW3而是使其留存。然后，以填埋通過除去氮化硅膜SNl及多晶硅膜PLl而形成的槽TRlOl內(nèi)的方式，在絕緣膜ILl上形成導(dǎo)電膜，之后通過CMP法除去槽TRlOl的外部的導(dǎo)電膜，由此，在槽TRlOl內(nèi)形成柵電極GE102。留存在柵電極GE102下方的絕緣膜GID成為柵極絕緣膜GI102。之后，與本實施方式相同地，形成上述絕緣膜IL2,形成上述接觸孔CNT,形成上述插塞PG,形成上述絕緣膜IL3,并形成上述布線Ml，但在此省略其圖示。
[0227]在圖30及圖31所示的第I研究例的半導(dǎo)體器件中，在柵電極GElOl形成之后再形成作為外延層的半導(dǎo)體層EP1，因此，柵電極GElOl的端部(柵長方向上的兩端部)并不搭在源極-漏極用的外延層即半導(dǎo)體層EPl上。
[0228]另外，在圖34及圖35所示的第2研究例的半導(dǎo)體器件中，通過蝕刻除去虛擬柵極GED的氮化硅膜SNl及多晶硅膜PLl，并在那里形成柵電極GE102。但是，在第2研究例的半導(dǎo)體器件中，由于使側(cè)壁絕緣膜SW1、Sff2, SW3(尤其是側(cè)壁絕緣膜SW2)留存，所以柵電極GE102的端部(柵長方向上的兩端部)并不搭在源極-漏極用的外延層即半導(dǎo)體層EPl上。
[0229]如圖30及圖31所示的第I研究例的半導(dǎo)體器件和圖34及圖35所示的第2研究例的半導(dǎo)體器件那樣，在柵電極GE101、GE102的端部(柵長方向上的兩端部)不搭在半導(dǎo)體器件EPl上的構(gòu)造中，存在如下課題。
[0230]作為第一課題，在具有MISFET的半導(dǎo)體器件中，若源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間具有寄生電阻，則可能導(dǎo)致特性(電特性)劣化。例如，若源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻較大，則導(dǎo)通電阻增大而導(dǎo)通電流降低，因此，MISFET的電特性降低。另外，由于源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻的值具有偏差，所以也有各MISFET的特性偏差增大的擔(dān)憂。以下，“寄生電阻”是指源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻。此外，源極或漏極用的半導(dǎo)體區(qū)域?qū)?yīng)于n_型半導(dǎo)體區(qū)域EX與η.型半導(dǎo)體區(qū)域SD的組合。
[0231]為了抑制源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻，使柵電極的端部(柵長方向上的兩端部)與源極或漏極用的半導(dǎo)體區(qū)域重疊(Overlap)會很有效。
[0232]但是，在圖30及圖31所示的第I研究例的半導(dǎo)體器件和圖34及圖35所示的第2研究例的半導(dǎo)體器件中，由于柵電極GE101、GE102的端部(柵長方向上的兩端部)并未搭在源極-漏極用的外延層即半導(dǎo)體層EPl上，所以難以使柵電極GE101、GE102與源極或漏極用的半導(dǎo)體區(qū)域重疊，寄生電阻容易變大。
[0233]另外，即使在考慮單純地使源極-漏極用的半導(dǎo)體區(qū)域擴(kuò)散至柵電極GE101、GE102的下方的情況下，由于柵極長度已因精細(xì)化而變得相當(dāng)短，所以若使源極或漏極用的半導(dǎo)體區(qū)域過度擴(kuò)散，則會容易發(fā)生穿通(Punch-through)。
[0234]而且，在第2研究例中，作為槽TRlOl內(nèi)的柵極絕緣膜，在形成有本申請圖24所示那樣的絕緣膜GIa的情況下，由于柵極絕緣膜GI (GIa)的厚度也會增加，所以更加難以使柵電極GE102與源極或漏極用的半導(dǎo)體區(qū)域重疊。
[0235]另外，作為第二課題，在使用了 SOI襯底的情況下，即使柵電極的端部(柵長方向上的兩端部)與源極或漏極用的半導(dǎo)體區(qū)域重疊，但若該重疊部處的半導(dǎo)體層的厚度較薄，則寄生電阻也會變大。
[0236]在第I研究例的半導(dǎo)體器件和第2研究例的半導(dǎo)體器件中，假定能夠使源極或漏極用的半導(dǎo)體區(qū)域擴(kuò)散至柵電極GE101、GE102的下方，并使柵電極GE101、GE102與源極或漏極用的半導(dǎo)體區(qū)域重疊。但是，即使在該情況下，由于柵電極GE101、GE102并未搭在半導(dǎo)體層EPl上，所以重疊部處的半導(dǎo)體層的厚度也會與半導(dǎo)體層SMl的厚度相同，因此，對于抑制寄生電阻作用有限。SOI襯底的半導(dǎo)體層(相當(dāng)于半導(dǎo)體層SMl的半導(dǎo)體層)的厚度較薄。由此，與使用塊體狀態(tài)(bulk state)的半導(dǎo)體襯底的情況相比，在使用SOI襯底的情況下，難以使源極或漏極用的半導(dǎo)體區(qū)域與柵電極的重疊部處的半導(dǎo)體層的厚度增加，寄生電阻容易變大。
[0237]因此，在第I研究例的半導(dǎo)體器件和第2研究例的半導(dǎo)體器件中，源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻變大，可能導(dǎo)致電特性劣化。
[0238]此外，所謂柵電極與源極或漏極用的半導(dǎo)體區(qū)域重疊，對應(yīng)于柵電極與源極或漏極用的半導(dǎo)體區(qū)域的一部分在厚度方向(相對于襯底的主面大致垂直的方向)上重疊。該情況下，源極或漏極用的半導(dǎo)體區(qū)域的一部分位于柵電極的正下方。
[0239]另外，作為第三課題，在第2研究例中作為槽TRlOl內(nèi)的柵極絕緣膜，在形成有本申請圖24所示那樣的絕緣膜GIa的情況下，槽TRlOl的底面與側(cè)面大致垂直。因此，若以CVD法或ALD法來形成絕緣膜Gla，則在槽TRlOl的角部容易使絕緣膜GIa的膜厚形成得較薄。如此，在柵電極GE102的端部，由于絕緣膜GIa的膜厚較薄，所以容易發(fā)生電場集中而導(dǎo)致MISFET的耐壓降低。
[0240]另外，作為第四課題，在柵電極GE102的柵極長度因精細(xì)化而變短的情況下，在第2研究例中難以將柵電極GE102完全埋入槽TRlOl內(nèi)。即，若槽TRlOl的口徑變小，則自然地橫縱(aspect)比變得嚴(yán)峻(大)，因此，成為柵電極GE102的導(dǎo)電膜無法完全埋入槽TRlOl內(nèi)，可能產(chǎn)生空缺。由此，MISFET的可靠性降低。尤其是，在作為槽TRlOl內(nèi)的柵極絕緣膜而通過CVD法或ALD法形成絕緣膜GIa的情況下，由于在槽TRlOl的側(cè)面上也形成有絕緣膜Gla，所以與其膜厚相應(yīng)地，槽TRlOl的口徑減小。因此，柵電極GE102的埋入變得更為嚴(yán)峻。
[0241]本實施方式及其他實施方式是基于以上多個課題而研究提出的。即，上述第一及第二課題是使半導(dǎo)體器件的性能提高。另外，上述第三及第四課題是使半導(dǎo)體器件的可靠性提聞。
[0242]<關(guān)于本實施方式的主要特征>
[0243]對于上述多個課題，在本實施方式中，在源極-漏極用的外延層即半導(dǎo)體層EPl上搭有柵電極GE的端部(柵長方向上的兩端部)。即，柵電極GE的柵長方向上的端部位于源極-漏極用的外延層即半導(dǎo)體層EPl上。換言之，在MISFET (將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于源極-漏極用的外延層即半導(dǎo)體層EPl上。此外，柵電極GE的柵長方向上的端部(即柵長方向上的柵電極GE的端部)在圖1中標(biāo)注附圖標(biāo)記EG而表示為端部EG。
[0244]因此，能夠使柵電極GE可靠地與源極或漏極用的半導(dǎo)體區(qū)域(n_型半導(dǎo)體區(qū)域EX與η+型半導(dǎo)體區(qū)域SD的組合)重疊，通過該重疊，能夠抑制源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻。即，由于η_型半導(dǎo)體區(qū)域EX的至少一部分位于柵電極GE的正下方，所以能夠抑制寄生電阻。因此，能夠解決上述第一課題。
[0245]另外，半導(dǎo)體層EPl形成在半導(dǎo)體層SMl的上表面上，半導(dǎo)體層EPl的上表面處于比柵電極GE的正下方的半導(dǎo)體層SMl的上表面高的位置。而且，柵電極GE的柵長方向上的端部位于源極-漏極用的外延層即半導(dǎo)體層EPl上。如上所述，柵電極GE的正下方的半導(dǎo)體層SMl的上表面對應(yīng)于與柵電極GE下方的柵極絕緣膜GI相接觸的部分的半導(dǎo)體層SMl的表面(上表面)。
[0246]因此，在本實施方式中，源極或漏極用的半導(dǎo)體區(qū)域(η_型半導(dǎo)體區(qū)域EX與η+型半導(dǎo)體區(qū)域SD的組合)與柵電極GE的重疊部處的半導(dǎo)體層(SM2)的厚度與半導(dǎo)體層SMl的厚度相比，能夠進(jìn)一步增加與該重疊部中的半導(dǎo)體層EPl的厚度相應(yīng)的量。因此，在本實施方式中，能夠增加源極或漏極用的半導(dǎo)體區(qū)域與柵電極GE的重疊部處的半導(dǎo)體層(SM2)的厚度，能夠抑制寄生電阻。因此，能夠解決上述第二課題。
[0247]由此，在本實施方式中，由于能夠抑制源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻，所以能夠使具備MISFET的半導(dǎo)體器件的特性(電特性)提高。例如，通過抑制源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻，能夠使導(dǎo)通電阻降低而使導(dǎo)通電流增大。因此，能夠使MISFET的電特性提高。另外，由于能夠抑制源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻，所以也能夠抑制因寄生電阻的值的偏差而導(dǎo)致的各MISFET的特性偏差。由此，能夠使半導(dǎo)體器件的性能提高。
[0248]另外，在使用了 SOI襯底的情況下，由于在SOI襯底的薄半導(dǎo)體層上形成柵電極，所以與使用塊體狀態(tài)的半導(dǎo)體襯底的情況相比，難以使源極或漏極用的半導(dǎo)體區(qū)域與柵電極的重疊部處的半導(dǎo)體層的厚度變厚。與之相對，在本實施方式中，柵電極GE的柵長方向上的端部位于半導(dǎo)體層EPl上(即柵電極GE的端部搭在半導(dǎo)體層EPl上)。因此，即使不使SOI襯底SUB的半導(dǎo)體層SMl的厚度變厚，也能夠使源極或漏極用的半導(dǎo)體區(qū)域與柵電極GE的重疊部處的半導(dǎo)體層(SM2)的厚度增加與搭有柵電極GE的部分處的半導(dǎo)體層EPl的厚度相應(yīng)的量，能夠抑制寄生電阻。由此，能夠提高使用SOI襯底制造的半導(dǎo)體器件的性倉泛。
[0249]另外，η—型半導(dǎo)體區(qū)域EX及n+型半導(dǎo)體區(qū)域SD形成在半導(dǎo)體層SMUEPl中。即，在厚度方向(與SOI襯底SUB的主面大致垂直的方向)上觀察，n_型半導(dǎo)體區(qū)域EX及n+型半導(dǎo)體區(qū)域SD形成在從半導(dǎo)體層EPl到半導(dǎo)體層SMl的范圍內(nèi)。也就是說，源極或漏極用的半導(dǎo)體區(qū)域OT型半導(dǎo)體區(qū)域EX與n+型半導(dǎo)體區(qū)域SD的組合)形成在半導(dǎo)體層EPl及其下方的半導(dǎo)體層SMl中。因此，當(dāng)柵電極GE的柵長方向上的端部位于半導(dǎo)體層EPl上時，在柵電極GE的柵長方向上的端部下方存在n_型半導(dǎo)體區(qū)域EX (也可以是n+型半導(dǎo)體區(qū)域SD)。因此，能夠使源極或漏極用的半導(dǎo)體區(qū)域與柵電極GE可靠地重疊。
[0250]另外，如圖24等所示，柵極絕緣膜用的絕緣膜GIa(即柵極絕緣膜GI)沿著半導(dǎo)體層EPl的形狀而形成。在本實施方式中，半導(dǎo)體層EPl具有傾斜部(傾斜的側(cè)面SF1)，柵極絕緣膜GI (絕緣膜GIa)和柵電極GE沿著傾斜部(傾斜的側(cè)面SFl)而形成。因此，在槽TR內(nèi)，容易使柵極絕緣膜GI (絕緣膜GIa)的膜厚均勻地形成。因此，能夠消除上述第三課題所述的MISFET耐壓降低的不良。
[0251]另外，如圖22及圖23所示，能夠使槽TR的口徑大于虛擬柵極GED的長度。因此，如圖25所示，由于可以確?？v橫比(能夠縮小槽TR的縱橫比)，所以即使在槽TR內(nèi)堆積成為柵電極GE的導(dǎo)電膜CD的情況下，也難以產(chǎn)生空缺。因此，能夠消除上述第四課題所述的不良。這在持續(xù)精細(xì)化而設(shè)計柵極長度為30nm以下的MISFET的情況下尤其有效。
[0252]而且，在上述第I及第2研究例中柵電極的上部與下部的長度大致相同，但本實施方式的MISFET由于柵電極GE的上部長度(與柵電極GE的下部長度相比)較長，所以能夠使柵電極GE整體的體積增加，因此，能夠?qū)崿F(xiàn)柵電極GE的低電阻化。
[0253]<實施方式I的變形例>
[0254]圖36及圖37是本實施方式的變形例的半導(dǎo)體器件的主要部分剖視圖，圖36與上述圖1對應(yīng)，圖37與上述圖2對應(yīng)。圖38是圖36及圖37所示的變形例的半導(dǎo)體器件的制造工序中的主要部分剖視圖。圖38與上述圖9對應(yīng)，表示進(jìn)行了步驟S4(半導(dǎo)體層EPl的外延生長工序)的階段。
[0255]圖36及圖37所示的變形例的半導(dǎo)體器件是在上述步驟S4中使半導(dǎo)體層EPl外延生長時，如圖38所示，以使半導(dǎo)體層EPl的側(cè)面SFla不具有錐度的方式使半導(dǎo)體層EPl外延生長的情況下制造的半導(dǎo)體器件。即，在變形例的情況下，如圖38所示，以使半導(dǎo)體層EPl的側(cè)面SFla相對于SOI襯底SUB的主面(即半導(dǎo)體層SMl的主面)大致垂直的方式，使半導(dǎo)體層EPl外延生長。半導(dǎo)體層EPl的側(cè)面有無錐度，能夠通過調(diào)整半導(dǎo)體層EPl的成膜用氣體的組成和/或成膜溫度等來控制。
[0256]在圖36及圖37所示的變形例的半導(dǎo)體器件中，柵電極GE的端部(柵長方向上的兩端部)也搭在源極-漏極用外延層即半導(dǎo)體層EPl上。即，柵電極GE的柵長方向上的端部位于源極-漏極用的外延層即半導(dǎo)體層EPl上。換言之，在MISFET (將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于源極-漏極用的外延層即半導(dǎo)體層EPl上。而且，半導(dǎo)體層EPl形成在半導(dǎo)體層SMl的上表面上，半導(dǎo)體層EPl的上表面處于比柵電極GE的正下方的半導(dǎo)體層SMl的上表面高的位置。因此，如上所述，能夠抑制源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻。即，能夠解決上述第一及第二課題。
[0257]但是，與圖36及圖37所示的變形例的半導(dǎo)體器件相比，在上述圖1及圖2中，本實施方式的半導(dǎo)體器件具有如下優(yōu)點。
[0258]S卩，在上述圖1及圖2所示的本實施方式的半導(dǎo)體器件中，雖然柵電極GE的柵長方向上的端部位于半導(dǎo)體層EPl上，但半導(dǎo)體層EPl的側(cè)面SFl傾斜，而柵電極GE的柵長方向上的端部位于該半導(dǎo)體層EPl的傾斜的側(cè)面SFl上。換言之，在MISFET (將柵電極GE作為柵電極的MISFET)的柵長方向上，半導(dǎo)體層EPl的側(cè)面(柵電極GE側(cè)的側(cè)面)SFl傾斜，且在MISFET (將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于半導(dǎo)體層EPl的傾斜的側(cè)面SFl上。S卩，柵電極GE的端部(柵長方向上的端部)搭在半導(dǎo)體層EPl的傾斜的側(cè)面SFl上。
[0259]在圖36及圖37所示的變形例的半導(dǎo)體器件的情況下，由于圖36所示的、柵電極GE的與半導(dǎo)體層SMUEPl相對的角部EG1、EG2大致為直角，所以具有在該角部EG1、EG2處發(fā)生電場集中而導(dǎo)致柵極漏電的擔(dān)憂。與之相對，上述圖1及圖2所示的本實施方式的半導(dǎo)體器件通過使半導(dǎo)體層EPl的側(cè)面SFl傾斜，使圖1所示的、柵電極GE的與半導(dǎo)體層SM1、EPl相對的角部EG3、EG4成為鈍角，因此，能夠緩解該角部EG3、EG4處的電場集中。因此，與圖36及圖37所示的變形例的半導(dǎo)體器件相比，上述圖1及圖2所示的本實施方式的半導(dǎo)體器件能夠抑制柵漏電流(柵極絕緣膜GI泄漏的電流)。
[0260]另外，在步驟S14、S15中形成絕緣膜GIa及導(dǎo)電膜⑶時，與從槽TR露出的半導(dǎo)體層EPl的側(cè)面為垂直的側(cè)面SFla的情況(與圖36及圖37的變形例的情況對應(yīng))相比，從槽TR露出的半導(dǎo)體層EPl的側(cè)面為傾斜的側(cè)面SFl的情況(與圖1及圖2的本實施方式的情況對應(yīng))下更容易在槽TR內(nèi)形成絕緣膜GIa及導(dǎo)電膜CD。因此，與圖36及圖37所示的變形例的半導(dǎo)體器件相比，上述圖1及圖2所示的本實施方式的半導(dǎo)體器件能夠更容易且確切地形成柵電極GE及柵極絕緣膜GI。
[0261 ] 因此，更優(yōu)選的是，半導(dǎo)體層EPl的側(cè)面SFl傾斜，且柵電極GE的柵長方向上的端部位于該半導(dǎo)體層EPl的傾斜的側(cè)面SFl上。即，更優(yōu)選柵電極GE的端部(柵長方向上的端部)搭在半導(dǎo)體層EPl的傾斜的側(cè)面SFl上。即，雖然對于上述第四課題具有同等效果，但對于上述第三課題，圖1及圖2所示的本實施方式的半導(dǎo)體器件(與圖36及圖37所示的變形例的半導(dǎo)體器件相比)更優(yōu)異。
[0262]另外，在本實施方式中，柵電極GE的柵長方向上的端部位于半導(dǎo)體層EPl上。SP，柵電極GE的端部(柵長方向上的兩端部)搭在半導(dǎo)體層EPl上。為了得到這種構(gòu)造，作為制造工序而采用如下工序。
[0263]S卩，在本實施方式中，在步驟S2中形成虛擬柵極GED之后，在步驟S4中形成源極-漏極用的外延層即半導(dǎo)體層EP1，然后，在步驟S6中在虛擬柵極GED的側(cè)壁上形成側(cè)壁絕緣膜SW2。S卩，在步驟Sll中以覆蓋虛擬柵極GED的方式形成絕緣膜ILl之后，在步驟S12中除去絕緣膜ILl的一部分并使虛擬柵極GED的上表面露出。然后，在步驟S13中除去虛擬柵極及側(cè)壁絕緣膜SW2而形成槽TR之后，在步驟S14?S16中在槽TR內(nèi)隔著柵極絕緣膜GI而形成柵電極GE。
[0264]在此，尤其重要的是:在形成了源極-漏極用的外延層即半導(dǎo)體層EPl之后，在虛擬柵極GED的側(cè)壁上形成側(cè)壁絕緣膜SW2 ；以及，在步驟S13中不僅除去虛擬柵極GED，也除去側(cè)壁絕緣膜SW2，然后在通過除去虛擬柵極GED及側(cè)壁絕緣膜SW2而形成的槽TR內(nèi)形成柵電極GE。與本實施方式不同，如上述第2研究例(圖32?圖35)那樣，在步驟S13中除去虛擬柵極GED但沒有除去側(cè)壁絕緣膜SW2而是將其留存，該情況下，柵電極GE102的端部(柵長方向上的兩端部)并未搭在半導(dǎo)體層EPl上。
[0265]也就是說，通過在步驟S13中將形成在虛擬柵極GED的側(cè)壁上的側(cè)壁絕緣膜SW2與虛擬柵極GED —同除去，能夠使之后形成的柵電極GE的柵長方向上的尺寸大于虛擬柵極GED的尺寸。而且，由于在形成半導(dǎo)體層EPl之后形成側(cè)壁絕緣膜SW2，所以側(cè)壁絕緣膜SW2形成在半導(dǎo)體層EPl上，若在步驟S13中將側(cè)壁絕緣膜SW2與虛擬柵極GED —同除去之后形成柵電極GE，則柵電極GE也會占據(jù)至除去之前側(cè)壁絕緣膜SW2所存在的區(qū)域。因此，柵電極GE的一部分位于半導(dǎo)體層EPl上，即搭在半導(dǎo)體層EPl上。
[0266]在虛擬柵極GED的側(cè)壁上形成有側(cè)壁絕緣膜SWl、Sff2, SW3的情況下，在步驟S13中，除去在半導(dǎo)體層EPl形成前形成的側(cè)壁絕緣膜SWl，但并不除去在半導(dǎo)體層EPl形成后形成的側(cè)壁絕緣膜SW2、SW3而是將其留存，該情況下，柵電極GE的端部(柵長方向上的兩端部)不搭在半導(dǎo)體層EPl上。因此，在虛擬柵極GED的側(cè)壁上形成有側(cè)壁絕緣膜SW1、Sff2,Sff3的情況下，在步驟S13中，不僅需要除去在半導(dǎo)體層EPl形成前形成的側(cè)壁絕緣膜SWl,也需要除去在半導(dǎo)體層EPl形成后形成的側(cè)壁絕緣膜SW2、或者通過蝕刻使側(cè)壁絕緣膜SW2的厚度變薄。也就是說，通過在步驟S13中將在半導(dǎo)體層EPl形成后形成在虛擬柵極GED的側(cè)壁上的側(cè)壁絕緣膜SW2與虛擬柵極GED —同除去(或者使側(cè)壁絕緣膜SW2厚度變薄)，能夠得到柵電極GE的端部(柵長方向上的兩端部)搭在半導(dǎo)體層EPl上的構(gòu)造。
[0267]另外，在本實施方式中，能夠抑制光刻工序的使用并自對準(zhǔn)地形成柵電極GE搭在半導(dǎo)體層EPl上的構(gòu)造。因此，能夠防止因光致抗蝕圖案的錯位而造成的不良。另外，能夠?qū)崿F(xiàn)半導(dǎo)體元件的小型化。因此，能夠使半導(dǎo)體器件小型化。
[0268]另外，在本實施方式中，使用了在除去虛擬柵極GED之后形成柵極絕緣膜GI及柵電極GE的、所謂后柵極工藝。因此，作為柵電極GE及柵極絕緣膜GI，容易適用金屬柵電極及高介電常數(shù)柵極絕緣膜。另外，能夠使用后柵極工藝來抑制制造工序數(shù)的增加，并自對準(zhǔn)地形成柵電極GE搭在半導(dǎo)體層EPl上的構(gòu)造。
[0269](實施方式2)
[0270]本實施方式2對應(yīng)于上述實施方式I的半導(dǎo)體器件的制造工序的變形例。圖39?圖45是本實施方式2的半導(dǎo)體器件的制造工序的主要部分剖視圖。
[0271]在上述實施方式I中，對側(cè)壁絕緣膜SW1、SW2由氧化硅形成、且側(cè)壁絕緣膜SW3由氮化硅形成的情況進(jìn)行了說明，但在本實施方式2中，對側(cè)壁絕緣膜SW1、SW2、SW3由氮化硅形成的情況進(jìn)行說明。
[0272]在本實施方式2中，在上述步驟S3中，使用氮化硅膜來取代上述氧化硅膜SOl，由此，代替由氧化硅構(gòu)成的上述側(cè)壁絕緣膜SWl而形成由氮化硅構(gòu)成的側(cè)壁絕緣膜SWla。側(cè)壁絕緣膜SWla除了是由氮化硅構(gòu)成而不是由氧化硅構(gòu)成之外，與上述側(cè)壁絕緣膜SWl基本相同。即，將由氮化硅形成的情況下的側(cè)壁絕緣膜SWl稱為側(cè)壁絕緣膜SWla。
[0273]另外，在本實施方式2中，在上述步驟S6中，使用氮化硅膜來取代上述氧化硅膜S02，由此，代替由氧化硅構(gòu)成的上述側(cè)壁絕緣膜SW2而形成由氮化硅構(gòu)成的側(cè)壁絕緣膜SW2a。側(cè)壁絕緣膜SW2a除了是由氮化硅構(gòu)成而不是由氧化硅構(gòu)成之外，與上述側(cè)壁絕緣膜SW2基本相同。即，將由氮化硅形成的情況下的側(cè)壁絕緣膜SW2稱為側(cè)壁絕緣膜SW2a。
[0274]另外，在本實施方式2中，在上述步驟S9中，也與上述實施方式I相同地，形成由氮化硅構(gòu)成的側(cè)壁絕緣膜SW3。
[0275]除此之外，通過與上述實施方式I相同地進(jìn)行至上述步驟S12的CMP工序，得到與上述圖19對應(yīng)的圖39的構(gòu)造。
[0276]在圖39的階段，與上述實施方式I的上述圖19的階段不同之處為，將由氧化硅構(gòu)成的側(cè)壁絕緣膜SW1、SW2替換為由氮化硅構(gòu)成的側(cè)壁絕緣膜SWla、Sff2a,除此之外基本相同。
[0277]在與上述實施方式I相同地進(jìn)行至上述步驟S12的CMP工序而得到圖39的構(gòu)造之后，在本實施方式2中，也通過上述步驟S13的蝕刻，除去虛擬柵極GED及側(cè)壁絕緣膜SW1、Sff20關(guān)于該步驟S13的蝕刻條件，由于將由氧化硅構(gòu)成的側(cè)壁絕緣膜SW1、SW2替換為由氮化硅構(gòu)成的側(cè)壁絕緣膜SWla、SW2a，所以與上述實施方式I所說明的內(nèi)容有一部分不同。以下，對本實施方式2的情況下的步驟S13進(jìn)行具體說明。
[0278]首先，作為步驟S13的蝕刻的第一階段，如圖40所示，除去虛擬柵極GED的氮化硅膜SN1，該第一階段的蝕刻在本實施方式2中也與上述實施方式I相同。通過第一階段的蝕亥IJ，除去氮化硅膜SNl，并使多晶硅膜PLl露出。
[0279]然后，作為步驟S13的蝕刻的第二階段，如圖41所示，除去虛擬柵極GED的多晶硅膜PL1，該第二階段的蝕刻在本實施方式2中也與上述實施方式I相同。通過第二階段的蝕亥IJ，除去多晶硅膜PLl，并使側(cè)壁絕緣膜SWl及絕緣膜GID露出。
[0280]步驟S13的蝕刻的第三階段以后與上述實施方式I的情況不同。即，在通過第二階段的蝕刻除去多晶硅膜PLl之后，在本實施方式2中，如圖42所示，通過第三階段的蝕刻，除去絕緣膜GID。該第三階段的蝕刻優(yōu)選在絕緣膜GID (氧化硅)的蝕刻速度與側(cè)壁絕緣膜SWla、SW2a(氮化硅)及半導(dǎo)體層SMUEPl (硅)的蝕刻速度相比較快的蝕刻條件下，選擇性地對絕緣膜GID進(jìn)行蝕刻。由此，能夠抑制或防止在第三階段的蝕刻中半導(dǎo)體層SM1、EPl被蝕刻。
[0281]在使絕緣膜GID由與側(cè)壁絕緣膜SWla、SW2a不同的材料膜(具體為氧化硅膜等)形成的情況下，能夠通過該第三階段的蝕刻除去絕緣膜GID。另一方面，在使絕緣膜GID由與側(cè)壁絕緣膜SWla、SW2a相同的材料(具體為氮化硅膜)形成的情況下，只要不進(jìn)行該第三階段的蝕刻而是進(jìn)行接下來的第四階段的蝕刻即可，通過第四階段的蝕刻也會除去絕緣IlGID0
[0282]另外，在本實施方式2中，也能夠在接下來要說明的第四階段的蝕刻(除去側(cè)壁絕緣膜SWla、SW2a的蝕刻)之后進(jìn)行該第三階段的蝕刻(除去絕緣膜GID的蝕刻)。
[0283]接著，作為步驟S13的蝕刻的第四階段，如圖43所示，除去由氮化硅構(gòu)成的側(cè)壁絕緣膜SWla、SW2a。該第四階段的蝕刻在側(cè)壁絕緣膜SWla、SW2a(氮化硅)的蝕刻速度與半導(dǎo)體層SM1、EPl的蝕刻速度相比較快的蝕刻條件下進(jìn)行。由此，能夠抑制或防止在第四階段的蝕刻中半導(dǎo)體層SMUEPl被蝕刻。另外，由于側(cè)壁絕緣膜SWla、SW2a、SW3由氮化硅形成，所以容易確保側(cè)壁絕緣膜SWla、Sff2a, SW3與半導(dǎo)體層SMUEPl之間的高蝕刻選擇比。
[0284]在第四階段的蝕刻中，不僅側(cè)壁絕緣膜SWla、SW2a由氮化硅形成，側(cè)壁絕緣膜SW3也由氮化硅形成。因此，在第四階段的蝕刻中，控制蝕刻時間，以通過蝕刻除去側(cè)壁絕緣膜SWla、SW2a并留存?zhèn)缺诮^緣膜SW3。即，在第四階段的蝕刻中，設(shè)定為僅能夠?qū)?cè)壁絕緣膜Sffla與側(cè)壁絕緣膜SW2a的合計厚度恰好蝕刻的蝕刻時間，由此，能夠通過蝕刻除去側(cè)壁絕緣膜SWla、Sff2a,并留存?zhèn)缺诮^緣膜SW3。
[0285]此外，在步驟S13的蝕刻的第四階段蝕刻中，需要將側(cè)壁絕緣膜SWla全部(整體厚度)除去。
[0286]另外，在步驟S13的蝕刻的第四階段蝕刻中，期望將側(cè)壁絕緣膜SWla全部(整體厚度)除去。但是，也能夠允許側(cè)壁絕緣膜SW2a的一部分以層狀留存于側(cè)壁絕緣膜SW3的內(nèi)壁上的情況，在該情況下，需要使留存于側(cè)壁絕緣膜SW3的內(nèi)壁上的側(cè)壁絕緣膜SW2a的厚度與第四階段蝕刻前的狀態(tài)下的側(cè)壁絕緣膜SW2a的厚度相比較薄。
[0287]另外，在步驟S13的蝕刻的第四階段蝕刻中，期望側(cè)壁絕緣膜SW3幾乎整體(整體厚度)都留存下來，但也能夠允許側(cè)壁絕緣膜SW3略微受到蝕刻(側(cè)壁絕緣膜SW3的厚度的一部分被蝕刻)而側(cè)壁絕緣膜SW3的一部分以層狀留存的情況。因此，側(cè)壁絕緣膜SW3的厚度可以與第四階段蝕刻前的狀態(tài)下的側(cè)壁絕緣膜SW3的厚度相比較薄，但在側(cè)壁絕緣膜SW3的至少一部分以層狀留存的階段，結(jié)束步驟S13的蝕刻的第四階段蝕刻。
[0288]即，雖然側(cè)壁絕緣膜SWla、側(cè)壁絕緣膜SW2a和側(cè)壁絕緣膜SW3由氮化硅形成，但在步驟S13的蝕刻的第四階段蝕刻中，設(shè)定蝕刻時間，以使蝕刻厚度與側(cè)壁絕緣膜SWla的厚度相比較厚、且蝕刻厚度與側(cè)壁絕緣膜SWla、側(cè)壁絕緣膜SW2a和側(cè)壁絕緣膜SW3的合計厚度相比較薄。也就是說，在步驟S13的蝕刻的第四階段蝕刻中，設(shè)定蝕刻時間，以在除去側(cè)壁絕緣膜SWla而使側(cè)壁絕緣膜SW2a露出之后繼續(xù)蝕刻，并且在側(cè)壁絕緣膜SW3的整體厚度被蝕刻之前的階段停止蝕刻。換言之，步驟S13的蝕刻的第四階段蝕刻的終點設(shè)定在從蝕刻進(jìn)行至側(cè)壁絕緣膜SW2a的厚度中途的階段開始、到蝕刻進(jìn)行至側(cè)壁絕緣膜SW3的厚度中途的階段之間。
[0289]另外，在省略了側(cè)壁絕緣膜SW3的形成的情況下，在步驟S13的第四階段的蝕刻中，在除去側(cè)壁絕緣膜SWla、SW2a并使絕緣膜ILl (更特定地說是絕緣膜ILl的氮化硅膜SN3)露出的階段使蝕刻結(jié)束即可。
[0290]通過步驟S13的上述四個階段(第一階段、第二階段、第三階段及第四階段)的蝕刻來除去虛擬柵極GED、絕緣膜GID及側(cè)壁絕緣膜SWla、SW2a，由此，如圖43所示，形成上述槽TR。
[0291]以后的工序與上述實施方式I大致相同。即，在上述步驟S14中形成柵極絕緣膜用的上述絕緣膜Gla，在上述步驟S15中形成柵電極用的上述導(dǎo)電膜⑶，在上述步驟S16中通過CMP法等除去槽TR的外部的導(dǎo)電膜CD及絕緣膜Gla，由此，如圖44所示，在槽TR內(nèi)隔著柵極絕緣膜GI而形成柵電極GE。然后，如圖45所示，與上述實施方式I相同地，形成上述絕緣膜IL2，形成上述接觸孔CNT，在接觸孔CNT內(nèi)形成上述插塞PG，形成上述絕緣膜IL3，并形成上述布線Ml。
[0292]這樣，在本實施方式2中，也能夠制造與上述實施方式I大致相同的半導(dǎo)體器件。即，能夠解決上述第一至四課題。
[0293]在上述實施方式I中，通過將側(cè)壁絕緣膜SW1、SW2設(shè)為氧化硅膜，能夠?qū)?cè)壁絕緣膜SW3或氮化硅膜SN3用作蝕刻阻擋膜，能夠容易控制步驟S13的蝕刻。
[0294]另一方面，在本實施方式2中，通過將側(cè)壁絕緣膜SWla、SW2a設(shè)為氮化硅膜，能夠獲得如下優(yōu)點:容易取得到與層間絕緣膜S03之間的選擇比。即，在上述實施方式I中，在側(cè)壁絕緣膜SWla、SW2a與層間絕緣膜S03的材料為相同的氧化硅膜的情況下，層間絕緣膜S03的表面容易后退。但是，在實施方式2中，由于側(cè)壁絕緣膜SWla、SW2a與層間絕緣膜S03的材料不同，所以層間絕緣膜S03的表面難以后退。因此，能夠獲得容易控制層間絕緣膜S03的高度的效果。
[0295]此外，襯墊膜SN3的材料也可以使用氮氧化硅膜來代替氮化硅膜。該情況下，由于氮氧化硅膜(襯墊膜SN3)也不同于側(cè)壁絕緣膜SW1、SW2、SW3的材料及絕緣膜S03的材料，所以在形成槽TR時，也能夠應(yīng)對層間絕緣膜S03的表面后退的問題。
[0296](實施方式3)
[0297]圖46及圖47是表示本實施方式3的半導(dǎo)體器件的制造工序的工序流程圖。圖48?圖63是本實施方式3的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0298]在上述實施方式I中，在SOI襯底SUB的半導(dǎo)體層SMl上僅形成有一層源極-漏極用的外延層(與上述半導(dǎo)體層EPl對應(yīng))。與之相對，在本實施方式3中，在SOI襯底SUB的半導(dǎo)體層SMl上形成有兩層源極-漏極用的外延層(與后述的半導(dǎo)體層EP2、EP3對應(yīng))。在本實施方式3中，能夠解決上述第一、第二及第四課題。
[0299]以下，參照附圖進(jìn)行具體說明。
[0300]在本實施方式3中，也與上述實施方式I相同地進(jìn)行至上述步驟S3的側(cè)壁絕緣膜Sffl形成工序，得到與上述圖7對應(yīng)的圖48的構(gòu)造。
[0301]接著，如圖49所示，在半導(dǎo)體層SMl上使半導(dǎo)體層EP2外延生長(圖46的步驟S4a)。
[0302]與上述半導(dǎo)體層EPl相同地，半導(dǎo)體層EP2也形成在虛擬柵極GED (更特定地說是由虛擬柵極GED和側(cè)壁絕緣膜SWl構(gòu)成的構(gòu)造體)的兩側(cè)區(qū)域的半導(dǎo)體層SMl上。S卩，在半導(dǎo)體層SMl上，在虛擬柵極GED (更特定地說是由虛擬柵極GED和側(cè)壁絕緣膜SWl構(gòu)成的構(gòu)造體)的兩側(cè)，以與虛擬柵極GED (更特定地說是由虛擬柵極GED和側(cè)壁絕緣膜SWl構(gòu)成的構(gòu)造體)相鄰的方式形成半導(dǎo)體層EP2。
[0303]與上述半導(dǎo)體層EPl相同地，半導(dǎo)體層EP2是通過外延生長而形成的外延層(外延半導(dǎo)體層)，由硅(單晶硅)構(gòu)成。半導(dǎo)體層EP2在半導(dǎo)體層SMl上選擇性地外延生長，且不形成在側(cè)壁絕緣膜SWl上和氮化硅膜SNl上。另外，如上述實施方式I所說明那樣，虛擬柵極GED的多晶硅膜PLl被氮化硅膜SNl及側(cè)壁絕緣膜SWl覆蓋，因此，在多晶硅膜PLl上沒有形成外延層。
[0304]另外，在上述實施方式I中，以使半導(dǎo)體層EPl的側(cè)面具有錐度的方式使半導(dǎo)體層EPl外延生長，但在本實施方式3中，能夠以使半導(dǎo)體層EP2的側(cè)面不具有錐度的方式使半導(dǎo)體層EP2外延生長。S卩，以使半導(dǎo)體層EP2的側(cè)面相對于SOI襯底SUB的主面(即半導(dǎo)體層SMl的主面)大致垂直的方式，使半導(dǎo)體層EP2外延生長。半導(dǎo)體層EP2的側(cè)面有無錐度(即半導(dǎo)體層SMl的主面與半導(dǎo)體層EP2的側(cè)面所成的角度)，能夠通過調(diào)整半導(dǎo)體層EP2的成膜用氣體的組成和/或成膜溫度等來控制。
[0305]由于半導(dǎo)體層EP2形成在半導(dǎo)體層SMl的大致平坦的上表面上，所以半導(dǎo)體層EP2的上表面處于比半導(dǎo)體層SM2的上表面高的位置上。因此，在步驟S4a中形成的半導(dǎo)體層EPl的上表面處于比虛擬柵極GED的正下方的半導(dǎo)體層SMl的上表面高的位置上。
[0306]接著，如圖50所示，在半導(dǎo)體層SMl、EP2中的虛擬柵極GED及側(cè)壁絕緣膜SWl的兩側(cè)區(qū)域內(nèi)，通過離子注入磷(P)或砷(As)等η型雜質(zhì)，形成n_型半導(dǎo)體區(qū)域EX(圖46的步驟S5)。
[0307]關(guān)于步驟S5的離子注入工序，本實施方式3也與上述實施方式I基本相同，但在上述實施方式I中，對半導(dǎo)體層SMl與半導(dǎo)體層EPl的層疊體注入η型雜質(zhì)而形成有η_型半導(dǎo)體區(qū)域ΕΧ，相對地，在本實施方式3中，對半導(dǎo)體層SMl與半導(dǎo)體層ΕΡ2的層疊體注入η型雜質(zhì)而形成有η_型半導(dǎo)體區(qū)域ΕΧ。
[0308]在用于形成η_型半導(dǎo)體區(qū)域EX的離子注入工序中，虛擬柵極GED及側(cè)壁絕緣膜SWl能夠作為掩膜(離子注入阻止掩膜)發(fā)揮作用。因此，η_型半導(dǎo)體區(qū)域EX在半導(dǎo)體層SMl及半導(dǎo)體層ΕΡ2(的層疊體)中，相對于虛擬柵極GED的側(cè)壁上的側(cè)壁絕緣膜SWl自對準(zhǔn)地形成。
[0309]接著，如圖51所示，在虛擬柵極GED的側(cè)壁上，作為側(cè)壁膜而形成側(cè)壁絕緣膜(側(cè)壁隔離膜)SW4 (圖46的步驟S6a)。側(cè)壁絕緣膜SW4隔著側(cè)壁絕緣膜SWl而形成在虛擬柵極GED的側(cè)壁上。
[0310]側(cè)壁絕緣膜SW4通過作為側(cè)壁膜的側(cè)壁絕緣膜SW4a與作為側(cè)壁膜的側(cè)壁絕緣膜SW4b的層疊而形成。側(cè)壁絕緣膜SW4a與側(cè)壁絕緣膜SW4b由不同的材料形成，優(yōu)選的是，側(cè)壁絕緣膜SW4a由氧化硅(氧化硅膜)形成，側(cè)壁絕緣膜SW4b由氮化硅(氮化硅膜)形成。
[0311]側(cè)壁絕緣膜SW4a由于之后會被除去，所以可以不必具有絕緣性，但從作為側(cè)壁膜的易形成性、和能夠防止在除去時發(fā)生蝕刻殘留的情況下的不良的觀點等來看，期望為絕緣膜。另外，側(cè)壁絕緣膜SW4b也留存在制造后的半導(dǎo)體器件上，因此具有絕緣性。
[0312]對于形成側(cè)壁絕緣膜SW4，首先形成側(cè)壁絕緣膜SW4a。對于形成側(cè)壁絕緣膜SW4a，首先，在SOI襯底SUB的主面的整個面上，以覆蓋虛擬柵極GED及側(cè)壁絕緣膜SWl的方式，通過CVD法等形成氧化硅膜。然后，通過對該氧化硅膜進(jìn)行蝕刻(各向異性蝕刻)，在虛擬柵極GED的側(cè)壁上留存氧化硅膜來作為側(cè)壁絕緣膜SW4a，并除去其他區(qū)域的氧化硅膜。由此，在虛擬柵極GED的側(cè)壁上，隔著側(cè)壁絕緣膜SWl而形成側(cè)壁絕緣膜SW4a。在形成側(cè)壁絕緣膜SW4a之后，形成側(cè)壁絕緣膜SW4b。對于形成側(cè)壁絕緣膜SW4b，首先，在SOI襯底SUB的主面的整個面上，以覆蓋虛擬柵極GED及側(cè)壁絕緣膜SWl、SW4a的方式，通過CVD法等形成氮化硅膜。然后，通過對該氮化硅膜進(jìn)行蝕刻(各向異性蝕刻)，在虛擬柵極GED的側(cè)壁上留存氮化硅膜來作為側(cè)壁絕緣膜SW4b，并除去其他區(qū)域的氮化硅膜。由此，在虛擬柵極GED的側(cè)壁上，隔著側(cè)壁絕緣膜SW1、SW4a而形成側(cè)壁絕緣膜SW4b。這樣，由側(cè)壁絕緣膜SMa與側(cè)壁絕緣膜SW4b的層疊構(gòu)成的側(cè)壁絕緣膜SW4隔著側(cè)壁絕緣膜SWl而形成在虛擬柵極GED的側(cè)壁上。
[0313]側(cè)壁絕緣膜SW4a的厚度(與虛擬柵極GED的側(cè)壁大致垂直的方向上的厚度)能夠為例如5?1nm左右，側(cè)壁絕緣膜SW4b的厚度(與虛擬柵極GED的側(cè)壁大致垂直的方向上的厚度)能夠為例如10?30nm左右。
[0314]側(cè)壁絕緣膜SW4隔著側(cè)壁絕緣膜SWl而與虛擬柵極GED的側(cè)壁鄰接，且形成在半導(dǎo)體層EP2上。即，側(cè)壁絕緣膜SW4的底面與半導(dǎo)體層EP2(具體為半導(dǎo)體層EP2的上表面)相接觸，側(cè)壁絕緣膜SW4的內(nèi)壁(與虛擬柵極GED相對的一側(cè)的側(cè)面)與虛擬柵極GED的側(cè)壁上的側(cè)壁絕緣膜SWl相接觸。
[0315]接著，如圖52所示，在半導(dǎo)體層EP2上使半導(dǎo)體層EP3外延生長(圖46的步驟S4b)。
[0316]半導(dǎo)體層EP3形成在虛擬柵極GED (更特定地說是由虛擬柵極GED和側(cè)壁絕緣膜SffUSff4構(gòu)成的構(gòu)造體)的兩側(cè)區(qū)域的半導(dǎo)體層SMl上。S卩，在半導(dǎo)體層SMl上，在虛擬柵極GED (更特定地說是由虛擬柵極GED和側(cè)壁絕緣膜SW1、SW4構(gòu)成的構(gòu)造體)的兩側(cè)，以與虛擬柵極GED (更特定地說是由虛擬柵極GED和側(cè)壁絕緣膜SW1、SW4構(gòu)成的構(gòu)造體)相鄰的方式形成半導(dǎo)體層EP3。
[0317]與上述半導(dǎo)體層EP1、EP2相同地，半導(dǎo)體層EP3是通過外延生長而形成的外延層(外延半導(dǎo)體層)，由硅(單晶硅)構(gòu)成。半導(dǎo)體層EP3在半導(dǎo)體層EP2上選擇性地外延生長，且不形成在側(cè)壁絕緣膜SW1、SW4上和氮化硅膜SNl上。如上所述，虛擬柵極GED的多晶硅膜PLl被氮化硅膜SNl及側(cè)壁絕緣膜SW1、SW4覆蓋，因此，在多晶硅膜PLl上沒有形成外延層。另外，雖然半導(dǎo)體層EP3形成在半導(dǎo)體層EP2上，但在被側(cè)壁絕緣膜SW4覆蓋的部分的半導(dǎo)體層EP2上沒有形成半導(dǎo)體層EP3。因此，雖然半導(dǎo)體層EP2的側(cè)面與側(cè)壁絕緣膜Sffl鄰接，但半導(dǎo)體層EP3的側(cè)面與側(cè)壁絕緣膜SW4b鄰接。
[0318]另外，與半導(dǎo)體層EP2相同地，半導(dǎo)體層EP3也能夠以使半導(dǎo)體層EP3的側(cè)面不具有錐度的方式外延生長。即，以使半導(dǎo)體層EP3的側(cè)面相對于SOI襯底SUB的主面(即半導(dǎo)體層SMl的主面)大致垂直的方式，使半導(dǎo)體層EP3外延生長。半導(dǎo)體層EP3的側(cè)面有無錐度(即半導(dǎo)體層SMl的主面與半導(dǎo)體層EP3的側(cè)面所成的角度)，能夠通過調(diào)整半導(dǎo)體層EP3的成膜用氣體的組成和/或成膜溫度等來控制。
[0319]另外，步驟S4b中的半導(dǎo)體層EP3的形成厚度優(yōu)選與步驟S4a中的半導(dǎo)體層EP2的形成厚度相比較厚。由此，容易防止如下情況:隨著之后形成金屬硅化物層SIL而在厚度方向上產(chǎn)生硅區(qū)域消失的區(qū)域。
[0320]接著，如圖53所示，在半導(dǎo)體層SMl、EP2、EP3中的虛擬柵極GED及側(cè)壁絕緣膜SW1、SW4的兩側(cè)區(qū)域內(nèi)，通過離子注入磷(P)或砷(As)等η型雜質(zhì)，形成n+型半導(dǎo)體區(qū)域SD (圖46的步驟S7)。
[0321]關(guān)于步驟S7的離子注入工序，本實施方式3也與上述實施方式I基本相同。但是，在上述實施方式I中，對半導(dǎo)體層SMl與半導(dǎo)體層EPl的層疊體注入η型雜質(zhì)而形成有η+型半導(dǎo)體區(qū)域SD，相對地，在本實施方式3中，對半導(dǎo)體層SMl、半導(dǎo)體層ΕΡ2與半導(dǎo)體層ΕΡ3的層疊體注入η型雜質(zhì)而形成有η+型半導(dǎo)體區(qū)域SD。
[0322]在用于形成η+型半導(dǎo)體區(qū)域SD的離子注入工序中，虛擬柵極GED及側(cè)壁絕緣膜SW1、SW4能夠作為掩膜(離子注入阻止掩膜)發(fā)揮作用。因此，η+型半導(dǎo)體區(qū)域SD相對于隔著側(cè)壁絕緣膜SWl形成在虛擬柵極GED的側(cè)壁上的側(cè)壁絕緣膜SW4自對準(zhǔn)地形成。η+型半導(dǎo)體區(qū)域SD與η_型半導(dǎo)體區(qū)域EX相比雜質(zhì)濃度高。
[0323]在步驟S6a中形成側(cè)壁絕緣膜SW4之前，進(jìn)行用于形成n_型半導(dǎo)體區(qū)域EX的離子注入(步驟S5)，在步驟S6a中形成側(cè)壁絕緣膜SW4之后，進(jìn)行用于形成η.型半導(dǎo)體區(qū)域SD的離子注入(步驟S7)。因此，當(dāng)進(jìn)行至步驟S7時，η_型半導(dǎo)體區(qū)域EX成為形成在側(cè)壁絕緣膜SW4(4a、4b)的正下方部分的半導(dǎo)體層SM1、EP2上的狀態(tài)。在后述的步驟S13a中，由于在一同除去虛擬柵極GED和側(cè)壁絕緣膜SW4a之后形成柵電極GE，所以柵電極GE也形成在側(cè)壁絕緣膜SW4a曾存在的區(qū)域內(nèi)。因此，當(dāng)之后形成柵電極GE時，n_型半導(dǎo)體區(qū)域EX成為大致形成在柵電極GE的一部分(柵長方向上的兩端部側(cè))的正下方和側(cè)壁絕緣膜SW4b的正下方的狀態(tài)。
[0324]接著，進(jìn)行作為熱處理的激活退火，用于將導(dǎo)入到η.型半導(dǎo)體區(qū)域SD及η_型半導(dǎo)體區(qū)域EX等中的雜質(zhì)激活(圖46的步驟S8)。另外，在離子注入?yún)^(qū)域非晶化的情況下，能夠在該步驟S8的激活退火時使其結(jié)晶化。
[0325]接著，如圖54所示，與上述實施方式I相同地，通過硅化物自對準(zhǔn)技術(shù)，在η+型半導(dǎo)體區(qū)域SD的表面(上層部)上形成低電阻的金屬硅化物層SIL (圖47的步驟S10)。
[0326]關(guān)于步驟SlO的金屬硅化物層SIL形成工序，本實施方式3也與上述實施方式I基本相同，但在上述實施方式I中，主要在半導(dǎo)體層EPl上形成金屬娃化物層SIL,而在本實施方式3中，主要在半導(dǎo)體層ΕΡ3(或者半導(dǎo)體層ΕΡ3、ΕΡ2)上形成金屬硅化物層SIL。另外，與上述實施方式I相同地，由于在虛擬柵極GED的多晶硅膜PLl上形成有氮化硅膜SNH以在虛擬柵極GED的多晶硅膜PLl的表面上沒有形成金屬硅化物層。
[0327]接著，如圖55所示，與上述實施方式I相同地，在SOI襯底SUB的主面(主面整個面)上形成絕緣膜ILl (圖47的步驟Sll)。S卩，以覆蓋虛擬柵極GED及側(cè)壁絕緣膜SW1、SW3的方式，在SOI襯底SUB的主面上形成絕緣膜IL1。關(guān)于絕緣膜IL1，由于在上述實施方式I中進(jìn)行了說明，所以在此省略其重復(fù)說明。
[0328]接著,如上述圖56所示,與上述實施方式I相同地,通過CMP法對絕緣膜ILl的表面(上表面)進(jìn)行研磨，由此，使虛擬柵極GED的上表面(即氮化硅膜SNl的上表面)露出(圖47的步驟S12)。
[0329]接著，如圖57所示，通過蝕刻除去虛擬柵極GED及側(cè)壁絕緣膜SWl、SW4a(圖47的步驟S13a)。
[0330]通過在該步驟S13a中除去虛擬柵極GED及側(cè)壁絕緣膜SWl、SW4a，形成槽(凹部、開口部、凹陷部)TR1。槽TRl由在除去虛擬柵極GED及側(cè)壁絕緣膜SWl、SW4a之前、虛擬柵極GED及側(cè)壁絕緣膜SWl、SW4a所存在的區(qū)域(空間)構(gòu)成。從槽TRl使半導(dǎo)體層SMl的上表面、半導(dǎo)體層EP2的側(cè)面及上表面、和側(cè)壁絕緣膜SW4b的內(nèi)壁露出。
[0331]槽TRl的底面由半導(dǎo)體層SMl的上表面和半導(dǎo)體層EP2的側(cè)面及上表面形成。槽TRl的側(cè)面(側(cè)壁)由側(cè)壁絕緣膜SW4a的內(nèi)壁形成。在槽TRl的底面上，通過半導(dǎo)體層EP2的側(cè)面及上表面而形成有階梯部。在此，所謂側(cè)壁絕緣膜SW4b的內(nèi)壁，在側(cè)壁絕緣膜SW4b中，對應(yīng)于至除去側(cè)壁絕緣膜SW4a之前與側(cè)壁絕緣膜SW4a相接觸的一側(cè)的側(cè)面(側(cè)壁)。
[0332]關(guān)于步驟S13a的蝕刻工序，以下進(jìn)行具體說明。
[0333]步驟S13a的蝕刻優(yōu)選通過如下三個階段(第一階段、第二階段及第三階段，參照圖58?圖60)的蝕刻來進(jìn)行。
[0334]首先，作為步驟S13a的蝕刻的第一階段，如圖58所示，除去虛擬柵極GED的氮化硅膜SN1，該第一階段的蝕刻在本實施方式3中也與上述實施方式I (上述步驟S13的第一階段的蝕刻)相同。通過第一階段的蝕刻，除去氮化硅膜SN1，并使多晶硅膜PLl露出。
[0335]接著，作為步驟S13a的蝕刻的第二階段，如圖59所示，除去虛擬柵極GED的多晶硅膜PL1，該第二階段的蝕刻在本實施方式3中也與上述實施方式I (上述步驟S13的第二階段的蝕刻)相同。通過第二階段的蝕刻，除去多晶硅膜PL1，并使側(cè)壁絕緣膜SWl及絕緣膜GID露出。
[0336]步驟S13a的蝕刻的第三階段與上述實施方式I的步驟S13的第三階段略有不同。在步驟S13a的蝕刻工序中，在通過第二階段的蝕刻除去多晶硅膜PLl之后，改變蝕刻條件，通過第三階段的蝕刻，如圖60所示，除去側(cè)壁絕緣膜SW1、SW4a及絕緣膜GID。優(yōu)選的是，該第三階段的蝕刻在側(cè)壁絕緣膜SWl、SW4a及絕緣膜GID的蝕刻速度與半導(dǎo)體層SMl、EP2的蝕刻速度相比較快的蝕刻條件下，選擇性地對側(cè)壁絕緣膜SWl、SW4a及絕緣膜GID進(jìn)行蝕亥IJ。由此，能夠抑制或防止在第三階段的蝕刻中半導(dǎo)體層SM1、EP2被蝕刻。只要使側(cè)壁絕緣膜SWl和側(cè)壁絕緣膜SW4a由相同材料(在此為氧化硅)形成，就能夠在相同的蝕刻工序中連續(xù)地對側(cè)壁絕緣膜SWl和側(cè)壁絕緣膜SW4a進(jìn)行蝕刻。另外，只要使絕緣膜GID由與側(cè)壁絕緣膜SW1、SW4a相同的材料(在此為氧化硅)形成，就能夠在與除去側(cè)壁絕緣膜SW1、SW4a的工序相同的蝕刻工序中除去絕緣膜GID。
[0337]另外，在第三階段的蝕刻中，雖然除去了側(cè)壁絕緣膜SWl、SW4a，但優(yōu)選使側(cè)壁絕緣膜SW4b留存。因此，在本實施方式3中，使側(cè)壁絕緣膜SW4b由與側(cè)壁絕緣膜SW4a不同的材料形成，并在側(cè)壁絕緣膜SWl、SW4a(具體為氧化硅)的蝕刻速度與側(cè)壁絕緣膜SW4b (具體為氮化硅)及半導(dǎo)體層SM1、EP2的蝕刻速度相比較快的蝕刻條件下，進(jìn)行第三階段的蝕亥IJ。在此，由于側(cè)壁絕緣膜SW1、SW4a由氧化硅形成，且側(cè)壁絕緣膜SW4b由氮化硅形成，所以容易確保側(cè)壁絕緣膜SWl、SW4a與側(cè)壁絕緣膜SW4b之間的高蝕刻選擇比。即，在第三階段的蝕刻中，能夠?qū)?cè)壁絕緣膜SWl、SW4a進(jìn)行蝕刻，并且使側(cè)壁絕緣膜SW4b作為蝕刻阻擋膜發(fā)揮作用。另外，由于側(cè)壁絕緣膜SW1、SW4a由氧化硅形成，所以也容易確保側(cè)壁絕緣膜SffU SW4a與半導(dǎo)體層SM1、EP2之間的高蝕刻選擇比。
[0338]通過步驟S13a的上述三個階段(第一階段、第二階段及第三階段)的蝕刻除去虛擬柵極GED、絕緣膜GID及側(cè)壁絕緣膜SW1、SW4a，由此，如圖57及圖60所示，形成槽TRl。
[0339]接著，與上述實施方式I相同地,如圖61所示,在包括槽TRl的底面及側(cè)面(側(cè)壁)上的SOI襯底SUB的主面(主面整個面)上，即在包括槽TRl的底面及側(cè)壁上的絕緣膜ILl上，形成柵極絕緣膜用的絕緣膜GIa (圖47的步驟S14)。關(guān)于絕緣膜Gla，由于在上述實施方式I中進(jìn)行了說明，所以在此省略其重復(fù)說明。
[0340]接著，與上述實施方式I相同地，在SOI襯底SUB的主面上、即在絕緣膜GIa上，以埋入槽TRl內(nèi)的方式形成柵電極用的導(dǎo)電膜CD (圖47的步驟S15)。關(guān)于導(dǎo)電膜CD，由于在上述實施方式I中進(jìn)行了說明，所以在此省略其重復(fù)說明。
[0341]接著，如圖62所示，在槽TRl內(nèi)留存導(dǎo)電膜⑶及絕緣膜Gla，并通過CMP法等除去槽TRl的外部的導(dǎo)電膜CD及絕緣膜Gla，從而形成柵電極GE及柵極絕緣膜GI (圖47的步驟S16)。關(guān)于步驟S16，由于本實施方式3也與上述實施方式I相同，所以在此省略其重復(fù)說明。步驟S16是在槽TRl內(nèi)隔著柵極絕緣膜GI而形成柵電極GE的工序。
[0342]留存在槽TRl內(nèi)的導(dǎo)電膜CD成為柵電極GE，留存在槽TRl內(nèi)的絕緣膜GIa成為柵極絕緣膜GI。而且，成為在柵電極GE與半導(dǎo)體層SMl (的上表面)之間、柵電極GE與半導(dǎo)體層EP2(的側(cè)面及上表面)之間、以及柵電極GE與側(cè)壁絕緣膜SW4b(的內(nèi)壁)之間夾設(shè)有柵極絕緣膜GI的狀態(tài)。柵電極GE及柵極絕緣膜GI分別作為MISFET的柵電極及柵極絕緣膜而發(fā)揮作用。
[0343]在隔著柵極絕緣膜GI (絕緣膜GIa)位于柵電極GE下方的半導(dǎo)體層SMl中，形成MISFET的溝道區(qū)域。另外，作為MISFET的源極或漏極發(fā)揮作用的半導(dǎo)體區(qū)域(雜質(zhì)擴(kuò)散層)，由n_型半導(dǎo)體區(qū)域EX和與其相比為高雜質(zhì)濃度的n+型半導(dǎo)體區(qū)域SD形成，具有LDD結(jié)構(gòu)。
[0344]由此，形成η溝道型的MISFET。
[0345]在本實施方式中，在步驟S13a中將形成在虛擬柵極GED的側(cè)壁上且位于半導(dǎo)體層EP2上的側(cè)壁絕緣膜SW4a與虛擬柵極GED —同除去，并在除去后的區(qū)域(槽TRl)內(nèi)形成有柵電極GE。因此，不僅能夠在虛擬柵極GED曾存在的區(qū)域內(nèi)形成柵電極GE，還能在側(cè)壁絕緣膜SW4a曾存在的區(qū)域內(nèi)形成柵電極GE。由此，能夠使柵電極GE的柵長方向上的尺寸大于虛擬柵極GED的尺寸，柵電極GE的一部分(柵長方向上的兩端部側(cè))位于半導(dǎo)體層EP2上、即搭在半導(dǎo)體層EP2上。因此，柵電極GE的柵長方向上的端部位于半導(dǎo)體層EP2上。而且，n_型半導(dǎo)體區(qū)域EX的至少一部分位于柵電極GE的正下方。
[0346]以后的工序與上述實施方式I大致相同。即，如圖63所示，與上述實施方式I相同地，形成上述絕緣膜IL2，形成上述接觸孔CNT，在接觸孔CNT內(nèi)形成上述插塞PG，形成上述絕緣膜IL3，并形成上述布線Ml。
[0347]圖64及圖65是本實施方式3的半導(dǎo)體器件的主要部分剖視圖，圖64與上述圖1對應(yīng)，圖65與上述圖2對應(yīng)。
[0348]但是，在圖64中，為了易于分辨半導(dǎo)體層SMl和半導(dǎo)體層EP2、EP3是哪個區(qū)域，用點剖面線表示半導(dǎo)體層EP2與半導(dǎo)體層EP3組合的整體，用細(xì)斜剖面線表示半導(dǎo)體層SMl整體。因此，在圖64中，對于n_型半導(dǎo)體區(qū)域EX及η.型半導(dǎo)體區(qū)域SD的形成區(qū)域并未圖示。另外，在圖65中，為了易于分辨η_型半導(dǎo)體區(qū)域EX和η.型半導(dǎo)體區(qū)域SD是哪個區(qū)域，對η_型半導(dǎo)體區(qū)域EX整體標(biāo)注了相同的剖面線，對η.型半導(dǎo)體區(qū)域SD整體標(biāo)注了其他相同的剖面線。因此，將圖64和圖65組合來看的話，很容易理解半導(dǎo)體層SM1、EP2、EP4的構(gòu)成、和半導(dǎo)體層SMl、EP2、EP3中的n_型半導(dǎo)體區(qū)域EX及n+型半導(dǎo)體區(qū)域SD的形成區(qū)域。此外，與上述圖1及圖2相同地，在圖64及圖65中，關(guān)于上述絕緣膜IL3及布線Ml和更上層的構(gòu)造，省略了圖示。
[0349]圖64及圖65所示的本實施方式3的半導(dǎo)體器件與上述圖1及圖2所示的上述實施方式I的半導(dǎo)體器件之間的主要區(qū)別如下。此外，關(guān)于共同點省略說明。
[0350]在上述實施方式I的半導(dǎo)體器件中，如上述圖1及圖2所示，在SOI襯底SUB的半導(dǎo)體層SMl上，作為源極-漏極用的外延層形成有半導(dǎo)體層EPl。而且，柵電極GE的端部(柵長方向上的兩端部)搭在半導(dǎo)體層EPl上。即，柵電極GE的柵長方向上的端部位于源極-漏極用的外延層即半導(dǎo)體層EPl上。
[0351]另一方面，如圖64及圖65所不,本實施方式3的半導(dǎo)體器件在SOI襯底SUB的半導(dǎo)體層SMl上，作為源極-漏極用的外延層，形成有半導(dǎo)體層SMl上的半導(dǎo)體層EP2和半導(dǎo)體層EP2上的半導(dǎo)體層EP3這兩層。而且，柵電極GE的端部(柵長方向上的兩端部)搭在半導(dǎo)體層EP2上。即，柵電極GE的柵長方向上的端部位于源極-漏極用的外延層即半導(dǎo)體層EP2上。此外，柵電極GE的柵長方向上的端部在圖64中標(biāo)注了附圖標(biāo)記EG而表示為端部EG。
[0352]另外，如上述圖1及圖2所示，在上述實施方式I中，在半導(dǎo)體層EPl上存在柵電極GE的一部分、側(cè)壁絕緣膜SW3、和位于柵電極GE與側(cè)壁絕緣膜SW3之間的部分的柵極絕緣膜GI。
[0353]另一方面，如圖64及圖65所示，在本實施方式3中，在半導(dǎo)體層EP2上存在柵電極GE的一部分、側(cè)壁絕緣膜SW4b、和位于柵電極GE與側(cè)壁絕緣膜SW4b之間的部分的柵極絕緣膜GI。
[0354]另外，在上述實施方式I中，柵電極GE的一部分(兩端部)搭在半導(dǎo)體層EPl的傾斜的側(cè)面SFl上。另一方面，在本實施方式3中，半導(dǎo)體層EP2的側(cè)面并不傾斜，且柵電極的一部分(兩端部)搭在半導(dǎo)體層EP2的上表面上。
[0355]另外，在上述實施方式I中，在SOI襯底SUB上以覆蓋半導(dǎo)體層EPl的方式形成有絕緣膜ILl，柵電極GE埋入在形成于絕緣膜ILl上的槽TR內(nèi)。另一方面，在本實施方式3中，在SOI襯底SUB上以覆蓋半導(dǎo)體層EP2、EP3的方式形成有絕緣膜ILl，柵電極GE埋入在形成于絕緣膜ILl上的槽TRl內(nèi)。另外，在上述實施方式I中，柵極絕緣膜GI形成在槽TR的側(cè)面上及底面上，柵電極GE隔著柵極絕緣膜GI而埋入在槽TR內(nèi)。另一方面，在本實施方式3中，柵極絕緣膜GI形成在槽TRl的側(cè)面上及底面上，柵電極GE隔著柵極絕緣膜GI而埋入在槽TRl內(nèi)。
[0356]在這樣的本實施方式3的半導(dǎo)體器件中，通過與上述實施方式I所說明的大致相同的理由，也能抑制源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻，因此能夠使半導(dǎo)體器件的特性(電特性)提高。
[0357]即，在本實施方式的半導(dǎo)體器件中，也是柵電極GE的端部(柵長方向上的兩端部)搭在源極-漏極用的外延層(在此為半導(dǎo)體層EP2)上。即，柵電極GE的柵長方向上的端部位于源極-漏極用的外延層(在此為半導(dǎo)體層EP2)上。換言之，在MISFET(將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于源極-漏極用的外延層(在此為半導(dǎo)體層EP2)上。而且，該外延層(在此為半導(dǎo)體層EP2)形成在半導(dǎo)體層SMl的上表面上，該外延層(在此為半導(dǎo)體層EP2)的上表面處于比柵電極GE的正下方的半導(dǎo)體層SMl的上表面高的位置上。
[0358]因此，能夠使柵電極GE可靠地與源極或漏極用的半導(dǎo)體區(qū)域(n_型半導(dǎo)體區(qū)域EX與η+型半導(dǎo)體區(qū)域SD的組合)重疊，通過該重疊，能夠抑制源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻。另外，由于源極或漏極用的半導(dǎo)體區(qū)域(η—型半導(dǎo)體區(qū)域EX與η+型半導(dǎo)體區(qū)域SD的組合)與柵電極GE的重疊部處的半導(dǎo)體層的厚度與半導(dǎo)體層SMl的厚度相比，能夠增加與重疊部處的半導(dǎo)體層ΕΡ2的厚度相應(yīng)的量，所以能夠進(jìn)一步抑制寄生電阻。因此，能夠使具有MISFET的半導(dǎo)體器件的特性(電特性)提高。另外，還能夠抑制因寄生電阻的值的偏差而導(dǎo)致的各MISFET的特性偏差。因此，能夠使半導(dǎo)體器件的性能提高。另外，在本實施方式3中，也能夠自對準(zhǔn)地形成柵電極GE搭在半導(dǎo)體層ΕΡ2上的構(gòu)造。
[0359]另外，在半導(dǎo)體層ΕΡ2形成之后在虛擬柵極GED的側(cè)壁上形成側(cè)壁絕緣膜SW4，然后將該側(cè)壁絕緣膜SW4設(shè)為掩膜并進(jìn)行離子注入，由此形成有η+型半導(dǎo)體區(qū)域SD，但在本實施方式3中，使側(cè)壁絕緣膜SW4由側(cè)壁絕緣膜SW4a及側(cè)壁絕緣膜SW4b形成。因此，側(cè)壁絕緣膜SW4a、SW4b的正下方的部分的半導(dǎo)體層EP2、SMl成為n_型半導(dǎo)體區(qū)域EX。而且，在步驟S13中，除去側(cè)壁絕緣膜SW4a、SW4b中的側(cè)壁絕緣膜SW4a，并使側(cè)壁絕緣膜SW4b留存。因此，柵電極GE形成在側(cè)壁絕緣膜SW4a曾存在的區(qū)域內(nèi)，但在側(cè)壁絕緣膜SW4b的存在區(qū)域內(nèi)沒有形成柵電極GE。因此，通過調(diào)整側(cè)壁絕緣膜SW4a與側(cè)壁絕緣膜SW4b的厚度t匕，能夠不改變n_型半導(dǎo)體區(qū)域EX的尺寸地將n_型半導(dǎo)體區(qū)域EX與柵電極GE的重疊量控制為期望值。另外，在金屬硅化物層SIL與柵電極GE之間，不僅夾設(shè)有柵極絕緣膜GI，還夾設(shè)有側(cè)壁絕緣膜SW4a，因此，能夠使柵電極GE與金屬硅化物層SIL之間的耐壓提高。
[0360]另外，在上述實施方式I及后述的實施方式4中，也能夠取代側(cè)壁絕緣膜SW2而適用本實施方式3的側(cè)壁絕緣膜SW4，該情況下，在上述步驟S13及后述的步驟S13b中，與本實施方式3的步驟13a相同地，能夠除去側(cè)壁絕緣膜SW4a并使側(cè)壁絕緣膜SW4b留存。
[0361 ] 另外，在本實施方式3中，將源極-漏極用的外延層形成為半導(dǎo)體層EP2和半導(dǎo)體層EP3這兩層。由此，能夠獲得以下優(yōu)點。
[0362]即，在本實施方式3中，在形成半導(dǎo)體層EP2后，進(jìn)行η—型半導(dǎo)體區(qū)域EX形成用的離子注入，之后，在形成半導(dǎo)體層ΕΡ3后，進(jìn)行η+型半導(dǎo)體區(qū)域SD形成用的離子注入。因此，由于對半導(dǎo)體層ΕΡ3進(jìn)行η+型半導(dǎo)體區(qū)域SD形成用的離子注入，但不進(jìn)行η—型半導(dǎo)體區(qū)域EX形成用的離子注入，所以與進(jìn)行雙方離子注入的情況相比，即使由于離子注入而促使非晶化，也容易留存籽晶。因此，在步驟S8的激活退火時，由于種晶的存在而容易促進(jìn)結(jié)晶化(單晶化)。因此，能夠使源極-漏極區(qū)域進(jìn)一步低電阻化，并能夠?qū)崿F(xiàn)半導(dǎo)體器件的性能的進(jìn)一步提聞。
[0363](實施方式4)
[0364]在上述實施方式I?3中，對在SOI襯底SUB上形成MISFET的情況進(jìn)行了說明。在本實施方式4中，對在半導(dǎo)體襯底SUB2上形成MISFET的情況進(jìn)行說明。此外，在本實施方式4中，能夠解決上述第一、第三及第四課題。
[0365]圖66及圖67是表示本實施方式4的半導(dǎo)體器件的制造工序的工序流程圖。圖68?圖83是本實施方式4的半導(dǎo)體器件的制造工序中的主要部分剖視圖。
[0366]首先，如圖68所示，準(zhǔn)備由具有例如I?10 Qcm左右的電阻率的P型單晶硅構(gòu)成的半導(dǎo)體襯底(半導(dǎo)體晶圓)SUB2 (圖66的步驟Slb)。
[0367]然后，在半導(dǎo)體襯底SUB2上形成元件分離區(qū)域(未圖示)。例如使用光刻技術(shù)及干式蝕刻技術(shù)等在半導(dǎo)體襯底SUB2的主面上形成元件分離槽，并使用成膜技術(shù)及CMP技術(shù)等在該元件分離槽內(nèi)埋入絕緣膜，由此能夠形成元件分離區(qū)域。在半導(dǎo)體襯底SUB2上，在由元件分離區(qū)域規(guī)定的活性區(qū)域內(nèi)，如以下說明地形成MISFET。
[0368]接著，如圖69所示，在預(yù)定形成P溝道型MISFET的區(qū)域內(nèi)的半導(dǎo)體襯底SUB2中，形成η型講NW。η型講NW能夠通過向半導(dǎo)體襯底SUB2離子注入η型雜質(zhì)(例如砷)而形成。
[0369]接著，在半導(dǎo)體襯底SUB2上形成虛擬柵極GED (圖66的步驟S2)。雖然虛擬柵極GED形成在半導(dǎo)體襯底SUB2上(η型阱NW上)，但虛擬柵極GED的形成方法和結(jié)構(gòu)與上述實施方式I相同。
[0370]接著，如圖70所示，在虛擬柵極GED的側(cè)壁上，作為側(cè)壁膜而形成側(cè)壁絕緣膜Sffl (圖66的步驟S3)。由于側(cè)壁絕緣膜SWl的結(jié)構(gòu)和形成方法與上述實施方式I相同，所以在此省略其重復(fù)說明。
[0371]接著，如圖71所示，通過單獨地或組合地進(jìn)行各向異性和各向同性的干式蝕刻，將半導(dǎo)體襯底SUB2(n型阱NW)蝕刻至規(guī)定深度并形成槽(襯底凹部、襯底后退部、凹部、凹陷部)TR2(圖66的步驟S21)。
[0372]在步驟S21中，虛擬柵極GED和側(cè)壁絕緣膜SWl作為蝕刻掩膜發(fā)揮作用。因此，槽TR2相對于虛擬柵極GED的側(cè)壁上的側(cè)壁絕緣膜SWl自對準(zhǔn)地形成。但是，在進(jìn)行各向同性的干式蝕刻的情況下，槽TR2以與側(cè)壁絕緣膜SWl或虛擬柵極GED少許重疊的方式形成。在槽TR2的底部及側(cè)壁上，Si襯底區(qū)域(構(gòu)成η型阱NW的部分的半導(dǎo)體襯底SUB2)露出。槽TR2的深度能夠設(shè)為例如20?40nm左右。
[0373]接著，如圖72所示，在半導(dǎo)體襯底SUB2的槽TR2內(nèi)，作為半導(dǎo)體層而使硅鍺層(SiGe層、硅鍺區(qū)域、外延硅鍺層)EP4外延生長(圖66的步驟S4c)。
[0374]硅鍺層EP4是通過外延生長而形成的外延層(外延半導(dǎo)體層)，由硅鍺(單晶硅鍺)構(gòu)成。硅鍺層EP4在從半導(dǎo)體襯底SUB2的槽TR2露出的Si襯底區(qū)域上選擇性地外延生長，但不形成在側(cè)壁絕緣膜SWl上和氮化硅膜SNl上。另外，如上述實施方式I說明那樣，由于虛擬柵極GED的多晶硅膜PLl被氮化硅膜SNl及側(cè)壁絕緣膜SWl覆蓋，所以在多晶硅膜PLl上沒有形成外延層。
[0375]另外，硅鍺層EP4優(yōu)選以埋入槽TR2內(nèi)、且與半導(dǎo)體襯底SUB2的主面(沒有形成槽TR2的部分的半導(dǎo)體襯底SUB2的上表面)相比硅鍺層EP4隆起的方式形成。該情況下，在步驟S4c中形成的硅鍺層EP4的上表面處于比虛擬柵極GED的正下方的半導(dǎo)體襯底SUB2的上表面高的位置上。例如，以使硅鍺層EP4的上表面與半導(dǎo)體襯底SUB2的主面相比高出10?40nm左右的方式形成娃鍺層EP4。
[0376]另外，雖然以使硅鍺層EP4的上表面比半導(dǎo)體襯底SUB2的主面高的方式形成硅鍺層EP4，但優(yōu)選的是，以使比半導(dǎo)體襯底SUB2的主面高的部分的硅鍺層EP4的側(cè)面SF2具有錐度的方式，使硅鍺層EP4外延生長。即，優(yōu)選的是，相對于半導(dǎo)體襯底SUB2的主面，比半導(dǎo)體襯底SUB2的主面高的部分的硅鍺層EP4的側(cè)面SF2傾斜。也就是說，優(yōu)選以隨著遠(yuǎn)離虛擬柵極GED而使硅鍺層EP4的厚度變厚的方式，使硅鍺層EP4的側(cè)面SF2傾斜。比半導(dǎo)體襯底SUB2的主面高的部分的硅鍺層EP4的側(cè)面SF2的錐度能夠通過調(diào)整硅鍺層EP4的成膜用氣體的組成和/或成膜溫度等來控制。
[0377]另外，硅鍺層EP4優(yōu)選在外延生長時通過導(dǎo)入摻雜氣體而成為導(dǎo)入了導(dǎo)電型雜質(zhì)的硅鍺層EP4。在形成P溝道型MISFET的情況下，優(yōu)選成為導(dǎo)入了 P型雜質(zhì)的P型硅鍺層EP4。該情況下，也可以不進(jìn)行源極-漏極區(qū)域形成用的離子注入工序。
[0378]另外，作為在半導(dǎo)體襯底SUB2的槽TR2內(nèi)外延生長的半導(dǎo)體層，優(yōu)選為硅鍺層。通過使用硅鍺層，例如能夠控制對溝道作用的應(yīng)力。
[0379]S卩，這種技術(shù)通常稱為利用單軸應(yīng)力的應(yīng)變硅晶體管。在本實施方式4的P溝道型MISFET的溝道區(qū)域內(nèi)，通過形成在源極和漏極區(qū)域內(nèi)的硅鍺層EP4而產(chǎn)生壓縮應(yīng)力。通過該壓縮應(yīng)力使溝道區(qū)域的Si原子間的距離縮窄，從而能夠使在源極與漏極間流動的載流子(空穴)的遷移率提高。因此，能夠使在源極與漏極間流動的電流增加。此外，在本實施方式4中，在溝道區(qū)域內(nèi)產(chǎn)生的應(yīng)力的值為-1.3GP以上，與溝道無應(yīng)變的情況相比，電流增加了 10%以上。
[0380]此外，在本實施方式4中主要例示了 P溝道型MISFET，但在以η溝道型MISFET實施的情況下，使用 SiC(碳化娃、Silicon carbide)取代 SiGe (娃鍺、Silicon germanium)。即，在η溝道型MISFET的情況下，使用SiC層取代硅鍺層ΕΡ4。該情況下，在η溝道型MISFET的溝道區(qū)域內(nèi)，通過形成在源極及漏極區(qū)域內(nèi)的SiC層而產(chǎn)生拉伸應(yīng)力。通過該拉伸應(yīng)力來擴(kuò)大溝道區(qū)域的Si原子間的距離，從而能夠使在源極與漏極間流動的載流子(電子)的遷移率提高。因此，能夠使在源極與漏極間流動的電流增加。此外，此時，在溝道區(qū)域內(nèi)產(chǎn)生的應(yīng)力的值為+1.3GP以上，與溝道無應(yīng)變的情況相比，電流增加了 10%以上。
[0381]另外，上述SiGe層和SiC層均由于以外延生長的方式形成而能夠產(chǎn)生較強(qiáng)的應(yīng)力。即，在單純地使Si層外延生長，然后離子注入Ge或C的情況下，無法產(chǎn)生較強(qiáng)的應(yīng)力。
[0382]另夕卜，在本實施方式4中，可以僅對P溝道型MISFET和η溝道型MISFET中的ρ溝道型MISFET使用上述SiGe層，也可以僅對η溝道型MISFET使用上述SiC層，還可以對ρ溝道型MISFET使用上述SiGe層、且對η溝道型MISFET使用上述SiC層。
[0383]接著，如圖73所示，在虛擬柵極GED的側(cè)壁上，作為側(cè)壁膜而形成側(cè)壁絕緣膜SW2 (圖66的步驟S6)。側(cè)壁絕緣膜SW2的結(jié)構(gòu)及形成方法與上述實施方式I基本相同。但是，在上述實施方式I中，側(cè)壁絕緣膜SW2的底面與半導(dǎo)體層EPl相接觸，相對地，在本實施方式4中，側(cè)壁絕緣膜SW2的底面與硅鍺層ΕΡ4相接觸。
[0384]即，在本實施方式4中，側(cè)壁絕緣膜SW2隔著側(cè)壁絕緣膜SWl而與虛擬柵極GED的側(cè)壁鄰接，且形成在硅鍺層ΕΡ4上(具體為硅鍺層ΕΡ4的傾斜的側(cè)面SF2上)。也就是說，側(cè)壁絕緣膜SW2的底面與硅鍺層ΕΡ4(具體為硅鍺層ΕΡ4的傾斜的側(cè)面SF2)相接觸，側(cè)壁絕緣膜SW2的內(nèi)壁(與虛擬柵極GED相對的一側(cè)的側(cè)面)與虛擬柵極GED的側(cè)壁上的側(cè)壁絕緣膜SWl相接觸。
[0385]接著，進(jìn)行作為熱處理的激活退火，用于將導(dǎo)入到硅鍺層ΕΡ4等中的雜質(zhì)激活(圖66的步驟S8)。
[0386]此外，在步驟S6中形成側(cè)壁絕緣膜SW2之后且在后述的步驟SlO中形成金屬硅化物層SIL之前不進(jìn)行離子注入的情況下，也能夠在步驟S6中形成側(cè)壁絕緣膜SW2之前且在步驟S4c中形成硅鍺層EP4之后，進(jìn)行步驟S8的激活退火。
[0387]接著，如圖74所示，通過硅化物自對準(zhǔn)技術(shù)，在硅鍺層EP4的表面(上層部)上形成金屬硅化物層SIL (圖67的步驟S10)。
[0388]關(guān)于步驟SlO的金屬硅化物層SIL形成工序，本實施方式4也與上述實施方式I基本相同，但在上述實施方式I中，主要在半導(dǎo)體層EPl上形成有金屬娃化物層SIL,而在本實施方式4中，主要在娃鍺層EP4上形成金屬娃化物層SIL。另外，與上述實施方式I相同地，由于在虛擬柵極GED的多晶硅膜PLl上形成有氮化硅膜SN1，所以在虛擬柵極GED的多晶硅膜PLl的表面上沒有形成金屬硅化物層。
[0389]接著，如圖75所示，與上述實施方式I相同地，在半導(dǎo)體襯底SUB2的主面(主面整個面)上形成絕緣膜ILl (圖67的步驟SI I)。即，以覆蓋虛擬柵極GED及側(cè)壁絕緣膜SWl、SW2的方式，在半導(dǎo)體襯底SUB2的主面上形成絕緣膜IL1。關(guān)于絕緣膜IL1，由于在上述實施方式I中進(jìn)行了說明，所以在此省略其重復(fù)說明。
[0390]接著,如上述圖76所示,與上述實施方式I相同地,通過CMP法對絕緣膜ILl的表面(上表面)進(jìn)行研磨，由此，使虛擬柵極GED的上表面(即氮化硅膜SNl的上表面)露出(圖67的步驟S12)。
[0391]接著，如圖77所示，通過蝕刻除去虛擬柵極GED及側(cè)壁絕緣膜SWl、SW2 (圖67的步驟S13b)。
[0392]通過在該步驟S13b中除去虛擬柵極GED及側(cè)壁絕緣膜SW1、SW2，形成槽(凹部、開口部、凹陷部)TR3。槽TR3由在除去虛擬柵極GED及側(cè)壁絕緣膜SW1、SW2之前、虛擬柵極GED及側(cè)壁絕緣膜SW1、SW2所存在的區(qū)域(空間)構(gòu)成。從槽TR3使半導(dǎo)體襯底SUB2 (的上表面)、硅鍺層EP4(的傾斜的側(cè)面SF2)、和絕緣膜ILl的氮化硅膜SN3的內(nèi)表面露出。
[0393]槽TR3的底面由半導(dǎo)體層SMl的上表面和硅鍺層EP4的傾斜的側(cè)面SF2形成。槽TR3的側(cè)面(側(cè)壁)由氮化硅膜SN3的內(nèi)表面形成。能夠?qū)牟跿R3露出的、從半導(dǎo)體襯底SUB2的上表面到硅鍺層EP4的傾斜的側(cè)面SF2的范圍視為槽TR3的底面。槽TR3的上部開放。在此，氮化硅膜SN3的內(nèi)表面對應(yīng)于與絕緣膜S03相接觸的一側(cè)的相反側(cè)的面。
[0394]步驟S13b的蝕刻優(yōu)選通過如下三個階段(第一階段、第二階段及第三階段，參照圖78?圖80)的蝕刻來進(jìn)行。
[0395]首先，作為步驟S13b的蝕刻的第一階段，如圖78所示，除去虛擬柵極GED的氮化硅膜SNl，該第一階段的蝕刻在本實施方式4中也與上述實施方式I (上述步驟S13的第一階段的蝕刻)相同。通過第一階段的蝕刻，除去氮化硅膜SN1，并使多晶硅膜PLl露出。
[0396]接著，作為步驟S13b的蝕刻的第二階段，如圖79所示，除去虛擬柵極GED的多晶硅膜PLl，該第二階段的蝕刻在本實施方式4中也與上述實施方式I (上述步驟S13的第二階段的蝕刻)相同。通過第二階段的蝕刻，除去多晶硅膜PL1，并使側(cè)壁絕緣膜SWl及絕緣膜GID露出。
[0397]步驟S13b的蝕刻的第三階段與上述實施方式I基本相同，能夠如下進(jìn)行。
[0398]即，在本實施方式4中，在步驟S13b的蝕刻工序中，在通過第二階段的蝕刻除去多晶硅膜PLl之后，改變蝕刻條件，通過第三階段的蝕刻，如圖80所示，除去側(cè)壁絕緣膜SW1、SW2及絕緣膜GID。優(yōu)選的是，該第三階段的蝕刻在側(cè)壁絕緣膜SW1、SW2及絕緣膜GID的蝕刻速度與半導(dǎo)體襯底SUB2 (η型阱NW)及硅鍺層ΕΡ4的蝕刻速度相比較快的蝕刻條件下，選擇性地對側(cè)壁絕緣膜SWl、SW2及絕緣膜GID進(jìn)行蝕刻。由此，能夠抑制或防止在第三階段的蝕刻中半導(dǎo)體襯底SUB2 (η型阱NW)及硅鍺層ΕΡ4被蝕刻。只要使側(cè)壁絕緣膜SWl和側(cè)壁絕緣膜SW2由相同材料(在此為氧化硅)形成，就能夠在相同的蝕刻工序中連續(xù)地對側(cè)壁絕緣膜SWl和側(cè)壁絕緣膜SW2進(jìn)行蝕刻。另外，只要使絕緣膜GID和側(cè)壁絕緣膜SW1、SW2由相同材料(在此為氧化硅)形成，就能夠在與除去側(cè)壁絕緣膜SW1、SW2的工序相同的蝕刻工序中除去絕緣膜GID。
[0399]另外，在第三階段的蝕刻中，雖然除去了側(cè)壁絕緣膜SW1、SW2，但優(yōu)選使絕緣膜ILl的氮化硅膜SN3留存。因此，在本實施方式4中，使側(cè)壁絕緣膜SW2由與絕緣膜ILl的氮化硅膜SN3不同的材料形成，并在側(cè)壁絕緣膜SW1、SW2 (具體為氧化硅)的蝕刻速度與絕緣膜ILl的氮化硅膜SN3、半導(dǎo)體襯底SUB2及硅鍺層ΕΡ4的蝕刻速度相比較快的蝕刻條件下，進(jìn)行第三階段的蝕刻。在此，由于側(cè)壁絕緣膜SW1、SW2由氧化硅形成，所以容易確保側(cè)壁絕緣膜SWl、SW2與絕緣膜ILl的氮化硅膜SN3之間的高蝕刻選擇比。即，在第三階段的蝕刻中，能夠?qū)?cè)壁絕緣膜SW1、SW2進(jìn)行蝕刻，并且使絕緣膜ILl的氮化硅膜SN3作為蝕刻阻擋膜發(fā)揮作用。另外，由于側(cè)壁絕緣膜SW1、SW2由氧化硅形成，所以也容易確保側(cè)壁絕緣膜SW1、SW2與半導(dǎo)體襯底SUB2及硅鍺層ΕΡ4之間的高蝕刻選擇比。
[0400]通過步驟S13b的上述三個階段(第一階段、第二階段及第三階段)的蝕刻除去虛擬柵極GED、及側(cè)壁絕緣膜SW1、SW2，由此，如圖77及圖80所示，形成槽TR3。[0401 ] 另外，在本實施方式4中，與上述實施方式I相同地，也能夠進(jìn)行上述步驟S9，在虛擬柵極GED的側(cè)壁上隔著側(cè)壁絕緣膜SW1、SW2而形成上述側(cè)壁絕緣膜SW3，然后在步驟SlO中形成金屬娃化物層SIL。該情況下,與上述實施方式I相同地，在本實施方式4中，也優(yōu)選在步驟S13中留存?zhèn)缺诮^緣膜SW3，槽TR3的側(cè)面(側(cè)壁)由側(cè)壁絕緣膜SW3的內(nèi)壁形成。
[0402]另外，在本實施方式4中，與上述實施方式2相同地，也可以使側(cè)壁絕緣膜SWl、SW2由氮化硅形成，該情況下，步驟S13b的蝕刻能夠與上述實施方式2的步驟S13相同地進(jìn)行。
[0403]接著,與上述實施方式I相同地,如圖81所示,在包括槽TR3的底面及側(cè)面(側(cè)壁)上的半導(dǎo)體襯底SUB2的主面(主面整個面)上，即在包括槽TRl的底面及側(cè)壁上的絕緣膜ILl上，形成柵極絕緣膜用的絕緣膜GIa (圖67的步驟S14)。關(guān)于絕緣膜Gla，由于在上述實施方式I中進(jìn)行了說明，所以在此省略其重復(fù)說明。此外，與上述實施方式I相同地，在形成絕緣膜GIa之前，也可以形成Inm以下的氧化硅膜來作為界面層。
[0404]接著，與上述實施方式I相同地，如圖82所示，在半導(dǎo)體襯底SUB2的主面上，即在絕緣膜GIa上，以埋入槽TR3內(nèi)的方式形成柵電極用的導(dǎo)電膜(導(dǎo)電體膜)CD (圖67的步驟S15)。關(guān)于導(dǎo)電膜CD，由于在上述實施方式I中進(jìn)行了說明，所以在此省略其重復(fù)說明。
[0405]接著，如圖82所示，在槽TR3內(nèi)留存導(dǎo)電膜⑶及絕緣膜Gla，并通過CMP法等除去槽TR3的外部的導(dǎo)電膜CD及絕緣膜Gla，從而形成柵電極GE及柵極絕緣膜GI (圖67的步驟S16)。關(guān)于步驟S16，由于本實施方式4也與上述實施方式I相同，所以在此省略其重復(fù)說明。步驟S16是在槽TRl內(nèi)隔著柵極絕緣膜GI而形成柵電極GE的工序。此外，與上述實施方式I相同地，也可以使柵電極GE為金屬膜與多晶硅膜的層疊構(gòu)造、或者使不同金屬膜層疊而成的構(gòu)造。
[0406]留存在槽TR3內(nèi)的導(dǎo)電膜CD成為柵電極GE，留存在槽TR3內(nèi)的絕緣膜GIa成為柵極絕緣膜GI。而且，成為在柵電極GE與半導(dǎo)體襯底SUB2的上表面之間、柵電極GE與硅鍺層EP4的傾斜的側(cè)面SF2之間、以及柵電極GE與氮化硅膜SN3 (的內(nèi)表面)之間夾設(shè)有柵極絕緣膜GI的狀態(tài)。柵電極GE及柵極絕緣膜GI分別作為MISFET的柵電極及柵極絕緣膜而發(fā)揮作用。
[0407]在隔著柵極絕緣膜GI (絕緣膜GIa)位于柵電極GE下方的半導(dǎo)體襯底SUB2上，形成MISFET的溝道區(qū)域。另外，作為MISFET的源極或漏極發(fā)揮作用的半導(dǎo)體區(qū)域(雜質(zhì)擴(kuò)散層)，由硅鍺層EP4形成。
[0408]由此，形成ρ溝道型的MISFET。
[0409]在本實施方式4中，在步驟S13b中將形成在虛擬柵極GED的側(cè)壁上且位于硅鍺層EP4上的側(cè)壁絕緣膜SW2與虛擬柵極GED —同除去，并在除去后的區(qū)域(槽TR3)內(nèi)形成有柵電極GE。因此，不僅能夠在虛擬柵極GED曾存在的區(qū)域內(nèi)形成柵電極GE，也能夠在側(cè)壁絕緣膜SW2曾存在的區(qū)域內(nèi)形成柵電極GE。由此，能夠使柵電極GE的柵長方向上的尺寸大于虛擬柵極GED的尺寸，柵電極GE的一部分(柵長方向上的兩端部側(cè))位于硅鍺層EP4上、即搭在硅鍺層EP4上。因此，柵電極GE的柵長方向上的端部位于硅鍺層EP4上。而且，硅鍺層EP4的一部分(即源極或漏極用的半導(dǎo)體區(qū)域的一部分)位于柵電極GE的正下方。
[0410]以后的工序與上述實施方式I大致相同。即，如圖83所示，與上述實施方式I相同地，形成上述絕緣膜IL2，形成上述接觸孔CNT，在接觸孔CNT內(nèi)形成上述插塞PG，形成上述絕緣膜IL3，并形成上述布線Ml。
[0411]圖84是本實施方式4的半導(dǎo)體器件的主要部分剖視圖。
[0412]本實施方式4中，不是在SOI襯底上，而是在塊體的半導(dǎo)體襯底SUB2上形成有MISFET。在該半導(dǎo)體襯底SUB2上，隔著柵極絕緣膜GI而形成有柵電極GE。另外，在半導(dǎo)體襯底SUB2上形成有槽TR2，并在該槽TR2內(nèi)作為源極-漏極用的外延層而形成有硅鍺層EP4。
[0413]S卩，在半導(dǎo)體襯底SUB2上形成有槽TR2，并在該槽TR2內(nèi)埋入有源極-漏極用的外延層。埋入在該槽TR2內(nèi)的源極-漏極用的外延層在ρ溝道型MISFET的情況下是硅鍺層EP4。如上所述，在將本實施方式4適用于η溝道型MISFET的情況下，埋入在槽TR2內(nèi)的源極-漏極用的外延層是SiC層。圖84例示了 ρ溝道型MISFET的情況，但在將本實施方式4適用于η溝道型MISFET的情況下，在圖84中，將η型阱NW替換為ρ型阱，將硅鍺層ΕΡ4替換為SiC層。此外，MISFET的溝道區(qū)域形成在半導(dǎo)體襯底SUB2的硅襯底區(qū)域(ρ溝道型MISFET的情況下是構(gòu)成η型阱NW的單晶硅區(qū)域(硅襯底區(qū)域)、η溝道型MISFET的情況下是構(gòu)成P型阱的單晶硅區(qū)域(硅襯底區(qū)域))內(nèi)。
[0414]雖然硅鍺層ΕΡ4形成在柵電極GE的兩側(cè)(柵長方向上的兩側(cè))上，但柵電極GE的柵長方向上的端部位于硅鍺層ΕΡ4上。換言之，在MISFET (將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于硅鍺層EP4上。也就是說，柵電極GE的端部(柵長方向上的兩端部)搭在硅鍺層EP4上。
[0415]即，雖然柵電極GE的柵長方向上的中央部側(cè)位于沒有形成硅鍺層EP4的部分的半導(dǎo)體襯底SUB2上，但柵電極GE的柵長方向上的兩端部側(cè)搭在硅鍺層EP4上。也就是說，柵電極GE的中央部側(cè)(柵長方向上的中央部側(cè))雖然不與硅鍺層EP4重疊(未在半導(dǎo)體襯底SUB2的厚度方向上重疊)，但柵電極GE的端部(柵長方向上的端部)與硅鍺層EP4重疊(在半導(dǎo)體襯底SUB2的厚度方向上重疊)。換言之，在柵電極GE的兩端部附近(柵長方向上的兩端部附近)的正下方存在硅鍺層EP4，而在柵電極GE的中央部側(cè)(柵長方向上的中央部側(cè))的正下方不存在硅鍺層EP4(存在硅襯底區(qū)域)。
[0416]而且，雖然硅鍺層EP4形成(埋入)在半導(dǎo)體襯底SUB2的槽TR2內(nèi)，但硅鍺層EP4的上表面處于比柵電極GE的正下方的半導(dǎo)體襯底SUB2的上表面高的位置上。在此，柵電極GE的正下方的半導(dǎo)體襯底SUB2的上表面對應(yīng)于與柵電極GE下方的柵極絕緣膜GI相接觸的部分的半導(dǎo)體襯底SUB2的表面(上表面)，在圖84中標(biāo)注了附圖標(biāo)記UF2而表不為上表面UF2。
[0417]由于在硅鍺層EP4內(nèi)導(dǎo)入了 ρ型雜質(zhì)，所以硅鍺層EP4成為作為源極或漏極發(fā)揮作用的半導(dǎo)體區(qū)域。柵電極GE的下部的半導(dǎo)體襯底SUB2成為形成有MISFET的溝道的區(qū)域(溝道形成區(qū)域)。因此，源極或漏極用的半導(dǎo)體區(qū)域(在此為硅鍺層EP4)的一部分位于柵電極GE的正下方。
[0418]此外，在上述實施方式I中，在SOI襯底SUB上以覆蓋半導(dǎo)體層EPl的方式形成有絕緣膜IL1，柵電極GE埋入在形成于絕緣膜ILl上的槽TR內(nèi)。另一方面，在本實施方式4中，在半導(dǎo)體襯底SUB2上以覆蓋硅鍺層EP4的方式形成有絕緣膜ILl，柵電極GE埋入在形成于絕緣膜ILl上的槽TR3內(nèi)。另外，在上述實施方式I中，柵極絕緣膜GI形成在槽TR的側(cè)面上及底面上，柵電極GE隔著柵極絕緣膜GI而埋入在槽TR內(nèi)。另一方面，在本實施方式4中，柵極絕緣膜GI形成在槽TR3的側(cè)面上及底面上，柵電極GE隔著柵極絕緣膜GI而埋入在槽TR3內(nèi)。
[0419]另外，在上述實施方式I中，半導(dǎo)體層EPl的側(cè)面SFl傾斜，且柵電極GE的柵長方向上的端部位于該半導(dǎo)體層EPl的傾斜的側(cè)面SFl上。另一方面，在本實施方式4中，硅鍺層EP4的側(cè)面SF2傾斜，且柵電極GE的柵長方向上的端部位于該硅鍺層EP4的傾斜的側(cè)面SF2上。換言之，在MISFET (將柵電極GE作為柵電極的MISFET)的柵長方向上，硅鍺層EP4的側(cè)面(柵電極GE側(cè)的側(cè)面)SF2傾斜，在MISFET (將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于半導(dǎo)體層EPl的傾斜的側(cè)面SF2上。即，柵電極GE的端部(柵長方向上的兩端部)搭在硅鍺層EP4的傾斜的側(cè)面SF2上。
[0420]關(guān)于這樣的半導(dǎo)體器件，能夠獲得如下效果。
[0421]S卩，在步驟S4c中將硅鍺層EP4形成為摻雜了導(dǎo)電型雜質(zhì)(形成P溝道型MISFET的情況下為P型雜質(zhì))的外延層的情況下，難以形成源極或漏極用的半導(dǎo)體區(qū)域(硅鍺層EP4)與虛擬柵極GED之間的重疊。因此，與本實施方式不同，在不除去虛擬柵極GED的多晶硅膜PLl而用作半導(dǎo)體器件的柵電極的情況下，可能會使源極或漏極用的半導(dǎo)體區(qū)域(硅鍺層EP4)與柵電極之間的重疊不足、而源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻變大。
[0422]另外，作為本實施方式4的變形例，也存在如下情況:在步驟S4c中將硅鍺層EP4形成為未摻雜或以低濃度摻雜的硅鍺層之后，進(jìn)行與上述步驟S5相同的p_型半導(dǎo)體區(qū)域EX形成用的離子注入，然后，在步驟S6中形成側(cè)壁絕緣膜SW2之后，進(jìn)行與上述步驟S7相同的P+型半導(dǎo)體區(qū)域SD形成用的離子注入。該情況下，p_型半導(dǎo)體區(qū)域EX及ρ+型半導(dǎo)體區(qū)域SD主要形成在硅鍺層EP4上。但是，由于硅鍺層EP4的上表面處于比柵電極GE的正下方的半導(dǎo)體襯底SUB2的上表面高的位置上，所以通過離子注入導(dǎo)入的ρ型雜質(zhì)難以擴(kuò)散至虛擬柵極GED的正下方的區(qū)域，因此，難以形成源極或漏極用的半導(dǎo)體區(qū)域與虛擬柵極GED之間的重疊。由此，與本實施方式不同，在不除去虛擬柵極GED的多晶硅膜PLl而用作半導(dǎo)體器件的柵電極的情況下，可能會使源極或漏極用的半導(dǎo)體區(qū)域(硅鍺層EP4)與柵電極之間的重疊不足、而源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻變大。
[0423]對此，在本實施方式4中，在步驟S13b中將在硅鍺層EP4形成后形成在虛擬柵極GED的側(cè)壁上的側(cè)壁絕緣膜SW2與虛擬柵極GED —同除去，然后形成柵電極GE。由此，不僅在虛擬柵極GED曾形成的區(qū)域內(nèi)形成柵電極GE，也在側(cè)壁絕緣膜SW2曾形成的區(qū)域內(nèi)形成柵電極GE。因此，柵電極GE的端部(柵長方向上的兩端部)搭在硅鍺層EP4上，且柵電極GE的柵長方向上的端部位于硅鍺層EP4上。因此，能夠可靠地確保源極或漏極用的半導(dǎo)體區(qū)域(硅鍺層EP4)與柵電極GE之間的重疊，能夠抑制源極或漏極用的半導(dǎo)體區(qū)域與溝道區(qū)域之間的寄生電阻。也就是說，在使硅鍺層EP4作為ρ型摻雜的外延層生長的情況下，以及，如本實施方式4的上述變形例那樣，在通過離子注入在硅鍺層EP4中形成上述p_型半導(dǎo)體區(qū)域EX及ρ+型半導(dǎo)體區(qū)域SD的情況下，均能夠抑制寄生電阻。由此，能夠解決上述第一課題。
[0424]因此，能夠使具備MISFET的半導(dǎo)體器件的特性(電特性)提高。另外，由于能夠抑制因寄生電阻的值的偏差而導(dǎo)致的各MISFET的特性偏差。由此，能夠使半導(dǎo)體器件的性能提高。另外，在本實施方式4中，也能自對準(zhǔn)地形成柵電極GE搭在硅鍺層EP4上的構(gòu)造。
[0425]另外，在本實施方式4中，也為硅鍺層EP4具有傾斜面(傾斜的側(cè)面SF2)，且柵極絕緣膜GI (絕緣膜GIa)和柵電極GE沿著傾斜部(傾斜的側(cè)面SF2)而形成。由此，在槽TR3內(nèi)容易均勻地形成柵極絕緣膜GI (絕緣膜GIa)的膜厚。因此，能夠消除上述第三課題所述的、MISFET的耐壓降低的不良。
[0426]另外，在本實施方式4中，也能夠使槽TR3的口徑大于虛擬柵極GED的長度。因此，如圖81所示，由于可以確?？v橫比(能夠縮小槽TR3的縱橫比)，所以即使在槽TR3內(nèi)堆積成為柵電極GE的導(dǎo)電膜⑶的情況下，也難以產(chǎn)生空缺。因此，能夠消除上述第四課題所述的不良。
[0427]進(jìn)一步地，在本實施方式4的MISFET中，也由于柵電極GE的上部長度(與柵電極GE的下部長度相比)較長，所以能夠使柵電極GE整體的體積增加，因此，能夠?qū)崿F(xiàn)柵電極GE的低電阻化。
[0428]以上，基于實施方式具體說明了本發(fā)明人所研發(fā)的發(fā)明，但本發(fā)明并不限定于所述實施方式，當(dāng)然能夠在不脫離其主旨的范圍內(nèi)進(jìn)行各種變更。
[0429]附圖標(biāo)記的說明
[0430]BOXl 絕緣層
[0431]BR阻隔導(dǎo)體膜
[0432]CD導(dǎo)電膜
[0433]CNT接觸孔
[0434]EG 端部
[0435]EG1、EG2、EG3、EG4 角部
[0436]EP1、EP2、EP3 半導(dǎo)體層
[0437]EP4硅鍺層
[0438]EX n_型半導(dǎo)體區(qū)域
[0439]GE、GElOl、GE102 柵電極
[0440]GED虛擬柵極
[0441]G1、GI101、GI102 柵極絕緣膜
[0442]GIa絕緣膜
[0443]GID絕緣膜
[0444]IL1、IL2、IL3 絕緣膜
[0445]ILlOl層間絕緣膜
[0446]Ml 布線
[0447]ME金屬膜
[0448]MCl主導(dǎo)體膜
[0449]PG 插塞
[0450]PLl多晶硅膜
[0451]NW η 型阱
[0452]SD η+型半導(dǎo)體區(qū)域
[0453]SFl、SFla、SF2 側(cè)面
[0454]SIL金屬硅化物層
[0455]SM1、SM2 半導(dǎo)體層
[0456]SN1、SN2、SNlOl、SN103 氮化硅膜
[0457]SN3襯墊膜
[0458]S01、S02、S0103 氧化硅膜
[0459]S03絕緣膜
[0460]SUB SOI 襯底
[0461]SUBl 襯底
[0462]SUB2半導(dǎo)體襯底
[0463]SWl、SWla、SW2、SW2a、SW3、SW4、SW4a、SW4b 側(cè)壁絕緣膜
[0464]TR、TR1、TR2、TR3、TRlOl 槽
[0465]UF1、UF2 下表面
[0466]WT布線槽
【權(quán)利要求】
1.一種半導(dǎo)體器件，其特征在于，具有MISFET，所述MISFET包括襯底、隔著柵極絕緣膜而形成在所述襯底上的柵電極、和形成在所述襯底上的源極-漏極用的第一外延層， 在所述襯底上，以覆蓋所述第一外延層的方式形成有第一絕緣膜， 所述柵電極埋入在形成于所述第一絕緣膜上的第一槽內(nèi)， 所述第一外延層的上表面處于比所述柵電極的正下方的所述襯底的上表面高的位置上， 在所述MISFET的柵長方向上，所述柵電極的端部位于所述第一外延層上。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 在所述MISFET的柵長方向上，所述第一外延層的側(cè)面傾斜， 在所述MISFET的柵長方向上，所述柵電極的所述端部位于所述第一外延層的傾斜的所述側(cè)面上。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于， 所述柵極絕緣膜形成在所述第一槽的側(cè)面上及底面上， 所述柵電極隔著所述柵極絕緣膜而埋入在所述第一槽內(nèi)。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述襯底是具有支承襯底、所述支承襯底上的絕緣層、和所述絕緣層上的半導(dǎo)體層的SOI襯底， 所述第一外延層形成在所述半導(dǎo)體層上， 在所述第一外延層及所述半導(dǎo)體層中，形成有源極或漏極用的半導(dǎo)體區(qū)域， 所述柵電極的所述端部位于所述源極或漏極用的半導(dǎo)體區(qū)域上。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征在于， 所述源極或漏極用的半導(dǎo)體區(qū)域具有第一區(qū)域、和與所述第一區(qū)域鄰接且與所述第一區(qū)域相比為高雜質(zhì)濃度的第二區(qū)域， 所述第一區(qū)域的至少一部分位于所述柵電極的正下方。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 在所述襯底上形成有第二槽， 所述第一外延層埋入在所述第二槽內(nèi)。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其特征在于， 所述襯底是娃， 所述MISFET的溝道區(qū)域形成于所述硅中， 所述MISFET是P溝道型MISFET， 所述第一外延層包含SiGe0
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其特征在于， 所述襯底是娃， 所述MISFET的溝道區(qū)域形成于所述硅中， 所述MISFET是η溝道型MISFET， 所述第一外延層包含SiC。
9.一種具有MISFET的半導(dǎo)體器件的制造方法，其特征在于，具有如下工序: (a)工序，準(zhǔn)備襯底的 (b)工序，在所述襯底上形成虛擬柵極； (c)工序，在所述(b)工序后，在所述襯底上形成源極-漏極形成用的第一外延層； (d)工序，在所述(c)工序后，在所述虛擬柵極的側(cè)壁上形成第一側(cè)壁膜； (e)工序，在所述(d)工序后，以覆蓋所述虛擬柵極的方式，在所述襯底上形成第一絕緣膜； (f)工序，在所述(e)工序后，除去所述第一絕緣膜的一部分而使所述虛擬柵極的上表面露出； (g)工序，在所述(f)工序后，除去所述虛擬柵極及所述第一側(cè)壁膜而形成第一槽；以及 (h)工序，在所述(g)工序后，在所述第一槽內(nèi)隔著柵極絕緣膜而形成柵電極。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件的制造方法，其特征在于， 在所述(d)工序中，所述第一側(cè)壁膜形成在所述第一外延層上， 在所述(h)工序后，在所述MISFET的柵長方向上，柵電極的端部位于所述第一外延層上。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件的制造方法，其特征在于， 在所述(c)工序中，以使所述第一外延層的上表面比所述虛擬柵極的正下方的所述襯底的上表面高的方式，形成所述第一外延層。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于， 在所述(b)工序中形成的所述虛擬柵極包含多晶硅膜， 在所述(b)工序后且在所述(c)工序前，具有(bl)工序，即在所述虛擬柵極的側(cè)壁上形成第二側(cè)壁膜的工序， 在所述(d)工序中，在所述虛擬柵極的側(cè)壁上，隔著所述第二側(cè)壁膜而形成所述第一側(cè)壁膜， 在所述(g)工序中，除去所述虛擬柵極、所述第一側(cè)壁膜及所述第二側(cè)壁膜而形成所述第一槽。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于， 所述虛擬柵極由第二絕緣膜、所述第二絕緣膜上的所述多晶硅膜、和所述多晶硅膜上的第三絕緣膜構(gòu)成。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其特征在于， 所述第一絕緣膜具有氮化硅膜和所述氮化硅膜上的第四絕緣膜， 所述第一側(cè)壁膜及所述第二側(cè)壁膜由氧化硅構(gòu)成。
15.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于， 所述第一絕緣膜具有氮化硅膜和所述氮化硅膜上的第四絕緣膜， 所述第一側(cè)壁膜及所述第二側(cè)壁膜由氮化硅構(gòu)成。
16.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于， 所述襯底是具有支承襯底、所述支承襯底上的絕緣層、和所述絕緣層上的半導(dǎo)體層的SOI襯底， 在所述(b)工序中，在所述半導(dǎo)體層上形成所述虛擬柵極， 在所述(c)工序中，在所述半導(dǎo)體層上形成所述第一外延層， 在所述(C)工序后且在所述(d)工序前，具有(Cl)工序，即將所述虛擬柵極作為掩膜而對所述第一外延層及所述半導(dǎo)體層進(jìn)行離子注入的工序， 在所述(d)工序后且在所述(e)工序前，具有(dl)工序，即將所述虛擬柵極和所述第一側(cè)壁膜作為掩膜而對所述第一外延層及所述半導(dǎo)體層進(jìn)行離子注入的工序， 通過所述(Cl)工序及所述(dl)工序，在所述第一外延層及所述半導(dǎo)體層上形成源極或漏極用的半導(dǎo)體區(qū)域。
17.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于， 在所述(c)工序中，以使所述第一外延層的側(cè)面傾斜的方式，形成所述第一外延層，在所述(d)工序中，所述第一側(cè)壁膜形成在所述第一外延層的傾斜的所述側(cè)面上，在所述(h)工序中形成的所述柵電極的所述端部，位于所述第一外延層的傾斜的所述側(cè)面上。
18.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于， 在所述(d)工序后且在所述(e)工序前，具有: (d2)工序，在所述虛擬柵極的側(cè)壁上隔著所述第一側(cè)壁膜而形成所述第三側(cè)壁膜；以及， (d3)工序，在所述(d2)工序后，在所述第一外延層上形成金屬硅化物層， 在所述(g)工序中，除去所述第一側(cè)壁膜，并留存所述第三側(cè)壁膜。
19.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于， 在所述(d)工序后且在所述(e)工序前，具有(d4)工序，即在所述第一外延層上形成源極-漏極形成用的第二外延層的工序。
20.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于， 所述第一側(cè)壁膜由第四側(cè)壁膜與第五側(cè)壁膜的疊層構(gòu)成， 所述第四側(cè)壁膜與所述第五側(cè)壁膜相比處于接近所述虛擬柵極的一側(cè)， 在所述(g)工序中，除去所述第四側(cè)壁膜，并留存所述第五側(cè)壁膜。
【文檔編號】H01L29/78GK104137238SQ201280070697
【公開日】2014年11月5日 申請日期:2012年5月18日 優(yōu)先權(quán)日:2012年5月18日
【發(fā)明者】山本芳樹, 槙山秀樹, 角村貴昭, 巖松俊明 申請人:瑞薩電子株式會社