專利名稱：集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
集成電路結(jié)構(gòu)技術(shù)領(lǐng)域[0001]本實用新型涉及一種集成電路結(jié)構(gòu)。
背景技術(shù)：
[0002]在集成電路制造過程中，由于工藝參數(shù)不穩(wěn)定是始終存在的，因而需要在芯片制造之后仍能夠?qū)ζ浣Y(jié)構(gòu)進(jìn)行調(diào)整的機制。[0003]現(xiàn)有技術(shù)中，常規(guī)的方法是在芯片中設(shè)置記憶性元件，制造完成之后對其進(jìn)行測試，根據(jù)測試結(jié)果通過對記憶性元件編程來調(diào)整電路結(jié)構(gòu)，從而實現(xiàn)對芯片內(nèi)部結(jié)構(gòu)、參數(shù)的調(diào)整。但是，附加的記憶性元件以及與記憶性元件配合使用的尋址模塊將占用額外的芯片面積，而且占用的面積比較大。實用新型內(nèi)容[0004]本實用新型要解決的技術(shù)問題是提供一種集成電路結(jié)構(gòu)，能夠減少尋址模塊占用的芯片面積。[0005]為解決上述技術(shù)問題，本實用新型提供了一種集成電路結(jié)構(gòu)，包括[0006]芯片主體電路；[0007]與所述芯片主體電路耦合的非易失性存儲元件；[0008]與所述非易失性存儲元件耦合的尋址模塊，經(jīng)由所述尋址模塊對所述非易失性存儲元件進(jìn)行編程以調(diào)節(jié)所述芯片主體電路的結(jié)構(gòu)；[0009]其中，所述尋址模塊設(shè)置在劃片槽中。[0010]可選地，所述非易失性存儲元件包括電容、閃存、EEPROM或者薄柵MOS晶體管。[0011]可選地，所述尋址模塊在劃開所述劃片槽后被破壞。[0012]與現(xiàn)有技術(shù)相比，本實用新型具有以下優(yōu)點[0013]本實用新型實施例的集成電路結(jié)構(gòu)中，將尋址模塊設(shè)置在芯片之間的劃片槽中， 從而減少了對芯片面積的占用，能夠大幅提聞經(jīng)濟效益。[0014]進(jìn)一步地，本實用新型實施例的集成電路結(jié)構(gòu)中的尋址模塊在劃片時被破壞，從而防止尋址保護模塊的電路結(jié)構(gòu)被抄襲、仿制，能夠有效保護相關(guān)的知識產(chǎn)權(quán)。


[0015]圖I是本實用新型實施例的集成電路結(jié)構(gòu)的示意圖；[0016]圖2是本實用新型實施例的一種尋址模塊的結(jié)構(gòu)框圖；[0017]圖3是本實用新型實施例的一種非易失性存儲元件及其周邊電路的示意圖。
具體實施方式
[0018]下面結(jié)合具體實施例和附圖對本實用新型作進(jìn)一步說明，但不應(yīng)以此限制本實用新型的保護范圍。[0019]圖I示出了本實施例的集成電路結(jié)構(gòu)的示意圖，主要包括芯片主體電路101、非易失性存儲元件103、尋址模塊102，其中尋址模塊102位于劃片槽中。[0020]具體地，本實施例的集成電路結(jié)構(gòu)可以形成在半導(dǎo)體襯底上，例如硅襯底、硅鍺襯底等。該半導(dǎo)體襯底上可以形成有多個芯片或管芯(die) 100，相鄰的芯片或管芯之間具有劃片槽。如本領(lǐng)域技術(shù)人員所公知的，在進(jìn)行封裝之前，劃片槽被劃開，使得各個芯片或管芯100彼此分尚。[0021]芯片主體電路101和非易失性存儲元件103相耦合，并共同集成在芯片或管芯100 內(nèi)。芯片主體電路101可以是數(shù)字邏輯電路或模擬電路或者混合信號電路等，其電路結(jié)構(gòu)或者電學(xué)參數(shù)是可配置的，可以根據(jù)非易失性存儲元件103中存儲的內(nèi)容對其進(jìn)行調(diào)節(jié)和配置。非易失性存儲元件103可以是各種非易失性的記憶元件，例如電容、閃存、EEPROM或者薄柵MOS晶體管等，但并不限于此。[0022]尋址模塊102位于劃片槽中，與非易失性存儲元件103相耦合，在該集成電路結(jié)構(gòu)制造完成后，可以通過該尋址模塊102對非易失性存儲元件103進(jìn)行編程，從而對芯片主體電路101的電路結(jié)構(gòu)或者電學(xué)參數(shù)進(jìn)行調(diào)節(jié)和配置。例如在進(jìn)行前端測試之后，根據(jù)測試結(jié)果對非易失性存儲元件103進(jìn)行編程以調(diào)節(jié)芯片主體電路101的電路結(jié)構(gòu)或者電學(xué)參數(shù)。[0023]由于尋址模塊102是設(shè)置在劃片槽內(nèi)的，而非設(shè)置在芯片或管芯100內(nèi)，因而并不會占用芯片或管芯100中的芯片面積，有利于減小最終成型的芯片或管芯100的總面積，大幅提聞經(jīng)濟效益。[0024]在對非易失性存儲元件103進(jìn)行編程時，尋址模塊102是完整可用的。在編程完成之后，例如進(jìn)入封裝工序時，劃片槽被劃開，使得劃片槽中的尋址模塊102被破壞，即尋址模塊102的電路消失，從而保護了尋址模塊102的電路結(jié)構(gòu)不會被他人仿制或抄襲，能夠有效地保護知識產(chǎn)權(quán)。[0025]圖2示出了本實施例中的一種尋址模塊的結(jié)構(gòu)框圖，包括控制電路204和多路復(fù)用器207。其中，控制電路204接收外部的地址輸入信號，對其進(jìn)行解碼、串并轉(zhuǎn)換等操作，生成地址解碼信號；多路復(fù)用器207的輸入端接收編程信號HighV，其控制端接收控制電路204產(chǎn)生的地址解碼信號，在該地址解碼信號的控制下，各路輸出信號選擇將編程信號HighV輸出或者不輸出。[0026]圖3示出了本實施例的一種非易失性存儲元件及其周邊電路的示意圖，與圖2所示的尋址模塊配合使用。其中，非易失性存儲元件為電容Cl、C2、C3……，各電容Cl、C2、C3 的一端接地，另一端分別連接MOS晶體管Ml、M2、M3的源極S。MOS晶體管Ml、M2、M3的漏極D連接圖2中多路復(fù)用器207每一路輸出信號端口，MOS晶體管M1、M2、M3的柵極G接收內(nèi)部或外部的讀寫控制信號，在讀寫控制信號的控制下，當(dāng)MOS晶體管導(dǎo)通時，來自多路復(fù)用器207的編程信號HighV經(jīng)由晶體管將對應(yīng)的電容擊穿，形成永久存儲，使得圖2中的尋址模塊消失后，存儲的信息仍然存在，寫入的數(shù)據(jù)可以通過讀取模塊310讀出以調(diào)整芯片主體電路的結(jié)構(gòu)或電學(xué)參數(shù)。[0027]當(dāng)然，以上僅是一個非限制性的例子，在其他具體實施例中，非易失性存儲元件可以是閃存、EEPR0M、薄柵MOS晶體管等。另外，在地址較少時，尋址模塊還可以簡化為調(diào)節(jié)焊墊(trim pad)。[0028]本實用新型雖然以較佳實施例公開如上，但其并不是用來限定本實用新型，任何本領(lǐng)域技術(shù)人員在不脫離本實用新型的精神和范圍內(nèi)，都可以做出可能的變動和修改，因此本實用新型的保護范圍應(yīng)當(dāng)以本實用新型權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求1.一種集成電路結(jié)構(gòu)，包括 芯片主體電路； 與所述芯片主體電路耦合的非易失性存儲元件； 與所述非易失性存儲元件耦合的尋址模塊，經(jīng)由所述尋址模塊對所述非易失性存儲元件進(jìn)行編程以調(diào)節(jié)所述芯片主體電路的結(jié)構(gòu)； 其特征在于，所述尋址模塊設(shè)置在劃片槽中。
2.根據(jù)權(quán)利要求I所述的集成電路結(jié)構(gòu)，其特征在于，所述非易失性存儲元件包括電容、閃存、EEPROM或者薄柵MOS晶體管。
3.根據(jù)權(quán)利要求I所述的集成電路結(jié)構(gòu)，其特征在于，所述尋址模塊在劃開所述劃片槽后被破壞。
專利摘要本實用新型提供了一種集成電路結(jié)構(gòu)，包括芯片主體電路；與所述芯片主體電路耦合的非易失性存儲元件；與所述非易失性存儲元件耦合的尋址模塊，經(jīng)由所述尋址模塊對所述非易失性存儲元件進(jìn)行編程以調(diào)節(jié)所述芯片主體電路的結(jié)構(gòu)；所述尋址模塊設(shè)置在劃片槽中。本實用新型能夠減少尋址模塊占用的芯片面積，并且能夠有效地保護知識產(chǎn)權(quán)。
文檔編號H01L27/02GK202816943SQ201220349410
公開日2013年3月20日 申請日期2012年7月18日 優(yōu)先權(quán)日2012年7月18日
發(fā)明者樊茂 申請人:華潤矽威科技(上海)有限公司