一種半導體器件的制造方法
【專利摘要】本發(fā)明提供一種半導體器件的制造方法，包括：提供半導體襯底，所述半導體襯底上形成有柵極結構，且所述柵極結構兩側形成有緊靠所述柵極結構的側壁結構；在所述柵極結構之間的半導體襯底中形成硅凹槽；蝕刻所述硅凹槽，以形成第一∑狀凹槽；在所述第一∑狀凹槽中形成第一鍺硅層；形成覆蓋所述柵極結構的間隙壁結構；在所述柵極結構之間的半導體襯底中形成第二∑狀凹槽；在所述第二∑狀凹槽中形成第二鍺硅層。根據(jù)本發(fā)明，可以通過嵌入式鍺硅進一步增強作用于PMOS溝道區(qū)的應力，還可以更好地控制器件柵極和漏極之間的疊加電容的大小。
【專利說明】一種半導體器件的制造方法
【技術領域】
[0001]本發(fā)明涉及半導體制造工藝，具體而言涉及一種形成雙嵌入式鍺硅的方法。
【背景技術】
[0002]在先進半導體制程中，嵌入式鍺硅是經(jīng)常應用的工藝技術，其可以明顯提高PMOS晶體管的電學性能。
[0003]在嵌入式鍺硅工藝中，通常在PMOS的源/漏區(qū)形成Σ狀凹槽以用于在其中選擇性外延生長嵌入式鍺硅，所述Σ狀凹槽可以有效縮短器件溝道的長度，滿足器件尺寸按比例縮小的要求。
[0004]通常的嵌入式鍺硅工藝的實施過程如下:
[0005]首先，如圖1A所示，提供半導體襯底100，在所述半導體襯底100上形成有柵極結構101，作為一個示例，所述柵極結構101可包括自下而上依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。此外，作為示例，在所述半導體襯底100上還形成有位于所述柵極結構101兩側且緊靠所述柵極結構101的側壁結構102。接下來，對所述柵極結構101兩側的半導體襯底100將要形成源/漏區(qū)的區(qū)域實施離子注入，以形成LDD結構。
[0006]接著，如圖1B所示，在所述柵極結構101兩側形成緊靠所述側壁結構102的間隙壁結構103，以形成用于蝕刻硅凹槽的窗口。接下來，通過所述窗口，在所述半導體襯底100中形成Σ狀凹槽104，通常采用先干法蝕刻再濕法蝕刻的工藝形成所述Σ狀凹槽104。
[0007]最后，如圖1C所示，采用選擇性外延生長工藝在所述Σ狀凹槽104中形成嵌入式鍺硅105。
[0008]由于半導體器件的尺寸不斷縮小，實施嵌入式鍺硅工藝的工藝窗口也隨之不斷縮小，因此，通過形成具有更寬更深尺寸的嵌入式鍺硅來增強作用于PMOS溝道區(qū)的應力變得十分困難。
[0009]因此，需要提出一種方法，在現(xiàn)有的工藝條件下，可以通過嵌入式鍺硅進一步增強作用于PMOS溝道區(qū)的應力。

【發(fā)明內容】

[0010]針對現(xiàn)有技術的不足，本發(fā)明提供一種半導體器件的制造方法，包括:提供半導體襯底，所述半導體襯底上形成有柵極結構，且所述柵極結構兩側形成有緊靠所述柵極結構的側壁結構；在所述柵極結構之間的半導體襯底中形成硅凹槽；蝕刻所述硅凹槽，以形成第一Σ狀凹槽；在所述第一Σ狀凹槽中形成第一鍺硅層；形成覆蓋所述柵極結構的間隙壁結構；在所述柵極結構之間的半導體襯底中形成第二Σ狀凹槽；在所述第二Σ狀凹槽中形成第二鍺硅層。
[0011]進一步，通過所述側壁結構構成的工藝窗口來形成所述硅凹槽。
[0012]進一步，采用濕法蝕刻工藝實施所述硅凹槽的蝕刻。
[0013]進一步，所述第一 Σ狀凹槽的深度為10-30nm。[0014]進一步，所述第一鍺硅層的鍺含量為5% -20%
[0015]進一步，在形成所述第一鍺硅層之后，還包括對所述柵極結構兩側的半導體襯底中將要形成源/漏區(qū)的區(qū)域實施離子注入的步驟，以形成LDD結構。
[0016]進一步，通過所述間隙壁結構構成的工藝窗口，采用先干法蝕刻再濕法蝕刻的工藝來形成所述第二 Σ狀凹槽。
[0017]進一步，所述第二Σ狀凹槽的深度為50-90nm。
[0018]進一步，所述第二鍺硅層的鍺含量為15% -60%。
[0019]進一步，采用外延生長工藝形成所述第一鍺硅層和所述第二鍺硅層。
[0020]進一步，所述第一鍺硅層的鍺含量低于所述第二鍺硅層的鍺含量。
[0021 ] 進一步，所述柵極結構包括依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。
[0022]根據(jù)本發(fā)明，可以通過嵌入式鍺硅進一步增強作用于PMOS溝道區(qū)的應力，還可以更好地控制器件柵極和漏極之間的疊加電容的大小。
【專利附圖】

【附圖說明】
[0023]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0024]附圖中:
[0025]圖1A-圖1C為現(xiàn)有的嵌入式鍺硅工藝的實施過程的各步驟的示意性剖面圖；
[0026]圖2A-圖2F為本發(fā)明提出的形成雙嵌入式鍺硅的方法的各步驟的示意性剖面圖；
[0027]圖3為本發(fā)明提出的形成雙嵌入式鍺硅的方法的流程圖。
【具體實施方式】
[0028]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0029]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟，以便闡釋本發(fā)明提出的形成雙嵌入式鍺硅的方法。顯然，本發(fā)明的施行并不限定于半導體領域的技術人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0030]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0031]下面，參照圖2A-圖2F和圖3來描述本發(fā)明提出的形成雙嵌入式鍺硅的方法的詳細步驟。
[0032]參照圖2A-圖2F，其中示出了本發(fā)明提出的形成雙嵌入式鍺硅的方法的各步驟的示意性剖面圖。
[0033]首先，如圖2A所示，提供半導體襯底200，所述半導體襯底200的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(SOI)等。作為示例，在本實施例中，所述半導體襯底200選用單晶硅材料構成。在所述半導體襯底200中形成有隔離結構以及各種阱(well)結構，為了簡化，圖示中予以省略。
[0034]在所述半導體襯底200上形成有柵極結構201，作為一個示例，所述柵極結構201可包括自下而上依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。柵極介電層可包括氧化物，如，二氧化硅(SiO2)層。柵極材料層可包括多晶硅層、金屬層、導電性金屬氮化物層、導電性金屬氧化物層和金屬硅化物層中的一種或多種，其中，金屬層的構成材料可以是鎢(W)、鎳(Ni)或鈦(Ti);導電性金屬氮化物層可包括氮化鈦(TiN)層；導電性金屬氧化物層可包括氧化銥(IrO2)層；金屬硅化物層可包括硅化鈦(TiSi)層。柵極硬掩蔽層可包括氧化物層、氮化物層、氮氧化物層和無定形碳中的一種或多種，其中，氧化物層可包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TE0S)、未摻雜硅玻璃(USG)、旋涂玻璃(S0G)、高密度等離子體(HDP)或旋涂電介質(S0D);氮化物層可包括氮化硅(Si3N4)層；氮氧化物層可包括氮氧化硅(SiON)層。
[0035]此外，作為示例，在所述半導體襯底200上還形成有位于所述柵極結構201兩側且緊靠所述柵極結構201的側壁結構202。本實施例中，所述側壁結構202的構成材料為二氧化硅。
[0036]接下來，通過所述側壁結構202構成的工藝窗口，在所述柵極結構201之間的半導體襯底200中形成硅凹槽203。形成所述硅凹槽203的工藝可以選用本領域技術人員所熟習的適合的工藝，例如，采用干法蝕刻工藝縱向蝕刻所述柵極結構201之間的半導體襯底200以形成所述硅凹槽203。
[0037]接著，如圖2B所示，采用濕法蝕刻工藝蝕刻所述硅凹槽203，以形成第一Σ狀凹槽204。在本實施例中，利用所述濕法蝕刻的蝕刻劑在所述半導體襯底200的材料的不同晶向上的蝕刻速率不同的特性(100和110晶向的蝕刻速率高于111晶向的蝕刻速率)，擴展蝕刻所述硅凹槽203以形成所述第一Σ狀凹槽204。所述第一Σ狀凹槽204的深度為10_30nm。
[0038]接著，如圖2C所示，采用外延生長工藝在所述第一 Σ狀凹槽204中形成第一鍺硅層205。所述外延生長工藝可以采用低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、超高真空化學氣相沉積(UHVCVD)、快速熱化學氣相沉積(RTCVD)和分子束外延(MBE)中的一種。所述第一鍺硅層205的鍺含量為5% -20%。
[0039]接下來，對所述柵極結構201兩側的半導體襯底200中將要形成源/漏區(qū)的區(qū)域實施離子注入，以形成LDD結構。本領域技術人員可以知曉的是，所述離子注入的具體工藝參數(shù)依據(jù)設計半導體器件時期望達到的要求而定。
[0040]接著，如圖2D所示，形成覆蓋所述柵極結構201的間隙壁結構206。形成所述間隙壁結構206的工藝為本領域技術人員所熟習，在此不再加以贅述。本實施例中，所述間隙壁結構206的材料為氮化硅。
[0041]接著，如圖2E所示，通過所述間隙壁結構206構成的工藝窗口，在所述柵極結構
201之間的半導體襯底200中形成第二Σ狀凹槽207。采用先干法蝕刻再濕法蝕刻的工藝形成所述第二 Σ狀凹槽207。所述第二 Σ狀凹槽207的深度為50_90nm。
[0042]接著，如圖2F所示，采用外延生長工藝在所述第二 Σ狀凹槽207中形成第二鍺硅層208。所述外延生長工藝可以采用低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、超高真空化學氣相沉積(UHVCVD)、快速熱化學氣相沉積(RTCVD)和分子束外延(MBE)中的一種。所述第二鍺硅層的鍺含量高于所述第一鍺硅層的鍺含量，所述第二鍺硅層208的鍺含量為15% -60% ο
[0043]至此，完成了根據(jù)本發(fā)明示例性實施例的方法實施的全部工藝步驟，接下來，可以通過后續(xù)工藝完成整個半導體器件的制作，所述后續(xù)工藝與傳統(tǒng)的半導體器件加工工藝完全相同。根據(jù)本發(fā)明，通過形成雙嵌入式鍺硅來形成具有鍺含量梯度的鍺硅層，該鍺硅層可以對PMOS的溝道區(qū)施加更大的應力，同時可以更好地控制PMOS的柵極和漏極之間的疊加電容的大小。
[0044]參照圖3，其中示出了本發(fā)明提出的形成雙嵌入式鍺硅的方法的流程圖，用于簡要示出整個制造工藝的流程。
[0045]在步驟301中，提供半導體襯底，所述半導體襯底上形成有柵極結構，且所述柵極結構兩側形成有緊靠所述柵極結構的側壁結構；
[0046]在步驟302中，在所述柵極結構之間的半導體襯底中形成硅凹槽；
[0047]在步驟303中，蝕刻所述硅凹槽，以形成第一Σ狀凹槽；
[0048]在步驟304中，在所述第一Σ狀凹槽中形成第一鍺硅層；
[0049]在步驟305中，形成覆蓋所述柵極結構的間隙壁結構；
[0050]在步驟306中，在所述柵極結構之間的半導體襯底中形成第二Σ狀凹槽；
[0051]在步驟307中，在所述第二Σ狀凹槽中形成第二鍺硅層。
[0052]本發(fā)明已經(jīng)通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內。本發(fā)明的保護范圍由附屬的權利要求書及其等效范圍所界定。
【權利要求】
1.一種半導體器件的制造方法，包括: 提供半導體襯底，所述半導體襯底上形成有柵極結構，且所述柵極結構兩側形成有緊靠所述柵極結構的側壁結構； 在所述柵極結構之間的半導體襯底中形成硅凹槽； 蝕刻所述硅凹槽，以形成第一Σ狀凹槽； 在所述第一Σ狀凹槽中形成第一鍺硅層； 形成覆蓋所述柵極結構的間隙壁結構； 在所述柵極結構之間的半導體襯底中形成第二Σ狀凹槽； 在所述第二 Σ狀凹槽中形成第二鍺硅層。
2.根據(jù)權利要求1所述的方法，其特征在于，通過所述側壁結構構成的工藝窗口來形成所述硅凹槽。
3.根據(jù)權利要求1所述的方法，其特征在于，采用濕法蝕刻工藝實施所述硅凹槽的蝕刻。
4.根據(jù)權利要求1所述的方法，其特征在于，所述第一Σ狀凹槽的深度為10-30nm。
5.根據(jù)權利要求1所述的方法，其特征在于，所述第一鍺硅層的鍺含量為5%-20%。
6.根據(jù)權利要求1所述的方法，其特征在于，在形成所述第一鍺硅層之后，還包括對所述柵極結構兩側的半導體襯底中將要形成源/漏區(qū)的區(qū)域實施離子注入的步驟，以形成LDD結構。
7.根據(jù)權利要求1所述的方法，其特征在于，通過所述間隙壁結構構成的工藝窗口，采用先干法蝕刻再濕法蝕刻的工藝來形成所述第二Σ狀凹槽。
8.根據(jù)權利要求1或7所述的方法，其特征在于，所述第二Σ狀凹槽的深度為50_90nm。
9.根據(jù)權利要求1所述的方法，其特征在于，所述第二鍺硅層的鍺含量為15%-60%。
10.根據(jù)權利要求1所述的方法，其特征在于，采用外延生長工藝形成所述第一鍺硅層和所述第二鍺硅層。
11.根據(jù)權利要求1所述的方法，其特征在于，所述第一鍺硅層的鍺含量低于所述第二鍺硅層的鍺含量。
12.根據(jù)權利要求1所述的方法，其特征在于，所述柵極結構包括依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。
【文檔編號】H01L21/336GK103578994SQ201210261969
【公開日】2014年2月12日 申請日期:2012年7月26日 優(yōu)先權日:2012年7月26日
【發(fā)明者】隋運奇, 焦明潔 申請人:中芯國際集成電路制造(上海)有限公司