專利名稱：半導(dǎo)體器件及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造，具體而言，涉及半導(dǎo)體器件及其形成方法。
背景技術(shù)：
半導(dǎo)體集成電路(IC)產(chǎn)業(yè)經(jīng)歷了快速發(fā)展。在IC發(fā)展過程中，功能密度(即，每芯片面積上互連器件的數(shù)量)大幅增加了而幾何尺寸(即，采用制造工藝可以做出的最小的元件(或線))降低。通常這種按比例縮小工藝通過提高生產(chǎn)效率和降低相關(guān)成本而帶來益處。這種按比例縮小也增加了加工和制造IC的復(fù)雜度，因此，為了實(shí)現(xiàn)這些進(jìn)步，需要在IC制造方面的同樣發(fā)展。例如，隨著半導(dǎo)體產(chǎn)業(yè)在追求更高的器件密度、更卓越的性能、以及更低的成本方面已經(jīng)進(jìn)展到了納米技術(shù)工藝節(jié)點(diǎn)，來自制造和設(shè)計(jì)兩者的挑戰(zhàn)致使開發(fā)出多層集成器件諸如場效應(yīng)晶體管(FET)。FET器件可以包括具有與下面的層對準(zhǔn)的互連件的層間介電層(ILD)。但是，隨著繼續(xù)按比例縮小，已證明與ILD層的互連件對準(zhǔn)相當(dāng)困難。雖然現(xiàn)有的FET器件和制造FET器件的方法大體上足以實(shí)現(xiàn)它們的預(yù)期目的，但是它們在各個(gè)方面尚不是完全令人滿意的。

發(fā)明內(nèi)容
一方面，本發(fā)明提供了一種半導(dǎo)體器件，包括:半導(dǎo)體襯底，包括第一器件區(qū)、第二器件區(qū)以及位于所述第一器件區(qū)和所述第二器件區(qū)之間的區(qū)域；第一器件，設(shè)置在所述第一器件區(qū)中，所述第一器件包括第一柵極結(jié)構(gòu)、在所述第一柵極結(jié)構(gòu)的側(cè)壁上形成的第一柵極間隔件以及第一源極和漏極部件；第二器件，設(shè)置在所述第二器件區(qū)中，所述第二器件包括第二柵極結(jié)構(gòu)、 在所述第二柵極結(jié)構(gòu)的側(cè)壁上形成的第二柵極間隔件以及第二源極和漏極部件；接觸蝕刻終止層(CESL)，設(shè)置在所述第一柵極間隔件和所述第二柵極間隔件上；以及互連結(jié)構(gòu)，設(shè)置在所述第一源極和漏極部件以及所述第二源極和漏極部件上，所述互連結(jié)構(gòu)與所述第一源極和漏極部件和所述第二源極和漏極部件電接觸并且與設(shè)置在所述第一柵極間隔件和所述第二柵極間隔件上的所述CESL相接觸。所述的半導(dǎo)體器件還包括:隔離部件，設(shè)置在位于所述第一器件區(qū)和所述第二器件區(qū)之間的區(qū)域中；以及層間介電(ILD)層，設(shè)置在所述隔離部件上方。所述的半導(dǎo)體器件還包括:硅化物層，設(shè)置在所述第一源極和漏極部件以及所述第二源極和漏極部件上，所述硅化物層介于所述第一源極和漏極部件和所述互連結(jié)構(gòu)之間以及所述第二源極和漏極部件和所述互連結(jié)構(gòu)之間。所述的半導(dǎo)體器件還包括:金屬阻擋件，設(shè)置在所述第一源極和漏極部件和所述第二源極和漏極部件上，所述金屬阻擋件介于所述硅化物層和所述互連結(jié)構(gòu)之間。在所述的半導(dǎo)體器件中，所述互連結(jié)構(gòu)跨過位于所述第一器件區(qū)和所述第二器件區(qū)之間的區(qū)域并且與所述第一源極和漏極部件和所述第二源極和漏極部件電接觸。在所述的半導(dǎo)體器件中，所述第一器件是N型金屬氧化物半導(dǎo)體(NMOS)場效應(yīng)晶體管(FET)器件，以及其中，所述第二器件是P型金屬氧化物半導(dǎo)體(PMOS) FET器件在所述的半導(dǎo)體器件中，所述第一器件和所述第二器件是NMOS FET器件。在所述的半導(dǎo)體器件中，所述第一器件和所述第二器件是PMOS FET器件。另一方面，本發(fā)明還提供了一種半導(dǎo)體器件，包括:襯底，包括N型金屬氧化物半導(dǎo)體(NMOS)器件、P型金屬氧化物半導(dǎo)體(PMOS)器件以及將所述NMOS器件和所述PMOS器件分開的淺溝槽隔離(STI)部件，其中，所述NMOS器件包括柵極結(jié)構(gòu)和在該柵極結(jié)構(gòu)的側(cè)壁上形成的柵極間隔件，所述NMOS器件的柵極結(jié)構(gòu)將η型源極和漏極部件分開，并且其中，所述PMOS器件包括柵極結(jié)構(gòu)和在該柵極結(jié)構(gòu)的側(cè)壁上形成的柵極間隔件，所述PMOS器件的柵極結(jié)構(gòu)將P型源極和漏極部件分開；硅化物層，設(shè)置在所述η型源極和漏極部件和所述P型源極和漏極部件上；接觸蝕刻終止層(CSEL)，設(shè)置在所述NMOS器件和所述PMOS器件的柵極間隔件以及所述STI部件上；層間介電(ILD)層，設(shè)置在位于所述STI部件上方的所述CESL上；以及互連結(jié)構(gòu)，設(shè)置在位于所述η型源極和漏極部件和所述P型源極和漏極部件上方的所述硅化物層上，所述互連結(jié)構(gòu)形成在位于所述NMOS器件和所述PMOS器件的柵極間隔件上的所述CESL上。所述的半導(dǎo)體器件還包括:另一層間介電(ILD)層，設(shè)置在位于所述NMOS器件和所述PMOS器件的柵極間隔件上的所述CESL以及位于所述STI部件上方的所述ILD層上；以及另一互連結(jié)構(gòu)，設(shè)置在所述互連結(jié)構(gòu)上并且介于所述另一 ILD層之間。所述的半導(dǎo)體器件還包括:另一 NMOS器件，鄰近于所述NMOS器件，其中，所述另一NMOS器件包括柵極結(jié)構(gòu)和在該柵極結(jié)構(gòu)的側(cè)壁上形成的柵極間隔件，所述另一 NMOS器件的柵極結(jié)構(gòu)將η型源極和漏極 部件分開；另一硅化物層，形成在所述另一 NMOS器件的η型源極和漏極部件上；以及另一接觸蝕刻終止層(CESL)，設(shè)置在所述另一 NMOS器件的柵極間隔件上；其中，所述另一 NMOS器件與所述NMOS器件共享所述互連結(jié)構(gòu)的公共互連結(jié)構(gòu)，其中，所述公共互連結(jié)構(gòu)設(shè)置在所述另一 NMOS器件的所述另一硅化物層以及所述NMOS器件的所述硅化物層上，其中，所述公共互連結(jié)構(gòu)與設(shè)置在所述另一 NMOS器件的柵極間隔件上的所述另一 CESL相接觸并且與設(shè)置在所述NMOS器件的柵極間隔件上的所述CESL相接觸。所述的半導(dǎo)體器件還包括:另一 PMOS器件，鄰近于所述PMOS器件，其中，所述另
一PMOS器件包括柵極結(jié)構(gòu)和在該柵極結(jié)構(gòu)的側(cè)壁上形成的柵極間隔件，所述另一 PMOS器件的柵極結(jié)構(gòu)將P型源極和漏極部件分開；另一接觸蝕刻終止層(CESL)，設(shè)置在所述另一PMOS器件的柵極間隔件上；以及另一硅化物層，形成在所述另一 PMOS器件的P型源極和漏極部件上；其中，所述另一 PMOS器件與所述PMOS器件共享所述互連結(jié)構(gòu)的公共互連結(jié)構(gòu)，其中，所述公共互連結(jié)構(gòu)設(shè)置在所述另一硅化物層以及所述硅化物層上，其中，所述公共互連結(jié)構(gòu)與設(shè)置在所述另一 PMOS器件的柵極結(jié)構(gòu)的柵極間隔件上的所述另一 CESL相接觸并且與設(shè)置在所述PMOS器件的柵極結(jié)構(gòu)的柵極間隔件上的所述CESL相接觸。在所述的半導(dǎo)體器件中，所述互連結(jié)構(gòu)包括選自由鋁(Al)、鎢(W)、和銅(Cu)組成的組的材料。一種制造半導(dǎo)體器件的方法包括:提供襯底，所述襯底包括第一器件、第二器件以及位于所述第一器件和所述第二器件之間的區(qū)域，所述第一器件包括第一柵極結(jié)構(gòu)、第一柵極間隔件以及第一源極和漏極部件，并且所述第二器件包括第二柵極結(jié)構(gòu)、第二柵極間隔件以及第二源極和漏極部件；形成設(shè)置在所述第一源極和漏極部件和所述第二源極和漏極部件上的硅化物層；在所述第一器件和所述第二器件的柵極間隔件上以及在位于所述第一器件和所述第二器件之間的區(qū)域中形成接觸蝕刻終止層(CESL);在位于所述第一器件和所述第二器件之間的區(qū)域中的所述CESL上形成層間介電(ILD)層；在位于所述第一源極和漏極部件和所述第二源極和漏極部件上方的所述硅化物層上以及在位于所述第一器件和所述第二器件的柵極間隔件上的所述CESL上形成互連結(jié)構(gòu)。在所述的方法中，通過后柵極工藝形成所述柵極結(jié)構(gòu)，所述后柵極工藝包括去除偽柵極和形成金屬柵極。在所述的方法中，通過先柵極工藝形成所述柵極結(jié)構(gòu)。在所述的方法中，位于所述第一器件和所述第二器件之間的區(qū)域包括隔離部件。在所述的方法中，所述半導(dǎo)體器件是互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)場效應(yīng)晶體管(FET)器件，其中，所述第一器件是所述CMOS FET器件的N型金屬氧化物半導(dǎo)體(NMOS)FET器件，以及其中，所述第二器件是所述CMOS FET器件的P型金屬氧化物半導(dǎo)體(PMOS)FET器件。在所述的方法中，所述第一器件和所述第二器件是NMOS FET器件。在所述的方法中，所述第一器件和所述第二器件是PMOS FET器件。


當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，對各種部件沒有按比例繪制并且僅僅用于說明的目的。實(shí)際上，為了清楚論述起見，各種部件的尺寸可以被任意增大或減小。圖1是示出根 據(jù)本發(fā)明各個(gè)方面的制造半導(dǎo)體器件的方法的流程圖。圖2至圖9示出了根據(jù)圖1的方法在各個(gè)制造階段的半導(dǎo)體器件的一個(gè)實(shí)施例的示意性橫截面?zhèn)纫晥D。圖10示出了根據(jù)圖1的方法在制造階段的半導(dǎo)體器件的一個(gè)實(shí)施例的示意性橫截面?zhèn)纫晥D。
具體實(shí)施例方式為了實(shí)施本發(fā)明的不同部件，以下公開內(nèi)容提供了許多不同的實(shí)施例或?qū)嵗?。在下面描述元件和布置的特定?shí)例以簡化本發(fā)明。當(dāng)然這些僅僅是實(shí)例并不打算用于限定。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接觸形成的實(shí)施例，并且也可以包括其中可以在第一和第二部件之間形成額外的部件，使得第一和第二部件不直接接觸的實(shí)施例。此外，本發(fā)明可能在各個(gè)實(shí)例中重復(fù)附圖編號和/或字母。這種重復(fù)只是為了簡明和清楚的目的且其本身并沒有規(guī)定所論述的各個(gè)實(shí)施例和/或結(jié)構(gòu)之間的關(guān)系。同樣，在不背離本發(fā)明的范圍的情況下，可以以不同于本文示出的示例性實(shí)施例的方式布置、組合、或者配置本文所公開的元件?？梢岳斫猓绢I(lǐng)域技術(shù)人員能夠設(shè)計(jì)出盡管在本文中沒有明確描述但是體現(xiàn)了本發(fā)明原理的各種等效物?？梢詮谋景l(fā)明的一個(gè)或多個(gè)實(shí)施例受益的器件的實(shí)例是半導(dǎo)體器件。這種器件例如是場效應(yīng)晶體管(FET)。FET器件例如可以是包含P型金屬氧化物半導(dǎo)體(PMOS) FET器件和N型金屬氧化物半導(dǎo)體(NMOS)FET器件的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件。以下公開內(nèi)容將繼續(xù)至包括FET器件實(shí)例的半導(dǎo)體器件來舉例說明本發(fā)明的各個(gè)實(shí)施例。然而，可以理解，除非明確聲明，本發(fā)明不應(yīng)限于具體類型的器件。參考圖1和圖2至圖9，在下面共同描述方法100和半導(dǎo)體器件200。圖1是根據(jù)本發(fā)明的各個(gè)方面用于制造集成電路器件的方法100的流程圖。在本實(shí)施例中，方法100用于制造集成電路器件。方法100開始于框102，其中，提供包括第一和第二器件的襯底并且在第一和第二器件的源極和漏極(S/D)部件上方形成硅化物層。在框104中，在第一和第二器件上方形成接觸蝕刻終止層(CESL)和第一層間介電層(ILD)。該方法繼續(xù)至框106，其中，實(shí)施蝕刻工藝以去除第一 ILD層的位于第一和第二器件的S/D部件上方的部分。蝕刻工藝可以包括多個(gè)蝕刻步驟/工藝，包括干蝕刻、濕蝕刻、或者這兩者的組合。例如，可以在CESL上終止第一蝕刻工藝并且可以在位于第一和第二器件的S/D部件上方的硅化物層上終止第二蝕刻工藝。蝕刻工藝可以包括形成經(jīng)圖案化的硬掩模和通過經(jīng)圖案化的硬掩模的開口蝕刻第一 ILD層。在框108中，在第一和第二器件的S/D部件上方形成第一互連結(jié)構(gòu)。在框110中，實(shí)施CMP工藝以去除多余的互連材料和硬掩模，并因此平坦化第一和第二器件的頂面。在實(shí)施例中，在后柵極工藝中，實(shí)施柵極替換工藝從而用最終柵極結(jié)構(gòu)替換第一和第二器件的柵極結(jié)構(gòu)(例如，偽柵極結(jié)構(gòu))。在可選的實(shí)施例中，在先柵極工藝中，不實(shí)施柵極替換工藝。在框112中，在第一和第二器件上方形成第二 ILD層，然后對第二 ILD層實(shí)施蝕刻工藝以暴露出第一互連結(jié)構(gòu)的頂面，并且在第一互連結(jié)構(gòu)的暴露出的頂面上方形成第二互連結(jié)構(gòu)。方法100繼續(xù)至框114，其中，完成集成電路器件的制造。可以在方法100之前、期間、和之后提供其他步驟，并且對于方法的其他實(shí)施例，可以替換或者去除所描述的一些步驟。下面的論述示出可以根據(jù)圖1的方法100制造的半導(dǎo)體器件的各個(gè)實(shí)施例。圖2至圖9示出了根據(jù)圖1的方法在各個(gè)制造階段的半導(dǎo)體器件200的一個(gè)實(shí)施例的示意性橫截面?zhèn)纫晥D。在本實(shí)施例中，半導(dǎo)體器件200包括襯底210，襯底210包括可以在其中分別形成NMOS器件和PMOS器件的區(qū)域202和204?？梢岳斫猓梢酝ㄟ^CMOS技術(shù)工藝流程制造半導(dǎo)體器件200的一部分，并因此一些工藝在本文中僅作簡單描述。此外，半導(dǎo)體器件200可以包括各種其他器件和部件，諸如其他類型的晶體管(諸如，雙極結(jié)型晶體管)、電阻器、電容器、二極管、熔絲等，但是為了更好地理解本發(fā)明的發(fā)明構(gòu)思而將其簡化。因此，為了更好地理解本發(fā)明的發(fā)明構(gòu)思，出于清楚的目的而將圖2至圖9簡化?？梢栽诎雽?dǎo)體器件200 中加入其他部件，并且下面描述的一些部件可以在半導(dǎo)體器件200的其他實(shí)施例中被替換或者去除。參考圖2，襯底210 (諸如，晶圓)是體硅襯底?？蛇x地，襯底210包括元素半導(dǎo)體，諸如晶體結(jié)構(gòu)的硅或鍺；化合物半導(dǎo)體，諸如硅鍺、碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；或者它們的組合。可選地，襯底210包括絕緣體上硅(SOI)襯底?？梢圆捎米⒀醺綦x(SMOX)、晶圓接合、和/或其他合適的方法制造SOI襯底。襯底210可以包括各種摻雜區(qū)和其他合適的部件。在本實(shí)施例中，襯底210包括用于限定和隔離襯底210的各個(gè)有源區(qū)的隔離區(qū)212。隔離區(qū)212利用諸如淺溝槽隔離(STI)或者硅的局部氧化(LOCOS)的隔離技術(shù)來限定和電隔離各個(gè)區(qū)。隔離區(qū)212包括氧化硅、氮化硅、氮氧化硅、其他合適的材料或它們的組合。
NMOS器件202和PMOS器件204的每一個(gè)都包括源極/漏極(S/D)區(qū)，該S/D區(qū)包括輕摻雜S/D部件和重?fù)诫sS/D部件。根據(jù)晶體管202、204的結(jié)構(gòu)，可以通過將P型或者η型摻雜物或者雜質(zhì)注入到襯底210中來形成S/D部件。可以通過包括熱氧化、多晶硅沉積、光刻、離子注入、蝕刻和各種其他方法的方法在S/D區(qū)中形成S/D部件214。S/D部件214可以是通過外延工藝形成的凸起的S/D部件。仍然參考圖2，NMOS器件202和PMOS器件204每一個(gè)都可以包括柵極介電層216，該柵極介電層216包括在襯底210上方形成的界面層/高k介電層。界面層可以包括在襯底210上形成的厚度范圍為約5埃至約10埃的氧化硅層(SiO2)或者氮氧化硅(SiON)?？梢酝ㄟ^原子層沉積(ALD)或者其他合適的技術(shù)在界面層上形成高k介電層。高k介電層可以具有范圍為約10埃至約40埃的厚度。高k介電層可以包含氧化鉿(HfO2)?？蛇x地，高k介電層可以任選地包括其他高k電介質(zhì)，諸如Ti02、HfZrO、Ta2O3> HfSiO4, ZrO2、ZrSiO2、它們的組合或者其他合適的材料。此外，高k柵極介電層可以包括多層結(jié)構(gòu)，諸如Hf02/Si02或者 Hf02/Si0N。NMOS器件202和PMOS器件204每一個(gè)都還包括在柵極介電層216上方形成的柵極結(jié)構(gòu)218。加工可以應(yīng)用先柵極工藝或者后柵極工藝。先柵極工藝包括在柵極介電層216上方形成最終柵極結(jié)構(gòu)。形成最終柵極結(jié)構(gòu)可以包括形成多個(gè)層。例如，可以在最終柵極結(jié)構(gòu)中沉積并且包括界面層、介電層、高k層、保護(hù)層、功函數(shù)金屬和柵電極。后柵極工藝包括形成偽柵極結(jié)構(gòu)，并在后續(xù)加工中實(shí)施柵極替換工藝，其包括去除偽柵極結(jié)構(gòu)和形成最終柵極結(jié)構(gòu)。形成最終柵極結(jié)構(gòu)可以包括形成多個(gè)層。例如，可以在最終柵極結(jié)構(gòu)中沉積并包括界面層、介電層、高k層、保護(hù)層、功函數(shù)金屬和柵電極。如下面所描述的，后柵極工藝可以包括首先或者最后形成高k層。在本實(shí)施例中，柵極結(jié)構(gòu)218是偽結(jié)構(gòu)?？梢酝ㄟ^包括熱氧化、多晶硅沉積、光刻、蝕刻和各種其他方法的方法形成柵極結(jié)構(gòu)218。在柵極結(jié)構(gòu)218上方形成硬掩模219?？梢酝ㄟ^任何合適的工藝形成任何合適厚度的硬掩模219。在后柵極工藝中，可以去除并用如下論述的金屬柵極結(jié)構(gòu)替換NMOS器件202和PMOS器件204的柵極結(jié)構(gòu)218。在柵極結(jié)構(gòu)218的側(cè)壁上以及在襯底210上形成柵極間隔件220。可以通過任何合適的工藝形成任何合適厚度的柵極間隔件220。柵極間隔件220包括介電材料，諸如氮化硅、氧化硅、氮氧化硅、其他合適的材料和/或它們的組合。在NMOS器件202和PMOS器件204的S/D部件214上方形成硅化物層222。硅化物層222降低后續(xù)形成的接觸件/互連件的接觸電阻。形成硅化物層222可以包括自對準(zhǔn)硅化物技術(shù)。作為形成完全為硅化物層222的程序的實(shí)施例，在S/D部件214上沉積金屬層。在各個(gè)實(shí)施例中，用于硅化物的金屬層包括鈦、鎳、鈷、鉬、鈀、鎢、鉭或者餌。金屬層接觸NMOS器件202和PMOS器件204的S/D部件214內(nèi)的硅。對半導(dǎo)體器件200實(shí)施適當(dāng)溫度的退火工藝從而使金屬層和S/D部件214的硅發(fā)生反應(yīng)形成硅化物。形成的硅化物層222可以具有任何適當(dāng)?shù)慕M分和相，通過包括退火溫度和金屬層的厚度的各種參數(shù)來確定。在一些實(shí)施例中，可以在硅化物層上方形成金屬阻擋件，從而提高可靠性。因?yàn)橛惭谀?19覆蓋在柵極結(jié)構(gòu)218上面，所以形成硅化物層222不影響柵極結(jié)構(gòu)218 (例如，在柵極結(jié)構(gòu)218上未沉積金屬)。

參考圖3，在NMOS器件202和PMOS器件204上方形成接觸蝕刻終止層(CESL)224。CESL 224可以由氮化硅、氮氧化硅、和/或其他合適的材料形成?？梢栽贑ESL 224的上面形成第一介電層，諸如層(或者水平)間介電(ILD)層226。第一 ILD層226可以包括氧化硅、氮氧化硅、低k材料或者其他合適的材料?？梢酝ㄟ^化學(xué)汽相沉積(CVD)、高密度等離子體CVD(HDP-CVD)、旋涂、物理汽相沉積(PVD或者濺射)或者其他合適的方法形成第一ILD層226。CVD工藝?yán)缈梢允褂没瘜W(xué)物質(zhì)，包括六氯乙硅烷(HCD或者Si2Cl6)、二氯甲硅烷(DCS或者SiH2Cl2)、雙(叔丁基氨基)硅烷(BTBAS或者C8H22N2Si)和乙硅烷(DS或者Si2H6)。參考圖4，在隔離區(qū)212上方形成硬掩模228并且使其圖案化以限定隨后將蝕刻第一 ILD層226和CESL 224并且將形成互連結(jié)構(gòu)的區(qū)域。經(jīng)圖案化的硬掩模228可以包括諸如氮化硅、氮氧化硅、碳化硅、氮碳化硅、其他合適的材料、或者它們的組合的材料。在本實(shí)施例中，硬掩模228包括氮化硅并且通過化學(xué)汽相沉積(CVD)工藝形成。在各個(gè)實(shí)例中，可以通過物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、其他合適的方法、和/或它們的組合形成氮化硅。CVD工藝?yán)缈梢允褂没瘜W(xué)物質(zhì)，包括六氯乙硅烷(HCD或者Si2Cl6)、二氯甲硅烷(DCS或者SiH2Cl2)、雙(叔丁基氨基)硅烷(BTBAS或者C8H22N2Si)和乙硅烷(DS或者Si2H6)。通過任何合適的工藝(諸如光刻工藝)圖案化硬掩模228。在本實(shí)施例中，通過使光刻膠層暴露于圖案、實(shí)施曝光后烘焙工 藝以及使光刻膠層顯影來圖案化硬掩模228，從而形成經(jīng)圖案化的硬掩模228。光刻膠層圖案化可以包括光刻膠涂層、軟烘焙、掩模對準(zhǔn)、曝光圖案、曝光后烘焙、使光刻膠顯影和硬烘焙的工藝步驟。還可以通過其他適當(dāng)?shù)姆椒ㄖT如無掩模光刻、電子束寫入、離子束寫入和分子印跡來實(shí)施或者替換圖案化。顯而易見地，因?yàn)閷⒃赟/D部件214上方去除ILD層226并且CESL 224保護(hù)柵極間隔件220，所以硬掩模228的容限(tolerance)不是關(guān)鍵的。換句話說，由后續(xù)蝕刻形成的開口將與下面的S/D部件214自對準(zhǔn)。如下面所描述的，在蝕刻工藝中使用經(jīng)圖案化的硬掩模228來蝕刻位于NMOS器件202和PMOS器件204上方的第一 ILD層226和CESL 224。參考圖5，通過蝕刻工藝去除位于NMOS器件202和PMOS器件204的S/D部件214上方的第一 ILD層226和CESL 224，從而暴露出硅化物層222。蝕刻工藝采用硬掩模228以限定出待蝕刻的區(qū)域。蝕刻工藝可以是單步或者多步蝕刻工藝。例如，蝕刻工藝可以是首先蝕刻第一 ILD層226并且在CESL 224上終止，其次蝕刻CESL 224，從而暴露出S/D部件214上方的硅化物層222的多步蝕刻工藝。蝕刻工藝可以包括濕蝕刻、干蝕刻、或者它們的組合。干蝕刻工藝可以是各向同性蝕刻工藝。蝕刻工藝可以使用反應(yīng)離子蝕刻(RIE)和/或其他合適的工藝。在一個(gè)實(shí)例中，采用干蝕刻工藝來蝕刻第一 ILD層226和CESL 224，該干蝕刻工藝包括具有含氟氣體的化學(xué)物質(zhì)。在進(jìn)一步的實(shí)例中，干蝕刻的化學(xué)物質(zhì)包括CF4、SF6、或者NF3。如所示出的，在本實(shí)施例中，蝕刻工藝是各向同性的并因此去除位于S/D部件214上方的CESL的頂部和位于柵極結(jié)構(gòu)218上方的硬掩模219上方的CESL的頂部。參考圖6，形成用于連接至NMOS 202和PMOS 204器件的S/D部件214以及半導(dǎo)體器件200的其他器件/部件的第一互連結(jié)構(gòu)230。在一些實(shí)施例中，在硅化物層222上直接形成第一互連結(jié)構(gòu)230。在可選的實(shí)施例中，在硅化物層222上方形成的金屬阻擋件的上方形成第一互連結(jié)構(gòu)230從而使第一互連結(jié)構(gòu)230與硅化物層222電接觸。第一互連結(jié)構(gòu)230可以包括金屬，諸如鋁(Al)、鎢(W)和銅(Cu)?？梢酝ㄟ^化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、電鍍、其他合適的方法、和/或它們的組合形成第一互連結(jié)構(gòu)230。如圖所示，在硅化物層222上方設(shè)置第一互連結(jié)構(gòu)230并且該第一互連結(jié)構(gòu)230與S/D部件214電接觸。第一互連結(jié)構(gòu)230也與NMOS器件202和PMOS器件204的柵極結(jié)構(gòu)218的柵極間隔件220上的CESL 224相接觸。參考圖7，可以去除第一互連結(jié)構(gòu)230、ILD層226、硬掩模219、和硬掩模228的一部分并且通過化學(xué)機(jī)械拋光(CMP)工藝平坦化半導(dǎo)體器件200的表面。CMP工藝可以使用硬掩模219作為信號元件，從而發(fā)出已經(jīng)去除了足夠的材料的信號。在本實(shí)施例中，去除硬掩模219并且暴露出NMOS器件202和PMOS器件204的柵極結(jié)構(gòu)218的頂部。在可選的實(shí)施例中，保留硬掩模219的一部分并且未暴露出NMOS器件202和PMOS器件204的柵極結(jié)構(gòu)218的頂部。參考圖8，在本實(shí)施例中，因?yàn)楣に囀呛髺艠O工藝，通過深蝕刻工藝或者其他合適的工藝去除位于NMOS器 件202和PMOS器件204兩者中的柵極結(jié)構(gòu)218 (其是偽柵極結(jié)構(gòu))。在后柵極工藝應(yīng)用先高k工藝的實(shí)施例中，不去除先前形成的高k材料。可選地，在后柵極工藝應(yīng)用后高k工藝的實(shí)施例中，去除先前形成的高k材料并且在襯底210上方形成最終高k材料。進(jìn)一步地，在去除柵極結(jié)構(gòu)218之后形成NMOS器件202的最終柵極結(jié)構(gòu)232和PMOS 204的最終柵極結(jié)構(gòu)234。形成最終柵極結(jié)構(gòu)232、234可以包括形成多個(gè)層。例如，可以在最終柵極結(jié)構(gòu)232、234中沉積并且包括界面層、介電層、高k層、保護(hù)層、功函數(shù)金屬和柵電極?？梢赃x擇用于NMOS器件202的合適的功函數(shù)金屬，并且該合適的功函數(shù)金屬可以包括例如TiAl、TaN，以及可以選擇用于PMOS器件204的合適的功函數(shù)金屬，并且該合適的功函數(shù)金屬可以包括例如TaN、WN?？蛇x地，功函數(shù)金屬可以是任何合適的金屬。顯而易見地，NMOS器件202和PMOS器件204的功函數(shù)金屬可以是不同的或者相同的。最終柵極結(jié)構(gòu)232的柵電極材料可以包括合適的材料,諸如包括Al、W或者Cu的金屬或者多晶娃。顯而易見地，NMOS器件202和PMOS器件204的柵電極可以是不同的或者相同的?？梢酝ㄟ^化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、電鍍、其他合適的方法、和/或它們的組合形成最終柵極結(jié)構(gòu)232、234。可以理解，在應(yīng)用先柵極工藝的可選實(shí)施例中，因?yàn)闁艠O結(jié)構(gòu)是最終柵極結(jié)構(gòu)，所以柵極替換步驟不是必須的。參考圖9，在半導(dǎo)體器件200的上方形成第二 ILD層236。第二 ILD層236可以包括氧化硅、氮氧化硅、低-k材料或者其他合適的材料?？梢酝ㄟ^化學(xué)汽相沉積(CVD)、高密度等離子體CVD (HDP-CVD)、旋涂、物理汽相沉積(PVD或者濺射)或者其他合適的方法形成第二 ILD層236。CVD工藝?yán)缈梢允褂没瘜W(xué)物質(zhì)，包括六氯乙硅烷(HCD或者Si2Cl6)、二氯甲硅烷(DCS或者SiH2Cl2)、雙(叔丁基氨基)硅烷(BTBAS或者C8H22N2Si)和乙硅烷(DS或者Si2H6)。如圖所示，可以在CESL 224上、在NMOS器件202的柵極結(jié)構(gòu)232和PMOS器件204的柵極結(jié)構(gòu)234的柵極間隔件220上、以及在STI部件212上的第一 ILD層226上形成第二 ILD層236。仍然參考圖9，通過第二 ILD層236形成第二互連結(jié)構(gòu)238。可以通過首先在位于S/D部件214的第一互連結(jié)構(gòu)230上方以及位于柵極結(jié)構(gòu)232上方的第二 ILD層236內(nèi)蝕刻出溝槽，其次在蝕刻的溝槽內(nèi)沉積材料來形成第二互連結(jié)構(gòu)238。蝕刻工藝可以是單步或者多步蝕刻工藝。蝕刻工藝可以包括濕蝕刻、干蝕刻或者它們的組合。蝕刻工藝可以使用反應(yīng)離子蝕刻(RIE)和/或其他合適的工藝。在一個(gè)實(shí)例中，用于蝕刻第二 ILD層236的干蝕刻包括具有含氟氣體的化學(xué)物質(zhì)。在進(jìn)一步的實(shí)例中，干蝕刻的化學(xué)物質(zhì)包括cf4、SF6或者NF3?？梢酝ㄟ^第二 ILD層236的蝕刻部分形成第二互連結(jié)構(gòu)238，用于連接至第一互連結(jié)構(gòu)230并連接至NMOS 202和PMOS 204器件的S/D部件214，以及半導(dǎo)體器件200的其他器件/部件。第二互連結(jié)構(gòu)238可以包括金屬，諸如A1、W或者Cu?？梢酝ㄟ^化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、電鍍、其他合適的方法、和/或其組合形成第二互連結(jié)構(gòu)238?？梢酝ㄟ^第二 ILD層236的蝕刻部分形成柵極接觸件240，用于連接至NMOS 202器件的柵極結(jié)構(gòu)232和PMOS 204器件。柵極接觸件240可以包括諸如Al、W或者Cu的金屬或者多晶娃、或者其他合適的材料。參考圖10，示出了根據(jù)本發(fā)明各個(gè)方面的半導(dǎo)體器件400。圖10的半導(dǎo)體器件400在某些方面與圖2至圖9的半導(dǎo)體器件200相似。因此，為了清楚和簡明，圖2至圖9和圖10中的相似部件用相同的附圖標(biāo)號表示。半導(dǎo)體器件400可以包括各種器件和部件，諸如各種類型的晶體管、電阻器、電容器、二極管、熔絲等，但是為了更好地理解本發(fā)明的發(fā)明構(gòu)思而將其簡化。因此，為了更好地理解本發(fā)明的發(fā)明構(gòu)思，出于清楚的目的而將圖10簡化?？梢栽诎雽?dǎo)體器件400中加入其他部件，并且在半導(dǎo)體器件400的其他實(shí)施例中可以替換或者去除下面所述的一些部件。仍然參考圖10，半導(dǎo)體器件400包括襯底210。在本實(shí)施例中，在半導(dǎo)體器件400中限定的襯底210在組分、形成和結(jié)構(gòu)方面基本上與半導(dǎo)體器件200的襯底210相似。在可選的實(shí)施例中，它們是不同的。半導(dǎo)體器件400的襯底210包括第一 FET器件402和第
二FET器件404。第一 FET器件402和第二 FET器件404是相同類型的器件。例如，第一和第二 FET器件402、404都是NMOS FET器件?？蛇x地，第一 FET器件402和第二 FET器件404都是PMOS FET器件。在半導(dǎo)體器件400中限定的第一 FET器件402和第二 FET器件404在組分、形成和結(jié)構(gòu)方面基本上與半導(dǎo)體器件200的NMOS器件202或PMOS器件204相似。鑒于此，第一 FET器件402和第二 FET器件404包括在組分、形成和結(jié)構(gòu)方面基本上與半導(dǎo)體器件200的NMOS器件202或PMOS器件204的部件相似的部件，諸如源極和漏極(S/D)部件214、柵極介電層·216、最終柵極結(jié)構(gòu)410 (與半導(dǎo)體器件200的232或者234相似)、在S/D部件214上方形成的硅化物層222、在柵極間隔件220的側(cè)壁上形成的接觸蝕刻終止層(CESL) 224、第一互連結(jié)構(gòu)230、第二層間介電(ILD)層236、第二互連結(jié)構(gòu)238和柵極接觸件240。存在幾點(diǎn)區(qū)別，例如可以是:半導(dǎo)體器件400可以不包括STI部件；第一互連結(jié)構(gòu)230在第一 FET器件402和第二 FET器件404兩者的S/D部件214之間可以是共享或者共有的；以及第一 FET器件402和第二 FET器件404的部件的材料在兩器件中可以是公共的。半導(dǎo)體器件400可以與半導(dǎo)體器件200同時(shí)形成，并且器件200、400都可以包括在最終半導(dǎo)體器件中，并且可以是彼此鄰近的。當(dāng)與傳統(tǒng)制造工藝比較時(shí)，以上方法100實(shí)現(xiàn)了形成ILD層的互連結(jié)構(gòu)的改進(jìn)的對準(zhǔn)(自對準(zhǔn))工藝，從而改進(jìn)覆蓋控制(overlay control)并降低制造成本。例如，因?yàn)閮H在隔離區(qū)212上方圖案化第一 ILD層并且基本上去除位于S/D部件上方的第一 ILD層，所以開口的尺寸不是關(guān)鍵的，從而實(shí)現(xiàn)了第一互連結(jié)構(gòu)與S/D部件的正確/自對準(zhǔn)以及最終降低制造成本的改進(jìn)的覆蓋控制。進(jìn)一步地，方法100實(shí)現(xiàn)了在ILD層的柵極結(jié)構(gòu)和互連結(jié)構(gòu)之間具有恒定的隔離空間的器件。進(jìn)一步地，可以很容易地將方法100應(yīng)用到現(xiàn)有制造工藝和技術(shù)中，從而降低成本和最小化復(fù)雜度。不同實(shí)施例可以具有不同的優(yōu)點(diǎn)，并且沒有特定優(yōu)點(diǎn)是任何實(shí)施例所必需的。因此，提供了一種半導(dǎo)體器件。該示例性半導(dǎo)體器件包括半導(dǎo)體襯底，該半導(dǎo)體襯底包括第一器件區(qū)、第二器件區(qū)和位于第一和第二器件區(qū)之間的區(qū)域。半導(dǎo)體器件還包括設(shè)置在第一器件區(qū)中的第一器件，該第一器件包括第一柵極結(jié)構(gòu)、在第一柵極結(jié)構(gòu)的側(cè)壁上形成的第一柵極間隔件、以及第一源極和漏極部件；以及設(shè)置在第二器件區(qū)中的第二器件，該第二器件包括第二柵極結(jié)構(gòu)、在第二柵極結(jié)構(gòu)的側(cè)壁上形成的第二柵極間隔件、以及第二源極和漏極部件。該半導(dǎo)體器件還包括設(shè)置在第一和第二柵極間隔件上的接觸蝕刻終止層(CESL)以及設(shè)置在第一和第二源極和漏極部件上的互連結(jié)構(gòu)，該互連結(jié)構(gòu)與第一和第二源極和漏極部件電接觸并且與設(shè)置在第一和第二柵極間隔件上的CESL相接觸。在一些實(shí)施例中，半導(dǎo)體還包括設(shè)置在第一器件區(qū)和第二器件區(qū)之間的區(qū)域中的隔離部件和設(shè)置在該隔離部件上方的層間介電(ILD)層。在各個(gè)實(shí)施例中，半導(dǎo)體器件還包括設(shè)置在第一和第二源極和漏極部件上的硅化物層，該硅化物層介于第一和第二源極和漏極部件與互連結(jié)構(gòu)之間。在又一些實(shí)施例中，半導(dǎo)體器件還包括設(shè)置在第一和第二源極和漏極部件上的金屬阻擋件，該金屬阻擋件介于硅化物層和互連結(jié)構(gòu)之間。在一些實(shí)施例中，互連結(jié)構(gòu)跨過第一和第二器件區(qū)之間的區(qū)域并且與第一和第二源極和漏極區(qū)電接觸。在各個(gè)實(shí)施例中，第一器件是N-型金屬氧化物半導(dǎo)體(NMOS)場效應(yīng)晶體管(FET)器件，并且第二器件是P-型金屬氧化物半導(dǎo)體(PMOS)FET器件。在某些實(shí)施例中，第一和第二器件是NMOS FET器件。在其他實(shí)施例中，第一和第二器件是PMOS FET器件。還提供了半導(dǎo)體器件的可選的實(shí)施例。該示例性半導(dǎo)體器件包括襯底，該襯底包括N型金屬氧化物半導(dǎo)體(NMOS)器件、P型金屬氧化物半導(dǎo)體(PMOS)器件、以及將NMOS和PMOS器件分開的淺溝槽隔離(STI)部件，其中該NMOS器件包括柵極結(jié)構(gòu)和在該柵極結(jié)構(gòu)的側(cè)壁上形成的柵極間隔件，該NMOS器件的柵極結(jié)構(gòu)將η型源極和漏極部件分開，并且其中該P(yáng)MOS器件包括柵極結(jié)構(gòu)和在該柵極結(jié)構(gòu)的側(cè)壁上形成的柵極間隔件，該P(yáng)MOS器件的柵極結(jié)構(gòu)將P型源極和漏極部件分開。半導(dǎo)體器件還包括設(shè)置在η型和P型源極和漏極部件上的硅化物層。半導(dǎo)體器件還包括設(shè)置在NMOS和PMOS器件的柵極間隔件以及STI部件上的接觸蝕刻終止層(CESL)。半導(dǎo)體器件還包括設(shè)置在STI部件上方的CESL上的層間介電(ILD)層。半導(dǎo)體器件還包括設(shè)置在η型和P型源極和漏極部件上方的硅化物層上的互連結(jié)構(gòu)，該互連結(jié)構(gòu)形成在NMOS和PMOS器件的柵極間隔件上的CESL上。在一些實(shí)施例中，半導(dǎo)體器件還包括設(shè)置在位于NMOS和PMOS器件的柵極間隔件上的CESL和位于STI部件上方的ILD層上的另一層間介電(ILD)層以及設(shè)置在互連結(jié)構(gòu)上并且介于另一 ILD層之間的另一互連結(jié)構(gòu)。在某些實(shí)施例中，半導(dǎo)體器件還包括與NMOS器件鄰近的另一 NMOS器件，其中該另一 NMOS器件包括柵極結(jié)構(gòu)和在該柵極結(jié)構(gòu)的側(cè)壁上形成的柵極間隔件，該另一 NMOS器件的柵極結(jié)構(gòu)將η型源極和漏極部件分開；在該另一 NMOS器件的η型源極和漏極部件上形成的另一硅化物層；以及設(shè)置在另一NMOS器件的柵極間隔件上的另一接觸蝕刻終止層(CESL)，其中該另一 NMOS器件與NMOS器件共享互連結(jié)構(gòu)的公共互連結(jié)構(gòu)，其中該公共互連結(jié)構(gòu)設(shè)置在另一 NMOS器件的另一硅化物層以及NMOS器件的硅化物層上，其中該公共互連結(jié)構(gòu)與設(shè)置在另一 NMOS器件的柵極間隔件上的另一 CESL相接觸并且與設(shè)置在NMOS器件的柵極間隔 件上的CESL相接觸。在各個(gè)實(shí)施例中，半導(dǎo)體器件還包括與PMOS器件鄰近的另一 PMOS器件，其中另一 PMOS器件包括柵極結(jié)構(gòu)和在該柵極結(jié)構(gòu)的側(cè)壁上形成的柵極間隔件，該另一 PMOS器件的柵極結(jié)構(gòu)將P型源極和漏極部件分開；設(shè)置在另一 PMOS器件的柵極間隔件上的另一接觸蝕刻終止層(CESL);以及在另一 PMOS器件的P型源極和漏極部件上形成的另一硅化物層，其中另一 PMOS器件與PMOS器件共享互連結(jié)構(gòu)的公共互連結(jié)構(gòu)，其中該公共互連結(jié)構(gòu)設(shè)置在另一硅化物層以及硅化物層上，其中該公共互連結(jié)構(gòu)與設(shè)置在另一 PMOS器件的柵極結(jié)構(gòu)的柵極間隔件上的另一 CESL相接觸并且與設(shè)置在PMOS器件的柵極結(jié)構(gòu)的柵極間隔件上的CESL相接觸。在一些實(shí)施例中，互連結(jié)構(gòu)包括選自由鋁(Al)、鎢(W)和銅(Cu)組成的組的材料。還提供了一種形成CMOS器件的方法。該示例性方法包括提供襯底，該襯底包括第一器件、第二器件、和位于第一器件和第二器件之間的區(qū)域。該第一器件包括第一柵極結(jié)構(gòu)、第一柵極間隔件以及第一源極和漏極部件，并且該第二器件包括第二柵極結(jié)構(gòu)、第二柵極間隔件以及第二源極和漏極部件。該方法還包括形成設(shè)置在第一和第二源極和漏極部件上的硅化物層。該方法還包括在第一和第二器件的柵極間隔件上以及在第一和第二器件之間的區(qū)域中形成接觸蝕刻終止層(CESL)。該方法還包括在位于第一和第二器件之間的區(qū)域中的CESL上形成層間介電(ILD)層。該方法還包括在第一和第二源極和漏極部件上方的硅化物層上以及在位于第一和第二器件的柵極間隔件上的CESL上形成互連結(jié)構(gòu)。在一些實(shí)施例中·，通過后柵極工藝形成柵極結(jié)構(gòu)，該后柵極工藝包括去除偽柵極和形成金屬柵極。在其他實(shí)施例中，通過先柵極工藝形成柵極結(jié)構(gòu)。在各個(gè)實(shí)施例中，第一和第二器件之間的區(qū)域包括隔離部件。在某些實(shí)施例中，半導(dǎo)體器件是互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)場效應(yīng)晶體管(FET)器件，第一器件是CMOS FET器件的N型金屬氧化物半導(dǎo)體(NMOS) FET器件，并且第二器件是CMOS FET器件的P型金屬氧化物半導(dǎo)體(PMOS) FET器件。在一些實(shí)施例中，第一和第二器件是NMOS FET器件。在各個(gè)實(shí)施例中,第一和第二器件是PMOS FET器件。上面論述了若干實(shí)施例的部件，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計(jì)或更改其他用于達(dá)到與本文所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員還應(yīng)該意識到，這些等效結(jié)構(gòu)并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，在其中可以進(jìn)行多種變化、替換以及改變。
權(quán)利要求
1.一種半導(dǎo)體器件,包括: 半導(dǎo)體襯底，包括第一器件區(qū)、第二器件區(qū)以及位于所述第一器件區(qū)和所述第二器件區(qū)之間的區(qū)域； 第一器件，設(shè)置在所述第一器件區(qū)中，所述第一器件包括第一柵極結(jié)構(gòu)、在所述第一柵極結(jié)構(gòu)的側(cè)壁上形成的第一柵極間隔件以及第一源極和漏極部件； 第二器件，設(shè)置在所述第二器件區(qū)中，所述第二器件包括第二柵極結(jié)構(gòu)、在所述第二柵極結(jié)構(gòu)的側(cè)壁上形成的第二柵極間隔件以及第二源極和漏極部件； 接觸蝕刻終止層(CESL)，設(shè)置在所述第一柵極間隔件和所述第二柵極間隔件上；以及互連結(jié)構(gòu)，設(shè)置在所述第一源極和漏極部件以及所述第二源極和漏極部件上，所述互連結(jié)構(gòu)與所述第一源極和漏極部件和所述第二源極和漏極部件電接觸并且與設(shè)置在所述第一柵極間隔件和所述第二柵極間隔件上的所述CESL相接觸。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括: 隔離部件，設(shè)置在位于所述第一器件區(qū)和所述第二器件區(qū)之間的區(qū)域中；以及 層間介電(ILD)層，設(shè)置在所述隔離部件上方。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括: 硅化物層，設(shè)置在所述第一源極和漏極部件以及所述第二源極和漏極部件上，所述硅化物層介于所述第一源極和漏極部件和所述互連結(jié)構(gòu)之間以及所述第二源極和漏極部件和所述互連結(jié)構(gòu)之間。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，還包括: 金屬阻擋件，設(shè)置在所述第一源極和漏極部件和所述第二源極和漏極部件上，所述金屬阻擋件介于所述硅化物層和所述互連結(jié)構(gòu)之間。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述互連結(jié)構(gòu)跨過位于所述第一器件區(qū)和所述第二器件區(qū)之間的區(qū)域并且與所述第一源極和漏極部件和所述第二源極和漏極部件電接觸。
6.—種半導(dǎo)體器件,包括: 襯底，包括N型金屬氧化物半導(dǎo)體(NMOS)器件、P型金屬氧化物半導(dǎo)體(PMOS)器件以及將所述NMOS器件和所述PMOS器件分開的淺溝槽隔離(STI)部件，其中，所述NMOS器件包括柵極結(jié)構(gòu)和在該柵極結(jié)構(gòu)的側(cè)壁上形成的柵極間隔件，所述NMOS器件的柵極結(jié)構(gòu)將η型源極和漏極部件分開，并且其中，所述PMOS器件包括柵極結(jié)構(gòu)和在該柵極結(jié)構(gòu)的側(cè)壁上形成的柵極間隔件，所述PMOS器件的柵極結(jié)構(gòu)將P型源極和漏極部件分開； 硅化物層，設(shè)置在所述η型源極和漏極部件和所述P型源極和漏極部件上； 接觸蝕刻終止層(CSEL)，設(shè)置在所述NMOS器件和所述PMOS器件的柵極間隔件以及所述STI部件上； 層間介電(ILD)層，設(shè)置在位于所述STI部件上方的所述CESL上；以及互連結(jié)構(gòu)，設(shè)置在位于所述η型源極和漏極部件和所述P型源極和漏極部件上方的所述硅化物層上，所述互連結(jié)構(gòu)形成在位于所述NMOS器件和所述PMOS器件的柵極間隔件上的所述CESL上。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，還包括: 另一層間介電(ILD)層，設(shè)置在位于所述NMOS器件和所述PMOS器件的柵極間隔件上的所述CESL以及位于所述STI部件上方的所述ILD層上；以及 另一互連結(jié)構(gòu)，設(shè)置在所述互連結(jié)構(gòu)上并且介于所述另一 ILD層之間。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，還包括: 另一 NMOS器件，鄰近于所述NMOS器件，其中，所述另一 NMOS器件包括柵極結(jié)構(gòu)和在該柵極結(jié)構(gòu)的側(cè)壁上形成的柵極間隔件，所述另一 NMOS器件的柵極結(jié)構(gòu)將η型源極和漏極部件分開； 另一硅化物層，形成在所述另一 NMOS器件的η型源極和漏極部件上；以及 另一接觸蝕刻終止層(CESL)，設(shè)置在所述另一 NMOS器件的柵極間隔件上； 其中，所述另一 NMOS器件與所述NMOS器件共享所述互連結(jié)構(gòu)的公共互連結(jié)構(gòu)，其中，所述公共互連結(jié)構(gòu)設(shè)置在所述另一 NMOS器件的所述另一硅化物層以及所述NMOS器件的所述硅化物層上，其中，所述公共互連結(jié)構(gòu)與設(shè)置在所述另一 NMOS器件的柵極間隔件上的所述另一 CESL相接觸并且與設(shè)置在所述NMOS器件的柵極間隔件上的所述CESL相接觸。
9.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，還包括: 另一 PMOS器件，鄰 近于所述PMOS器件，其中，所述另一 PMOS器件包括柵極結(jié)構(gòu)和在該柵極結(jié)構(gòu)的側(cè)壁上形成的柵極間隔件，所述另一 PMOS器件的柵極結(jié)構(gòu)將P型源極和漏極部件分開； 另一接觸蝕刻終止層(CESL)，設(shè)置在所述另一 PMOS器件的柵極間隔件上；以及 另一硅化物層，形成在所述另一 PMOS器件的P型源極和漏極部件上； 其中，所述另一 PMOS器件與所述PMOS器件共享所述互連結(jié)構(gòu)的公共互連結(jié)構(gòu)，其中，所述公共互連結(jié)構(gòu)設(shè)置在所述另一硅化物層以及所述硅化物層上，其中，所述公共互連結(jié)構(gòu)與設(shè)置在所述另一 PMOS器件的柵極結(jié)構(gòu)的柵極間隔件上的所述另一 CESL相接觸并且與設(shè)置在所述PMOS器件的柵極結(jié)構(gòu)的柵極間隔件上的所述CESL相接觸。
10.一種制造半導(dǎo)體器件的方法，包括: 提供襯底，所述襯底包括第一器件、第二器件以及位于所述第一器件和所述第二器件之間的區(qū)域，所述第一器件包括第一柵極結(jié)構(gòu)、第一柵極間隔件以及第一源極和漏極部件，并且所述第二器件包括第二柵極結(jié)構(gòu)、第二柵極間隔件以及第二源極和漏極部件； 形成設(shè)置在所述第一源極和漏極部件和所述第二源極和漏極部件上的硅化物層；在所述第一器件和所述第二器件的柵極間隔件上以及在位于所述第一器件和所述第二器件之間的區(qū)域中形成接觸蝕刻終止層(CESL)； 在位于所述第一器件和所述第二器件之間的區(qū)域中的所述CESL上形成層間介電(ILD)層； 在位于所述第一源極和漏極部件和所述第二源極和漏極部件上方的所述硅化物層上以及在位于所述第一器件和所述第二器件的柵極間隔件上的所述CESL上形成互連結(jié)構(gòu)。
全文摘要
公開了一種半導(dǎo)體器件和制造半導(dǎo)體器件的方法。示例性半導(dǎo)體器件包括半導(dǎo)體襯底，該半導(dǎo)體襯底包括設(shè)置在第一器件區(qū)中的第一器件，該第一器件包括第一柵極結(jié)構(gòu)、在該第一柵極結(jié)構(gòu)的側(cè)壁上形成的第一柵極間隔件以及第一源極和漏極部件；以及設(shè)置在第二器件區(qū)中的第二器件，該第二器件包括第二柵極結(jié)構(gòu)、在該第二柵極結(jié)構(gòu)的側(cè)壁上形成的第二柵極間隔件以及第二源極和漏極部件。該半導(dǎo)體器件還包括設(shè)置在第一和第二柵極間隔件上的接觸蝕刻終止層(CESL)以及設(shè)置在第一和第二源極和漏極部件上的互連結(jié)構(gòu)。該互連結(jié)構(gòu)與第一和第二源極和漏極部件電接觸并且與CESL相接觸。本發(fā)明提供了半導(dǎo)體器件及其形成方法。
文檔編號H01L21/768GK103247602SQ201210203689
公開日2013年8月14日 申請日期2012年6月15日 優(yōu)先權(quán)日2012年2月8日
發(fā)明者劉家助, 陳桂順, 江木吉, 吳燿光, 吳璧雰, 林煥哲, 陸曉慈, 黃惠琪 申請人:臺灣積體電路制造股份有限公司