專利名稱：一種能夠有效防止電荷失衡的超結(jié)vdmos器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于功率半導(dǎo)體器件技術(shù)領(lǐng)域，涉及垂直雙擴(kuò)散金屬氧化物半導(dǎo)體器件(VDMOS器件)，尤其是具有超結(jié)結(jié)構(gòu)(Super Junction)的VDMOS器件。
背景技術(shù)：
目前，功率半導(dǎo)體器件的應(yīng)用領(lǐng)域越來越廣，可廣泛地應(yīng)用于DC-DC變換器、DC-AC變換器、繼電器、馬達(dá)驅(qū)動等領(lǐng)域。縱向雙擴(kuò)散金屬氧化物半導(dǎo)體場效應(yīng)晶體管(VDMOS)與雙極型晶體管相比，具有開關(guān)速度快、損耗小、輸入阻抗高、驅(qū)動功率小、頻率特性好、跨導(dǎo)高度線性等優(yōu)點，因而成為目前應(yīng)用最為廣泛的新型功率器件。但常規(guī)VDMOS器件也有其天生的缺點，即導(dǎo)通電阻隨耐壓的增長(Rm ~ BV2 5)導(dǎo)致功耗的急劇增加。以超結(jié)VDMOS為代表的電荷平衡類器件的出現(xiàn)打破了這一“硅限(si I i con limit) ”，改善了導(dǎo)通電阻和耐壓之間的制約關(guān)系(Rm ~BV13)，可同時實現(xiàn)低通態(tài)功耗和高阻斷電壓，因此迅速在 各種高能效場合取得應(yīng)用，市場前景非常廣泛?；镜某Y(jié)結(jié)構(gòu)為交替的p柱和n柱，該結(jié)構(gòu)有效的前提是P、n柱嚴(yán)格滿足電荷平衡。在器件處于關(guān)斷狀態(tài)時，在反向偏壓下，由于橫向電場(X方向)和縱向電場(y方向)的相互作用，P柱區(qū)和n柱區(qū)將完全耗盡，耗盡區(qū)內(nèi)縱向電場分布趨于均勻，因而理論上擊穿電壓僅僅依賴于耐壓層的厚度，與摻雜濃度無關(guān)，耐壓層摻雜濃度可以提高將近一個數(shù)量級，從而有效地降低了器件的導(dǎo)通電阻。電荷平衡是超結(jié)器件能夠獲得高耐壓的前提。文獻(xiàn)(Praveen N. Kondckar. Static Off State and Conduction State Charge Imbalance inthe Superjunction Power M0SFET. IEEE Conference on Convergent Technologies forAsia-Pacific Region. 2003)的研究表明，當(dāng)p柱區(qū)和n柱區(qū)的電荷失衡時,超結(jié)器件的耐壓會大大降低，導(dǎo)致器件性能大大下降。對于依靠反偏PN結(jié)承受高壓的常規(guī)雙擴(kuò)散金屬氧化物半導(dǎo)體器件(DM0S器件)來說，導(dǎo)通狀態(tài)下的電流呈現(xiàn)飽和態(tài)勢，直到器件發(fā)生雪崩擊穿，其擊穿電壓并不隨電流的增大而發(fā)生太大的變化。超結(jié)結(jié)構(gòu)則不同，即使P柱區(qū)和n區(qū)的初始摻雜滿足電荷平衡，當(dāng)結(jié)構(gòu)中流過大電流時，它會在一個較低的電壓上發(fā)生雪崩擊穿，雪崩擊穿電壓值有可能低至靜態(tài)擊穿電壓值的一半，這是由于耐壓層的動態(tài)電荷失衡造成的。大電流弓丨入的瞬時附加載流子，打破了 P柱區(qū)和n柱區(qū)的電荷平衡，改變了耐壓層的電場分布，降低了器件的雪崩擊穿電壓，提前出現(xiàn)的雪崩大電流會造成器件溫升，觸發(fā)器件中的寄生效應(yīng)，造成二次擊穿引發(fā)器件失效。且電流越大，器件越容易發(fā)生雪崩擊穿，限制了器件的正向安全工作區(qū)。文獻(xiàn)(Bo Zhang, Zhenxue Xu and Alex Q. Huang, Analysis of the Forward Biased SafeOperating Area of the Super Junction M0SFET，ISPSD 2000. May 22-25.Toulouse.France)指出，超結(jié)器件的正偏安全工作區(qū)小于常規(guī)DMOS器件。如果能找到有效的方法，緩解超結(jié)器件在大電流下的電荷失衡，將有效地提高超結(jié)器件的正向安全工作區(qū)
發(fā)明內(nèi)容
本發(fā)明提供一種動態(tài)電荷平衡的超結(jié)VDMOS器件，該器件能夠?qū)崿F(xiàn)超結(jié)結(jié)構(gòu)中P區(qū)和N區(qū)的電荷動態(tài)平衡(不同工作溫度下)，有效防止超結(jié)器件在大電流下超結(jié)結(jié)構(gòu)中P區(qū)和N區(qū)的電荷失衡，從而擴(kuò)大器件的動態(tài)安全工作區(qū)。本發(fā)明的核心思想是在傳統(tǒng)超結(jié)VDMOS (如圖I所示)的P型柱區(qū)4中，引入深能級施主雜質(zhì)，這些深能級雜質(zhì)在常溫下電離率比較低，可以忽略其對P柱區(qū)摻雜濃度的貢獻(xiàn)，因此不影響器件在常溫下的靜態(tài)電荷平衡。當(dāng)器件正向?qū)ú⒐ぷ髟诖箅娏飨聲r，隨著器件溫度升高，上述深能級施主雜質(zhì)的電離率將得到大幅提高，電離的深能級施主雜質(zhì)與P柱區(qū)的淺能級受主雜質(zhì)補(bǔ)償，相當(dāng)于降低了 P型柱區(qū)4的摻雜水平，有效緩解了由于大量帶負(fù)電荷的電子流過N型柱區(qū)3，所造成的N型柱區(qū)3和P型柱區(qū)4電荷失衡導(dǎo)致的器件雪崩擊穿電壓下降，提高了器件可工作的電流范圍，擴(kuò)大了器件的正向安全工作區(qū)。本發(fā)明技術(shù)方案如下一種能夠有效防止電荷失衡的超結(jié)VDMOS器件，其基本結(jié)構(gòu)如圖2所示，包括N+襯 底2、位于N+襯底2背面的金屬化漏極電極I、位于N+襯底2正面的超結(jié)結(jié)構(gòu)；所述超結(jié)結(jié)構(gòu)由N—外延區(qū)3和P型柱區(qū)4相間形成；超結(jié)結(jié)構(gòu)頂部兩側(cè)分別具有一個P型基區(qū)6，所述P型基區(qū)6分別與N—外延區(qū)3和P型柱區(qū)4相接觸；每個P型基區(qū)6中具有一個N+源區(qū)7和一個P+體區(qū)8，N+源區(qū)7和P+體區(qū)8 二者與金屬化源極電極12相接觸；柵氧化層9覆蓋于兩個P型基區(qū)6和它們之間的N_外延區(qū)3的表面，柵氧化層9上表面是多晶硅柵電極10，多晶硅柵電極10與金屬化源極電極12之間是場氧化層11。所述超結(jié)結(jié)構(gòu)的P型柱區(qū)4中摻入了深能級施主雜質(zhì)5。本發(fā)明的工作原理對于圖I的常規(guī)超結(jié)器件，當(dāng)滿足電荷平衡，漏端電壓很高時，超結(jié)DMOS器件體區(qū)完全耗盡。由耗盡近似可知N型柱區(qū)3(即超結(jié)中的N_外延區(qū)3)中的電荷是由淺能級施主雜質(zhì)(如磷)提供的帶有正電的施主雜質(zhì)離子，電荷密度為qND+，P型柱區(qū)4中的電荷是由淺能級受主雜質(zhì)(如硼)提供的帶有負(fù)電的受主雜質(zhì)離子，電荷密度為qNA_，且NdXWn=NaXWp,Wn和Wp分別是N區(qū)和P區(qū)的寬度。如圖3所示，當(dāng)超結(jié)器件漏端電壓很高且器件中流過大電流時，大量電子13從源區(qū)經(jīng)N型柱區(qū)3流向漏區(qū)。由于電子帶負(fù)電，而施主雜質(zhì)離子帶正電，因此N區(qū)中的電荷密度變?yōu)镼n=q(ND+_n)，n為大電流引入的電子密度，而P區(qū)中的電荷密度仍為Qp=#a_。因此Qp>Qn，P型柱區(qū)4和N型柱區(qū)3的電荷平衡被打破，改變了耐壓層的電場分布，降低了器件的雪崩擊穿電壓。提前出現(xiàn)的雪崩大電流會造成器件溫升，觸發(fā)器件中由N+源區(qū)7、P型基區(qū)6和N型柱區(qū)3/N+襯底2組成的寄生NPN管開啟，造成二次擊穿引發(fā)器件失效。因此，常規(guī)超結(jié)DMOS器件的正向安全工作區(qū)較小，圖4-a和圖4-b分別是文獻(xiàn)(BoZhang, Zhenxue Xu and Alex Q. Huang, Analysis ofthe Forward Biased Safe OperatingArea of the Super Junction M0SFET, ISPSD 2000. May 22-25. Toulouse. France)給出的常規(guī)超結(jié)VDMOS和常規(guī)VDMOS器件的正向安全工作區(qū)。本發(fā)明在常規(guī)超結(jié)VDMOS器件超結(jié)中的P型柱區(qū)4內(nèi)引入的深能級施主雜質(zhì)，如圖2所示。為了保證在常溫下深能級施主雜質(zhì)的電離率非常低，對器件常溫下N型柱區(qū)3和P型柱區(qū)4間的電荷平衡沒有影響，雜質(zhì)能級至少位于導(dǎo)帶底以下0. 15eV。當(dāng)器件漏端電壓很高，并有較大電流流經(jīng)N型柱區(qū)3時，器件的功耗很大，器件溫度升高，硅的禁帶寬度變窄，此時P型柱區(qū)4中引入的深能級施主雜質(zhì)5的能級距離導(dǎo)帶底的距離減小，電離率將大大增加，電離的深能級施主雜質(zhì)與P 柱區(qū)的淺能級受主雜質(zhì)補(bǔ)償，相當(dāng)于降低了 P型柱區(qū)
4的摻雜水平，= q(NA -N^ep) < Qp (ND電離的深能級施主雜質(zhì)的密度)，緩解了常規(guī)
超結(jié)器件中的電流產(chǎn)生的動態(tài)電流失衡效應(yīng)。并且電流越大，器件溫升越高時，深能級施主雜質(zhì)的電離越強(qiáng)，對由電流產(chǎn)生的動態(tài)電流失衡效應(yīng)的緩解作用越強(qiáng)，使得器件工作在較大的電流下時雪崩擊穿電壓得到提高，擴(kuò)大了正向安全工作區(qū)。關(guān)于深能級施主雜質(zhì)的電離率隨溫度變化的規(guī)律，研究者已進(jìn)行了大量的研究工作。圖5是文獻(xiàn)(《半導(dǎo)體中的深能級雜質(zhì)》，A.G.米爾恩斯(美國)著，張月清等譯，科學(xué)出版社，1981)中給出的一塊同時含有淺能級受主雜質(zhì)和深能級的施主雜質(zhì)半導(dǎo)體，其電離的電子密度隨溫度的變化圖。Na為淺受主雜質(zhì)能級；^和Nd2是深能級施主雜質(zhì)的兩個能級，Ndi較淺，Nd2較深。在溫度較低時，Na和Ndi能級電離，此時的摻雜水平為I Na-Ndi I，隨著溫度的升高，Nd2深能級上的電子電離，此時的摻雜濃度變?yōu)閨NA-ND1-ND2|。因此，本發(fā)明提出的通過在P柱區(qū)摻雜深能級施主雜質(zhì)，改變器件溫升時P區(qū)的摻雜水平，在理論上可以實現(xiàn)。P柱區(qū)摻雜的深能級施主雜質(zhì)，可選取硫S、硒Se、碲Te等原子。文獻(xiàn)(《半導(dǎo)體中的深能級雜質(zhì)》，A.G.米爾恩斯(美國)著，張月清等譯，科學(xué)出版社，1981)中指出S在Si中至少具有3 X IO16CnT3的電活性固溶度，Se在Si中至少具有IO15CnT3的電活性固溶度，Te在Si中至少具有3 X IO16CnT3的電活性固溶度。幾種原子的電活性固溶度與常規(guī)超結(jié)VDMOS的P柱區(qū)摻雜濃度的數(shù)量級相當(dāng)，因此利用這幾種深能級施主雜質(zhì)原子可以實現(xiàn)P柱區(qū)摻雜水平的改變。實驗證明，硫S、硒Se、碲Te可在Si晶體生長中利用擴(kuò)散引入或在Si晶體生長后利用離子注入引入。因此，本發(fā)明具有可行性。為了驗證本發(fā)明的有益效果，利用器件仿真軟件medici進(jìn)行了模擬仿真。圖6_a是摻雜完全滿足電荷平衡的常規(guī)超結(jié)器件的漏極電流與對應(yīng)的漏源擊穿電壓，P柱區(qū)和n柱區(qū)的摻雜濃度分別為lX1016cm_3，P柱區(qū)和n柱區(qū)的寬度比為1:1 ;圖6-b的仿真模擬了本發(fā)明提出的動態(tài)電荷平衡超結(jié)VDMOS的漏極電流與對應(yīng)的漏源擊穿電壓，P柱區(qū)和n柱區(qū)的初始摻雜濃度分別為lX1016cm_3，P柱區(qū)和n柱區(qū)的寬度比為1:1。由于medici軟件沒有提供S、Se、Te等深能級雜質(zhì)原子的模型，仿真在理論分析的基礎(chǔ)上做了合理的近似處理，隨電流增加將P柱區(qū)摻雜水平逐步調(diào)低，以模擬深能級雜質(zhì)電離的效果。仿真表明在相同的開態(tài)電流下，動態(tài)電荷平衡超結(jié)VDMOS具有更高的擊穿電壓和更大的安全工作區(qū)。


圖I是傳統(tǒng)超結(jié)VDMOS的剖面結(jié)構(gòu)示意圖。圖2是本發(fā)明提供的能夠有效防止電荷失衡的超結(jié)VDMOS器件(N溝道)的剖面結(jié)構(gòu)示意圖。圖3是傳統(tǒng)超結(jié)VDMOS在導(dǎo)通狀態(tài)時流過N型外延區(qū)的電子流。圖I至圖3中1是金屬化漏極電極、2是N+襯底、3是超結(jié)結(jié)構(gòu)的N—外延區(qū)、4是超結(jié)結(jié)構(gòu)的P型柱區(qū)、5是深能級雜質(zhì)，6是P型基區(qū)、7是N+源區(qū)、8是P+體區(qū)、9是柵氧化層、10是多晶硅柵電極、11是場氧化層、12是金屬化源極電極，13是流過K外延區(qū)的電子流。圖 4_a和圖 4_b 分別是文獻(xiàn)(Bo Zhang, Zhenxue Xu and Alex Q. Huang, Analysisof the Forward Biased Safe Operating Area of the Super Junction M0SFET，ISPSD2000. May 22-25. Toulouse. France)給出的常規(guī)超結(jié)VDMOS和常規(guī)VDMOS器件的正向安全
工作區(qū)。圖5是文獻(xiàn)(《半導(dǎo)體中的深能級雜質(zhì)》，A.G.米爾恩斯(美國)著，張月清等譯，科學(xué)出版社，1981)中給出的一塊同時含有淺能級受主雜質(zhì)和深能級的施主雜質(zhì)半導(dǎo)體，其電離的電子密度隨溫度的變化圖。Na為淺受主雜質(zhì)能級；ND1和Nd2是深能級施主雜質(zhì)的兩個能級，Nm較淺，Nd2較深。圖6-a是medici模擬的摻雜完全滿足電荷平衡的常規(guī)超結(jié)器件的的漏極電流與對應(yīng)的漏源擊穿電壓，P柱區(qū)和n柱區(qū)的摻雜濃度分別為IX 1016cnT3，P柱區(qū)和n柱區(qū)的寬度比為1:1。圖6-b模擬了本發(fā)明提出的能夠有效防止電荷失衡的超結(jié)VDMOS器件的漏極電流與對應(yīng)的漏源擊穿電壓，P柱區(qū)和n柱區(qū)的初始摻雜濃度分別為I X IO1W3, P柱區(qū)和n柱區(qū)的寬度比為1:1。圖7是本發(fā)明提供的能夠有效防止電荷失衡的超結(jié)VDMOS器件(P溝道)的剖面結(jié)構(gòu)示意圖。
具體實施例方式一種能夠有效防止電荷失衡的超結(jié)VDMOS器件，其基本結(jié)構(gòu)如圖2所示，包括N+襯 底2、位于N+襯底2背面的金屬化漏極電極I、位于N+襯底2正面的超結(jié)結(jié)構(gòu)；所述超結(jié)結(jié)構(gòu)由N—外延區(qū)3和P型柱區(qū)4相間形成；超結(jié)結(jié)構(gòu)頂部兩側(cè)分別具有一個P型基區(qū)6，所述P型基區(qū)6分別與N—外延區(qū)3和P型柱區(qū)4相接觸；每個P型基區(qū)6中具有一個N+源區(qū)7和一個P+體區(qū)8，N+源區(qū)7和P+體區(qū)8 二者與金屬化源極電極12相接觸；柵氧化層9覆蓋于兩個P型基區(qū)6和它們之間的N_外延區(qū)3的表面，柵氧化層9上表面是多晶硅柵電極10，多晶硅柵電極10與金屬化源極電極12之間是場氧化層11。所述超結(jié)結(jié)構(gòu)的P型柱區(qū)4中摻入了深能級施主雜質(zhì)5。所述深能級施主雜質(zhì)能級至少位于導(dǎo)帶底以下0. 15eV,具體可以是S、Se或Te。上述方案是一種N溝道的能夠有效防止電荷失衡的超結(jié)VDMOS器件，同理本發(fā)明能夠提供一種P溝道的能夠有效防止電荷失衡的超結(jié)VDMOS器件(如圖7所示)。一種能夠有效防止電荷失衡的超結(jié)VDMOS器件，其基本結(jié)構(gòu)如圖7所示，包括P+襯底2、位于P+襯底2背面的金屬化漏極電極I、位于P+襯底2正面的超結(jié)結(jié)構(gòu)；所述超結(jié)結(jié)構(gòu)由P—外延區(qū)3和N型柱區(qū)4相間形成；超結(jié)結(jié)構(gòu)頂部兩側(cè)分別具有一個N型基區(qū)6，所述N型基區(qū)6分別與P—外延區(qū)3和N型柱區(qū)4相接觸；每個N型基區(qū)6中具有一個P+源區(qū)7和一個N+體區(qū)8，P+源區(qū)7和N+體區(qū)8 二者與金屬化源極電極12相接觸；柵氧化層9覆蓋于兩個N型基區(qū)6和它們之間的P_外延區(qū)3的表面，柵氧化層9上表面是多晶硅柵電極10，多晶硅柵電極10與金屬化源極電極12之間是場氧化層11。所述超結(jié)結(jié)構(gòu)的N型柱區(qū)4中摻入了深能級受主雜質(zhì)5。所述深能級受主雜質(zhì)能級至少位于價帶底以上0. 15eV,具體可以是In、Ti或Zn。對于本發(fā)明提供的能夠有效防止電荷失衡的超結(jié)VDMOS器件，其實現(xiàn)方法與常規(guī)VDMOS器件并無二致，只是在外延區(qū)生長、深槽刻蝕后外延生長超結(jié)結(jié)構(gòu)的另一導(dǎo)電類型的柱區(qū)時同時摻入深能級雜質(zhì)(也可以采用長時間擴(kuò)散工藝實現(xiàn)深能級雜質(zhì)的摻入)。對于N溝道器件而言，另一導(dǎo)電類型的柱區(qū)為P柱區(qū)，所摻入的深能級雜質(zhì)為S、Se或Te ;對于P溝道器件而言，另一導(dǎo)電 類型的柱區(qū)為N柱區(qū)，所摻入的深能級雜質(zhì)為In、Ti或Zn。
權(quán)利要求
1.ー種能夠有效防止電荷失衡的超結(jié)VDMOS器件，包括N+襯底(2)、位于N+襯底(2)背面的金屬化漏極電極(I)、位于N+襯底(2)正面的超結(jié)結(jié)構(gòu)；所述超結(jié)結(jié)構(gòu)由N_外延區(qū)(3)和P型柱區(qū)(4)相間形成；超結(jié)結(jié)構(gòu)頂部兩側(cè)分別具有ー個P型基區(qū)(6)，所述P型基區(qū)(6)分別與N—外延區(qū)(3)和P型柱區(qū)(4)相接觸；每個P型基區(qū)(6)中具有ー個N+源區(qū)(7)和ー個P+體區(qū)(8)，N+源區(qū)(7)和P+體區(qū)(8) 二者與金屬化源極電極(12)相接觸；柵氧化層(9)覆蓋于兩個P型基區(qū)(6)和它們之間的N_外延區(qū)(3)的表面，柵氧化層(9)上表面是多晶硅柵電極(10)，多晶硅柵電極(10)與金屬化源極電極(12)之間是場氧化層(11);其特征在于，所述超結(jié)結(jié)構(gòu)的P型柱區(qū)(4)中摻入了深能級施主雜質(zhì)(5)。
2.根據(jù)權(quán)利要求I所述的能夠有效防止電荷失衡的超結(jié)VDMOS器件，其特征在于，所述深能級施主雜質(zhì)(5)的能級至少位于導(dǎo)帶底以下0. 15eV。
3.根據(jù)權(quán)利要求2所述的能夠有效防止電荷失衡的超結(jié)VDMOS器件，其特征在于，所述 深能級施主雜質(zhì)(5)為S、Se或Te。
4.ー種能夠有效防止電荷失衡的超結(jié)VDMOS器件，包括P+襯底(2)、位于P+襯底(2)背面的金屬化漏極電極(I)、位于P+襯底(2)正面的超結(jié)結(jié)構(gòu)；所述超結(jié)結(jié)構(gòu)由P_外延區(qū)(3)和N型柱區(qū)(4)相間形成；超結(jié)結(jié)構(gòu)頂部兩側(cè)分別具有ー個N型基區(qū)(6)，所述N型基區(qū)(6)分別與外延區(qū)(3)和N型柱區(qū)(4)相接觸；每個N型基區(qū)(6)中具有ー個P+源區(qū)(7)和ー個N+體區(qū)(8)，P+源區(qū)(7)和N+體區(qū)(8) 二者與金屬化源極電極(12)相接觸；柵氧化層(9)覆蓋于兩個N型基區(qū)(6)和它們之間的P_外延區(qū)(3)的表面，柵氧化層(9)上表面是多晶硅柵電極(10)，多晶硅柵電極(10)與金屬化源極電極(12)之間是場氧化層(11);其特征在于，所述超結(jié)結(jié)構(gòu)的N型柱區(qū)(4)中摻入了深能級受主雜質(zhì)(5)。
5.根據(jù)權(quán)利要求4所述的能夠有效防止電荷失衡的超結(jié)VDMOS器件，其特征在于，所述深能級施主雜質(zhì)(5)的能級至少位于導(dǎo)帶底以下0. 15eV。
6.根據(jù)權(quán)利要求5所述的能夠有效防止電荷失衡的超結(jié)VDMOS器件，其特征在于，所述深能級施主雜質(zhì)(5)為S、Se或Te。
全文摘要
一種能夠有效防止電荷失衡的超結(jié)VDMOS器件，屬功率半導(dǎo)體器件領(lǐng)域。本發(fā)明在常規(guī)超結(jié)VDMOS的超結(jié)結(jié)構(gòu)中與外延區(qū)(3)導(dǎo)電類型相反的柱區(qū)(4)中摻入深能級雜質(zhì)(對N溝道器件，摻入施主雜質(zhì)S、Se或Te；對于P溝道器件，摻入受主雜質(zhì)In、Ti或Zn)。這些深能級施主雜質(zhì)在常溫下電離率比較低，可以忽略其對柱區(qū)(4)摻雜濃度的貢獻(xiàn)，不影響器件的靜態(tài)電荷平衡。當(dāng)器件正向?qū)ú⒐ぷ髟诖箅娏飨聲r，隨著器件溫度升高，上述深能級雜質(zhì)的電離率將得到大幅提高，相當(dāng)于降低了柱區(qū)(4)的摻雜水平，有效緩解了由于載流子流過外延區(qū)(3)所造成的超結(jié)結(jié)構(gòu)電荷失衡導(dǎo)致的器件雪崩擊穿電壓下降，提高了器件可工作的電流范圍，擴(kuò)大了器件的正向安全工作區(qū)。
文檔編號H01L29/06GK102738214SQ20121018742
公開日2012年10月17日 申請日期2012年6月8日 優(yōu)先權(quán)日2012年6月8日
發(fā)明者任敏, 張波, 張靈霞, 張蒙, 張金平, 李巍, 李澤宏, 趙起越, 鄧光敏 申請人:電子科技大學(xué)