專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例涉及半導(dǎo)體器件，具體地涉及包括存儲元件和反相元件的半導(dǎo)體器件。
背景技術(shù)：
近年來，具有半導(dǎo)體特性的金 屬氧化物(在下文中稱為氧化物半導(dǎo)體)引起了關(guān)注。具有半導(dǎo)體特性的金屬氧化物可應(yīng)用于晶體管(專利文獻(xiàn)I和專利文獻(xiàn)2)。[參考文獻(xiàn)][專利文獻(xiàn)I]日本公開專利申請No.2007-123861[專利文獻(xiàn)2]日本公開專利申請No.2007-09605
發(fā)明內(nèi)容
本發(fā)明的一個實施例的目的在于，控制高度集成在一元件中的多個晶體管的至少一個的閾值電壓。此外，本發(fā)明的一個實施例的目的在于，提供實現(xiàn)對晶體管的閾值電壓的控制而不使制造工藝復(fù)雜化的結(jié)構(gòu)。本發(fā)明的一個實施例是其中多個晶體管縱向?qū)盈B的元件。上部中的至少一個晶體管包括具有半導(dǎo)體特性的金屬氧化物。與下部中的晶體管的柵電極相同的層的一部分被設(shè)置成與上部中的晶體管的溝道形成區(qū)重疊，從而與柵電極相同的層的該部分用作上部中的晶體管的背柵。在本文中，下部中的晶體管在覆蓋有絕緣層的狀況下進(jìn)行平面化處理，由此下部中的晶體管的柵電極露出且連接到用作上部中的晶體管的源電極或漏電極的層。注意，用作背柵的部分不與下部中的半導(dǎo)體層重疊；由此絕緣層留在用作背柵的該部分上，并且與下部中的晶體管的柵電極相同的層的該部分和上部中的晶體管的半導(dǎo)體層隔著絕緣層彼此重疊?？煽刂聘叨燃稍谝辉械亩鄠€晶體管的至少一個的閾值電壓。此外，晶體管的閾值電壓的這種控制可在不使制造工藝復(fù)雜化的情況下實現(xiàn)。附圖簡述圖IA至IC示出根據(jù)實施例I的存儲元件。圖2是包括根據(jù)實施例I的存儲元件的存儲器件的示圖。圖3是示出圖2的存儲器件的操作的時序圖。圖4A和4B是各自示出根據(jù)實施例I的存儲器件中的讀出電路的示圖。圖5A至5H示出根據(jù)實施例I的存儲元件的制造方法。圖6A至6G示出根據(jù)實施例I的存儲元件的制造方法。圖7A至7D示出根據(jù)實施例I的存儲元件的制造方法。圖8A至8C示出根據(jù)實施例2的存儲元件。圖9A至9C示出根據(jù)實施例3的反相元件。
圖IOA至IOC示出根據(jù)實施例4的反相元件。圖IlA至IlC示出根據(jù)實施例5的存儲元件。

圖12A至12C示出根據(jù)實施例6的存儲元件。圖13A至13C示出根據(jù)實施例7的存儲元件。圖14A至14C示出根據(jù)實施例8的存儲元件。圖15A至15F示出根據(jù)實施例9的電子設(shè)備。用于實現(xiàn)本發(fā)明的最佳模式
將參考附圖詳細(xì)地描述本發(fā)明的各個實施例。然而，本發(fā)明不限于以下描述，并且本領(lǐng)域技術(shù)人員容易理解，在本文中所公開的模式和細(xì)節(jié)可以各種方式修改，而不背離本發(fā)明的范圍和精神。因此，本發(fā)明不應(yīng)被解釋為限于這些實施例的描述。(實施例I)在本實施例中，將描述作為本發(fā)明的一個實施例的半導(dǎo)體器件。作為半導(dǎo)體器件，存儲器件在本實施例中具體地描述。圖IA是本實施例的存儲器件中所包括的存儲元件的電路圖的示例。圖IA所示的存儲元件包括晶體管100、晶體管102、以及電容器104。在圖IA中，晶體管100的源電極和漏電極之一電連接到第一布線111，而晶體管100的源電極和漏電極中的另一個電連接到第二布線112。晶體管102的源電極和漏電極之一電連接到第三布線113，而晶體管102的柵電極電連接到第四布線114。然后，晶體管100的柵電極、以及晶體管102的源電極和漏電極中的另一個電連接到電容器104的電極之一。電容器104的另一電極電連接到第五布線115。晶體管102還設(shè)置有用作另一柵電極的背柵BG。在此，采用在溝道形成區(qū)中包括氧化物半導(dǎo)體的晶體管作為晶體管102。包括氧化物半導(dǎo)體的晶體管通過去除氫和水來高度提純，由此截止?fàn)顟B(tài)電流可顯著地減小。因此，通過使晶體管102截止，給予晶體管100的柵電極的電荷可保持極長的時間。此外，電容器104的設(shè)置便于保持給予晶體管100的柵電極的電荷、以及讀出所保持的數(shù)據(jù)。在下文中描述圖IA所示的在存儲元件中寫入數(shù)據(jù)、保持?jǐn)?shù)據(jù)、以及讀出數(shù)據(jù)的操作。首先，晶體管102通過供應(yīng)第四布線114的電位而導(dǎo)通，并且隨后向電容器104的電極之一、以及晶體管100的柵電極供應(yīng)從第三布線112供應(yīng)的電荷。換句話說，向浮柵部分(圖IA中的FG部分)供應(yīng)電荷，在該浮柵部分中晶體管102的源電極和漏電極中的另一個、電容器104的電極之一、以及晶體管100的柵電極電連接(寫入操作)。在此供應(yīng)具有不同電位電平的兩種類型的電荷中的任一種。具有低電位電平的電荷稱為“低電平電荷”，而具有高電位電平的電荷稱為“高電平電荷”。之后，晶體管102通過供應(yīng)第四布線114的電位而截止，從而保持在圖IA的FG部分的電荷(保持操作)。晶體管102的截止?fàn)顟B(tài)電流可顯著地減?。挥纱?，存儲在FG部分中的電荷可保持較長時間。接著，將描述數(shù)據(jù)的讀取。通過向第五布線115供應(yīng)適當(dāng)電位(讀取電位)、而向第一布線111供應(yīng)預(yù)定電位(恒定電位)，第二布線112的電位根據(jù)保持在FG部分中的電荷的量(晶體管100的柵電極的電位)而變化。這是因為，一般而言，當(dāng)晶體管100是n溝道晶體管時，將高電平電荷給予晶體管100的柵電極的情況下的“視在閾值電壓VthH”低于將低電平電荷給予晶體管100的柵電極的情況下的“視在閾值電壓vthy’。在此，“視在閾值電壓”是指在第一布線111具有恒定電位時需要使晶體管100導(dǎo)通的第五布線115的電位。由此，當(dāng)?shù)谖宀季€115的電位被設(shè)為在Vth H和Vtl^之間的中間電位Vtl時，可確定給予晶體管100的柵電極的電荷。例如，在給予高電平電荷的情況下，當(dāng)?shù)谖宀季€115的電位被設(shè)為VtlOVthj)時，晶體管100導(dǎo)通。在給予低電平電荷的情況下，當(dāng)?shù)谖宀季€115的電位被設(shè)為V0 (<Vth L)時，晶體管100保持在截止?fàn)顟B(tài)中。因此，可參考第二布線112的電位來判斷和讀出所保持的數(shù)據(jù)。注意，在存儲元件排列成矩陣的情況下，只讀出期望存儲元件的數(shù)據(jù)。為了只讀取期望存儲元件的數(shù)據(jù)而不讀取其他存儲元件的數(shù)據(jù)，在存儲元件之間晶體管100并聯(lián)連接的情況下，可向不要讀取其數(shù)據(jù)的存儲元件中的第五布線115供應(yīng)不管柵電極的狀態(tài)如何都允許晶體管100截止的電位(低于VthH的電位)。另一方面，在存儲元件之間晶體管100串聯(lián)連接的情況下，可向不要讀取其數(shù)據(jù)的存儲元件中的第五布線115供應(yīng)不管柵電極的狀態(tài)如何都允許晶體管100導(dǎo)通的電位(高于Vthj的電位)。
接著，描述數(shù)據(jù)的重寫。數(shù)據(jù)的重寫以類似于數(shù)據(jù)的寫入和保持的方式進(jìn)行。即，晶體管102被第四布線114的電位導(dǎo)通。由此，向FG部分供應(yīng)第三布線113的電位(與新數(shù)據(jù)相關(guān)的電位)。之后，晶體管102被第四布線114的電位截止；由此，將具有與新數(shù)據(jù)相關(guān)的電位電平的電荷給予FG部分。在圖IA所示的存儲元件中，可通過如上所述的改寫數(shù)據(jù)來直接重寫數(shù)據(jù)。為此，通過其從閃存等中的浮柵提取電荷的高電壓不是必要的，并且可抑制操作速度因?qū)㈦姾勺⑷敫乓约皬母湃コ姾啥档?。注意，晶體管102的源電極和漏電極中的另一個、以及晶體管100的柵電極電連接，由此圖IA中的FG部分具有與閃存的浮柵等效的功能。當(dāng)晶體管102截止時，F(xiàn)G部分可被視為嵌入絕緣體，并且電荷可被存儲在FG部分中。設(shè)置在圖IA所示的存儲元件中的晶體管102包括使用氧化物半導(dǎo)體形成的溝道形成區(qū)，并且晶體管102的截止?fàn)顟B(tài)電流可以是包括硅等的常規(guī)晶體管102的截止?fàn)顟B(tài)電流的約100000倍。由此，可推斷電荷從FG部分通過晶體管102的泄漏很難發(fā)生。因此，在使用圖IA所示的存儲元件的情況下，可設(shè)置甚至在不供電的情況下也可保持?jǐn)?shù)據(jù)的非易失性存儲器件。例如，當(dāng)在室溫下晶體管102的截止?fàn)顟B(tài)電流小于或等于IOzA / iim、且電容器104的電容值約為IOfF時，數(shù)據(jù)可保持至少104秒或更長。注意，該數(shù)據(jù)保持時間取決于晶體管的特性和電容器104的電容值。此外，在圖IA所示的存儲元件中，隧穿電流不在溝道形成區(qū)和FG部分之間的絕緣層中流動，并且由此絕緣層不劣化，這與閃存不同。因此，對寫入操作的數(shù)量沒有限制。此夕卜，常規(guī)浮柵晶體管中的寫入或擦除所需的高電壓不是必要的。當(dāng)晶體管102的柵極泄漏足夠低時，在R1高于Rqs且R2高于Rqs的條件下，電荷保持周期(也稱為數(shù)據(jù)保持周期)主要根據(jù)晶體管102的截止?fàn)顟B(tài)電流來確定，其中Rffi表示在晶體管102截止時源電極和漏電極之間的電阻值(也稱為有效電阻)，R1表示電容器104中所包括的絕緣層的電阻值，而R2表示晶體管100的柵絕緣層的電阻值。另一方面，當(dāng)不滿足這些條件時，即使晶體管102的截止?fàn)顟B(tài)電流充分地減小，也難以充分地確保保持周期。這是因為晶體管102的除截止?fàn)顟B(tài)電流以外的漏電流(例如，在源電極和柵電極之間產(chǎn)生的漏電流)大。由此，在圖IA至IC所示的存儲元件中，優(yōu)選電阻關(guān)系是R1咼于Rqs且R2咼于Ros。此外，電容器104的電容值C1高于或等于晶體管100的電容值C2。當(dāng)C1較高時，在FG部分的電位由第五布線控制(例如，在讀取時)的情況下，可抑制第五布線115的電位的變化。注意，電阻值R1和R2以及電容器C1和C2根據(jù)設(shè)置在晶體管100和晶體管102中的柵絕緣層、以及電容器104的絕緣層等的材料和厚度來確定。圖IA所示的存儲元件的FG部分具有類似于閃存的浮柵的功能。仍然，F(xiàn)G部分的特征實質(zhì)上與閃存的浮柵的特征不同。在閃存 的情況下，由于施加到控制柵的電壓較高，因此有必要保持存儲元件之間的適當(dāng)距離以防止電位影響相鄰單元的存儲元件的浮柵。如上所述的在存儲元件之間設(shè)置適當(dāng)?shù)木嚯x防止存儲器件的高度集成。此外，在閃存中，絕緣層因隧穿電流而劣化，并且重寫操作的次數(shù)受到限制。圖IA所示的存儲元件通過開關(guān)晶體管來操作，并且不進(jìn)行電荷通過隧穿電流的注入，這與閃存不同。即，與閃存不同，用于電荷注入的高電場不是必要的。由此，不用擔(dān)心來自控制柵的高電場對相鄰單元的存儲元件的影響，并且與常規(guī)存儲器件相比，可實現(xiàn)高度集成。此外，由于高電場是不必要的，因此升壓電路至少對于存儲元件是不必要的。因此，大尺寸的外圍電路不是必要的，并且存儲器件的框架可變窄。在閃存中，電荷在寫入操作期間在柵絕緣層(隧道絕緣膜)中行進(jìn)，從而可避免柵絕緣層的劣化。相反，在圖IA所示的存儲元件中，通過寫入晶體管的開關(guān)操作來寫入數(shù)據(jù)；不存在柵絕緣層的劣化的原因。這意味著原則上對寫入的次數(shù)沒有限制，并且寫入持久性很高。即，與閃存相比，圖IA所示的存儲元件具有更高的持久性和可靠性。例如，在圖IA所示的存儲元件中，寫入操作可進(jìn)行I X IO9次(十億次)或更多次、進(jìn)一步優(yōu)選地I X 10n(—千億次)。在電容器104中的絕緣層的相對電容率e rl大于或等于晶體管100中的絕緣層的相對電容率e r2的情況下，優(yōu)選滿足以下條件=S1小于或等于S2的兩倍(2S2 ^ S1、進(jìn)一步優(yōu)選S1小于或等于S2),其中S1表示電容器104的面積而S2表示晶體管100中的電容器的面積；并且電容值C2低于電容值Q。這是因為可實現(xiàn)高度集成。例如，由高k材料(諸如氧化鉿)構(gòu)成的膜和由氧化物半導(dǎo)體構(gòu)成的膜的疊層用于電容器104中的絕緣層，從而可大于或等于10、優(yōu)選大于或等于15 ;氧化硅用于晶體管100中的電容器的絕緣層以使e -可以為3至4。注意，雖然在此針對使用其中電子是多數(shù)載流子的n溝道晶體管的情況進(jìn)行描述，但是可使用其中空穴是多數(shù)載流子的P溝道晶體管。圖IB是示出圖IA的存儲元件的具體結(jié)構(gòu)的示例的俯視圖。圖IC是沿圖IB的線X-Y所取的截面圖。在圖IC中，晶體管100和電容器104設(shè)置在基板116上。晶體管100和電容器104覆蓋有絕緣層，并且該絕緣層通過化學(xué)機(jī)械拋光(CMP)處理等來平面化，以使電容器104的電極之一以及晶體管100的柵電極露出。晶體管102的源電極和漏電極中的另一個設(shè)置在電容器104的電極之一、以及晶體管100的露出柵電極上。注意，晶體管100在此為p溝道晶體管，但是它不限于此。
如圖IC所示，與晶體管100的柵電極相同的層的一部分(用作晶體管102的背柵的部分)與用作晶體管102的半導(dǎo)體層中的溝道形成區(qū)的至少一部分重疊。用作晶體管102的背柵的該部分、以及晶體管102的半導(dǎo)體層被設(shè)置成使設(shè)置在晶體管100上的絕緣層夾在中間。由于缺少晶體管100的半導(dǎo)體層的厚度，該絕緣層是已設(shè)置在晶體管100上且在平面化處理之后留下的絕緣層的部分。如上所述，上部中的晶體管、以及背柵設(shè)置有在平面化處理之后留下且插在中間的絕緣層，并且背柵由與下部中的晶體管的柵電極相同的層的一部分構(gòu)成，這是作為本發(fā)明一個實施例的存儲元件的特征之一。以此方式，上部中的晶體管的背柵由與下部中的晶體管的柵電極相同的層構(gòu)成，由此可在不增加制造步驟的數(shù)量的情況下設(shè)置上部中的晶體管的背柵電極。注意，在本說明書等中，術(shù)語“與A相同的層”表示以與A相同的步驟由與A相同的材料構(gòu)成的層。在使用的溫度(例如，25°C )下，晶體管102的每微米溝道寬度的截止?fàn)顟B(tài)電流小于或等于lOOzA、優(yōu)選小于或等于10zA、進(jìn)一步優(yōu)選小于或等于IzA、再進(jìn)一步優(yōu)選小于或等于100yA。這種低截止?fàn)顟B(tài)電流可在將氧化物半導(dǎo)體用于晶體管102的情況下實現(xiàn)。注
另外，通過將氧化物半導(dǎo)體用于晶體管102的溝道形成區(qū)中，亞閾值擺幅(S值)減小，從而開關(guān)速率可足夠高。由此，在其溝道形成區(qū)使用氧化物半導(dǎo)體形成的晶體管102中，給予FG部分的寫入脈沖的上升可很急劇。如上所述，由于晶體管102的截止?fàn)顟B(tài)電流減小，因此存儲在FG部分中的電荷的量可減少。此外，寫入數(shù)據(jù)和擦除數(shù)據(jù)的操作速度可增大；由此重寫數(shù)據(jù)可高速地進(jìn)行。至于晶體管100，優(yōu)選使用高速操作的晶體管來增加讀取速率。例如,優(yōu)選使用開關(guān)速率快于或等于I納秒的晶體管作為晶體管100。寫入數(shù)據(jù)如下地進(jìn)行晶體管102導(dǎo)通；向其中晶體管102的源電極和漏電極中的另一個、電容器104的電極之一、以及晶體管100的柵電極電連接的FG部分供應(yīng)電位；并且隨后晶體管102截止，從而在FG部分中保持預(yù)定量的電荷。此處，晶體管102的截止?fàn)顟B(tài)電流減小很多；由此，供應(yīng)給FG部分的電荷保持較長時間。例如，當(dāng)截止?fàn)顟B(tài)電流低到足以被視為基本為零時，不需要刷新操作，或者即使在進(jìn)行刷新操作時，刷新操作的頻率也可顯著地低(例如，大約一個月或一年一次)，從而存儲元件所消耗的功率可顯著地降低。注意，在圖IA至IC的存儲元件中，通過改寫數(shù)據(jù)，可直接重寫數(shù)據(jù)。因此，存儲元件不需要在閃存等中是必要的擦除操作，從而可防止操作速度因擦除操作而降低。在寫入二階數(shù)據(jù)(I位)的情況下，施加到圖IA至IC的存儲元件的電壓最大值(同時施加到存儲元件的各個端子的最高電位和最低電位之間的差值)在一個存儲元件中低于或等于5V、優(yōu)選低于或等于3V。此外，用于晶體管102的氧化物半導(dǎo)體具有3. OeV至3. 5eV的能隙，這被認(rèn)為是晶體管102的低截止?fàn)顟B(tài)電流的主要因素之一。晶體管102中所使用的氧化物半導(dǎo)體具有很少的熱激勵載流子；由此即使在1500C的高溫環(huán)境下，存儲元件的電流-電壓特性也不退化。對于晶體管102，優(yōu)選使用通過去除雜質(zhì)而高度提純的本征(i型)或基本本征的氧化物半導(dǎo)體，從而盡可能少地包含除氧化物半導(dǎo)體的主要組分以外的用作載流子供體的雜質(zhì)。
如上所述，高度提純的氧化物半導(dǎo)體層包括極少的載流子(接近于零)，并且其載流子濃度低于I X 1014/cm3、優(yōu)選低于I X 1012/cm3、進(jìn)一步優(yōu)選低于I X 10n/cm3。這被認(rèn)為是晶體管102的低截止?fàn)顟B(tài)電流的因素之一。這種高度提純的氧化物半導(dǎo)體對界面能級或界面電荷極其敏感；因此，氧化物半導(dǎo)體層和柵絕緣層之間的界面是重要的。由此，與高度提純的氧化物半導(dǎo)體接觸的柵絕緣
層需要高質(zhì)量。由例如使用微波(例如，頻率為2. 4 5GHz)的高密度等離子體CVD構(gòu)成的柵絕緣層可以是優(yōu)選具有高耐壓的致密層。高度提純的氧化物半導(dǎo)體和高質(zhì)量的柵絕緣層被設(shè)置成彼此緊密地接觸，從而可減小界面狀態(tài)密度，并且可獲取良好的界面特性。毋庸贅言，可采用諸如濺射法或等離子體CVD法之類的另一種膜形成方法，只要可形成高質(zhì)量的絕緣層作為柵絕緣層即可。可使用諸如In-Sn-Ga-Zn-O基氧化物半導(dǎo)體之類的四組分金屬氧化物，諸如In-Ga-Zn-O基氧化物半導(dǎo)體、In-Sn-Zn-O基氧化物半導(dǎo)體、In-Al-Zn-O基氧化物半導(dǎo)體、Sn-Ga-Zn-O基氧化物半導(dǎo)體、Al-Ga-Zn-O基氧化物半導(dǎo)體、或Sn-Al-Zn-O基氧化物半導(dǎo)體之類的三組分金屬氧化物，諸如In-Zn-O基氧化物半導(dǎo)體、Sn-Zn-O基氧化物半導(dǎo)體、Al-Zn-O基氧化物半導(dǎo)體、Zn-Mg-O基氧化物半導(dǎo)體、Sn-Mg-O基氧化物半導(dǎo)體、In-Mg-O基氧化物半導(dǎo)體、或In-Ga-O基氧化物半導(dǎo)體之類的二組分金屬氧化物，諸如In-O基氧化物半導(dǎo)體、Sn-O基氧化物半導(dǎo)體、或Zn-O基氧化物半導(dǎo)體之類的單組分金屬氧化物等來作為晶體管102中所使用的氧化物半導(dǎo)體。此外，氧化硅可包含在以上氧化物半導(dǎo)體中。在此，例如，In-Ga-Zn-O基氧化物半導(dǎo)體是指含銦(In)、鎵(Ga)、以及鋅(Zn)的氧化膜，并且對其組分比沒有特定限制。此外，In-Ga-Zn-O基氧化物半導(dǎo)體可包含除In、Ga和Zn以外的元素。對于晶體管102中的氧化物半導(dǎo)體膜，可使用由化學(xué)式InMO3(ZnO)m (m>0)表示的氧化物半導(dǎo)體薄膜。在此，M表示從Ga、Al、Mn、以及Co中選擇的一種或多種金屬元素。例如，M可以是Ga、Ga和Al、Ga和Mn、Ga和Co等。另外，以上氧化物半導(dǎo)體薄膜可包含氧化硅。氧化物薄膜可通過濺射法形成。在此，在使用其組分比In203:Ga203:Zn0=l:l:l [摩爾比]的氧化物靶的情況下，可形成例如In-Ga-Zn-O膜。替換地，可使用組分比In2O3: Ga2O3: ZnO=I: 1:2 [摩爾比]的氧化物革巴。注意在此，例如，In-Ga-Zn-O膜是指包含In、Ga和Zn的氧化膜，并且對其組分比沒有特定限制。在In-Zn-O基材料用作氧化物半導(dǎo)體的情況下,祀因此具有原子比In:Zn=50:1至1:2(摩爾比 In2O3:Zn0=25:1 至 1:2)、優(yōu)選原子比 In:Zn=20:1 至 1:1(摩爾比 In2O3:ZnO=IO: I至1:2)、進(jìn)一步優(yōu)選原子比In:Zn=15:1至I. 5:1(摩爾比In203:Zn0=15:2至3:4)的組分比。例如，在用于形成原子比In: Zn: O=X: Y: Z的In-Zn-O基氧化物半導(dǎo)體的靶中，滿足Z>1. 5X+Y的關(guān)系。氧化物靶的填充系數(shù)大于或等于90%且小于或等于100%、優(yōu)選大于或等于95%且小于或等于99. 9%。在使用具有高填充系數(shù)的氧化物靶的情況下，可形成作為致密膜的氧化物半導(dǎo)體膜。
此外，可在稀有氣體氣氛、氧氣氣氛、或者稀有氣體和氧氣的混合氣氛中通過濺射法來優(yōu)選形成該氧化物半導(dǎo)體膜。此外，去除諸如氫、水、羥基、或氫化物之類的雜質(zhì)的高純度氣體優(yōu)選用作為在形成氧化物半導(dǎo)體膜中所使用的濺射氣體。圖2示出作為本發(fā)明一個實施例的存儲器件的其中參考圖IA至IC描述的存儲元件設(shè)置成矩陣的存儲器件的結(jié)構(gòu)示例。雖然為了簡便起見圖2示出其中存儲元件排列成2(行)(水平方向上)X2 (列)(垂直方向上)的矩陣的結(jié)構(gòu)，但是在下文中描述其中存儲元件排列成m (行)(水平方向上)Xn (列)(垂直方向上)(m和n是自然數(shù))的矩陣的存儲器件。在圖2所示的存儲器件中，多個存儲元件120排列成m(行)(水平方向上)Xn (列)(垂直方向上)(m和n是自然數(shù))的矩陣，并且在其外圍設(shè)置有第一驅(qū)動電路121、第二驅(qū)動電路122、第三驅(qū)動電路123、以及第四驅(qū)動電路124。這些驅(qū)動電路和存儲元件120與m條字線WL、m條第二信號線S2、m條背柵線BW、n條位線BL、n條源極線SL、以及n條第一信號線SI連接。在此，存儲元件120是圖IA所示的包括晶體管100、晶體管102、以及電容器104的存儲元件。 位線BL對應(yīng)于圖IA所示的存儲元件的第二布線112，源極線SL對應(yīng)于圖IA所示的存儲元件的第一布線111，第一信號線SI對應(yīng)于圖IA所示的存儲元件的第三布線113，第二信號線S2對應(yīng)于圖IA所示的存儲元件的第四布線114，而字線WL對應(yīng)于圖IA所示的存儲元件的第五布線115。換句話說，在存儲元件120中，晶體管100的源電極和漏電極之一電連接至源極線SL，而晶體管100的源電極和漏電極中的另一個電連接到位線BL。晶體管102的源電極和漏電極之一電連接到第一信號線SI，而晶體管102的柵電極電連接到第二信號線S2。晶體管100的柵電極、以及晶體管102的源電極和漏電極中的另一個電連接到電容器104的電極之一。電容器104的另一電極電連接到字線WL。設(shè)置在晶體管102中的背柵BG電連接到背柵線BW。存儲元件120在源極線SL和位線BL之間并聯(lián)連接。例如，第i行第j列(i，j)(i是大于或等于I且小于或等于m的整數(shù)，而j大于或等于I且小于或等于n的整數(shù))的存儲元件120連接到源極線SL(j)、位線BL(j)、第一信號線SI (j)、字線WL(i)、第二信號線S2(i)、以及背柵線BW⑴。源極線SL和位線BL連接到第一驅(qū)動電路121，第二信號線S2和背柵線BW連接到第二驅(qū)動電路122，第一信號線SI連接到第三驅(qū)動電路123，而字線WL連接到第四驅(qū)動電路 124。注意，第一驅(qū)動電路121、第二驅(qū)動電路122、第三驅(qū)動電路123、以及第四驅(qū)動電路124在本文中獨立地設(shè)置；然而，外圍電路結(jié)構(gòu)不限于此，也可使用具有一種或多種功能的解碼器。接著，參考圖3的時序圖來描述圖2所示的存儲器件的寫入操作和讀取操作。雖然為了簡化起見將描述兩行兩列的存儲元件的操作，但是發(fā)明不限于此。在圖3中，SI (I)和SI⑵是第一信號線SI的電位；S2⑴和S2⑵是第二信號線S2的電位；BL (I)和BL⑵是位線BL的電位；WL⑴和WL⑵是字線WL的電位；而SL⑴和SL⑵是源極線SL的電位。
所描述的是將數(shù)據(jù)寫入第一行的存儲元件120(1，I)和存儲元件120(1，2)、以及從第一行的存儲元件120(1，I)和存儲元件120(1，2)讀取數(shù)據(jù)的情況。注意，以下的描述有關(guān)寫入存儲元件120(1，I)的數(shù)據(jù)為“I”(其可向FG部分供應(yīng)高電平電荷)、而寫入存儲元件120(1，2)的數(shù)據(jù)為“0”(其可向FG部分供應(yīng)低電平電荷)的情況。首先，將描述寫入。在第一行的 寫入周期中，向第一行的第二信號線S2 (I)供應(yīng)電位VH，以使第一行的第二晶體管102導(dǎo)通。此外，向第二行的第二信號線S2(2)供應(yīng)OV的電位，以使除第一行以外的行的第二晶體管102截止。接著，分別向第一列的第一信號線Sl(I)和第二列的第一信號線SI (2)施加電位V2和電位OV。由此，存儲元件(1，I)的FG部分供應(yīng)有電位V2而存儲元件(1，2)的FG部分供應(yīng)有0V。在此，電位V2高于晶體管的閾值電壓。然后,第一行的第二信號線S2(l)的電位被設(shè)為0V，以使第一行的晶體管102截止。因此，完成寫入。注意,字線WL⑴和WL⑵處于OV的電位。此外,在第一列的第一信號線Sl(I)的電位改變之前，將第一行的第二信號線S2(l)的電位設(shè)為0V。假設(shè)在存儲元件中電連接到字線WL的端子是控制柵電極、晶體管100的源電極是源電極、而晶體管102的漏電極是漏電極，則在寫入之后，存儲元件的閾值電壓在已寫入數(shù)據(jù)“0”的情況下為Vwtl、而在已寫入數(shù)據(jù)“I”的情況下為Vwl。在此，存儲單元的閾值電壓是指連接到字線WL的端子的電壓，其改變晶體管100的源電極和漏電極之間的電阻。注意，滿足Vw(l>0>Vwl。接著，將描述讀取。在第一行的讀取周期中，分別向第一行的字線WL(I)和第二行的字線WL⑵供應(yīng)電位OV和電位八。電位八低于閾值電壓Vwl。當(dāng)字線WL(I)被設(shè)為OV時，在第一行中，其中保持?jǐn)?shù)據(jù)“0”的存儲單元120的晶體管100截止，而其中保持?jǐn)?shù)據(jù)“I”的存儲單元120的晶體管100導(dǎo)通。當(dāng)字線WL(2)處于電位VL時，在第二行中，其中保持?jǐn)?shù)據(jù)“0”或數(shù)據(jù)“I”的存儲單元120的晶體管100截止。接著，向第一列的源極線SL⑴和第二列的源極線SL⑵供應(yīng)OV的電位。由此，由于存儲元件120(1，I)中的第一晶體管100導(dǎo)通，因此位線BL⑴和源極線SL(I)之間的電阻較低，而由于存儲元件120(1，2)中的晶體管100截止，因此位線BL(2)和源極線SL(2)之間的電阻較高。連接到位線BL⑴和位線BL(2)的讀出電路可在位線BL之間的電阻差的基礎(chǔ)上讀取數(shù)據(jù)。此外，分別向第二信號線S2 (I)和第二信號線S2(2)供應(yīng)OV電位和電位'，以使所有晶體管102截止。第一行的FG部分的電位為OV或V2 ;由此，可通過將第二信號線S2 (I)的電位設(shè)為OV來使所有晶體管102截止。另一方面，如果向字線WL(2)供應(yīng)電位則第二行的FG部分的電位低于數(shù)據(jù)寫入之后即刻的電位。因此，為了防止晶體管102導(dǎo)通，類似于字線WL(2)的電位，第二信號線S2 (2)的電位被設(shè)為低。由此，所有晶體管102可截止。在以上操作期 間，背柵線BW(I)和背柵線BW⑵可具有高電位。讀出電路用于讀取數(shù)據(jù)。圖4A示出讀出電路的示例。圖4A所示的讀出電路包括晶體管和讀出放大器。電位Vdd被施加至晶體管的源電極和漏電極之一，而晶體管的源電極和漏電極中的另一個連接到讀出放大器的正端子和位線。偏置電位Vbias (Vfla)被施加至晶體管的柵極。偏置電位Vbias高于0且低于Vdd。此外，基準(zhǔn)電位VMf被輸入至讀出放大器的負(fù)端子。
在存儲元件具有低電阻的情況下，輸入到讀出放大器的正端子的電位低于基準(zhǔn)電位Vref，而讀出放大器輸出數(shù)據(jù)“I”。另一方面，在存儲元件具有高電阻的情況下，輸入到讀出放大器的正端子的電位高于基準(zhǔn)電位VMf，而讀出放大器輸出數(shù)據(jù)“O”。當(dāng)存儲元件(1,1)的晶體管100導(dǎo)通時，位線BL(I)和源極線SL(I)之間的電阻較低。由此，讀出放大器的輸入為低電位，而輸出D(I)變高。同時，當(dāng)存儲元件(1，2)的晶體管100截止時，位線BL (2)和源極線SL (2)之間的電阻較高；由此，讀出放大器的輸入為高電位，而輸出D (2)變低。圖4B示出讀出電路的另一示例。圖4B所示的讀出電路包括晶體管和時控(clocked)反相器。電位Vdd被施加至晶體管的源電極和漏電極之一，而晶體管的源電極和漏電極中的另一個電連接到時控反相器的輸入端和位線。電位Vdd也被施加至晶體管的柵極。描述在使用圖4B所示的讀出電路的情況下的輸出電位。當(dāng)存儲元件(1，I)的晶體 管100導(dǎo)通時，位線BL(I)和源極線SL(I)之間的電阻較低。由此，時控反相器的輸入具有低電位，而輸出D(I)變高。同時，當(dāng)存儲元件(1，2)的晶體管100截止時，位線BL(2)和源極線SL(2)之間的電阻較高，并且由此，時控反相器的輸入具有高電位，而輸出D(2)變低。讀出電路的結(jié)構(gòu)不限于圖4A和4B中的結(jié)構(gòu)。例如，讀出電路可包括預(yù)充電電路，或者可連接有作為基準(zhǔn)的位線，而不是施加基準(zhǔn)電位VMf。存儲器件不限于圖2所示的存儲器件，而是可具有與圖2中不同的包括圖IA至IC所示的存儲器件的結(jié)構(gòu)。在下文中，參考圖5A至5H、圖6A至6G、以及圖7A至7D來描述用于制造存儲元件120的方法。首先，參考圖5A至5H來描述用于制造設(shè)置有晶體管100的SOI基板的方法的示例。首先，制備基底基板150 (參見圖5A)?？墒褂糜山^緣體制成的基板作為基底基板150。具體地，可給出玻璃基板、石英基板、陶瓷基板、以及藍(lán)寶石基板作為其示例。替換地，諸如單晶硅基板或單晶鍺基板之類的半導(dǎo)體基板可用作基底基板150。與使用玻璃基板等的情況相比，在使用半導(dǎo)體基板作為基底基板150的情況下對于熱處理的溫度限制得以緩解；由此容易獲取高質(zhì)量的SOI基板。在此，可使用太陽能級硅(SOG-Si)基板等作為半導(dǎo)體基板。替換地，可使用多晶半導(dǎo)體基板。與使用單晶硅基板等相比，在使用SOG-Si基板、多晶半導(dǎo)體基板等的情況下可降低制造成本。在本實施例中，玻璃基板用作基底基板150。使用玻璃基板作為基底基板150實現(xiàn)了成本降低。接著，在基底基板150的表面上形成含氮層152(例如，包括含氮的絕緣膜(諸如氮化硅膜)的層)(圖5B)。含氮層152用作用于接合單晶半導(dǎo)體層的層(接合層)。含氮層152還用作用于防止包含在基底基板中的雜質(zhì)(諸如鈉(Na))擴(kuò)散到單晶半導(dǎo)體層中的阻擋層。在此，由于含氮層152用于作為接合層，因此優(yōu)選含氮層152具有特定水平的表面平面性。具體地，形成含氮層152以使其具有小于或等于0. 5nm的平均表面粗糙度(算術(shù)平均偏差)、以及小于或等于0. 60nm的平方根表面粗糙度、優(yōu)選小于或等于0. 35nm的平均表面粗糙度、以及小于或等于0.45nm的平方根表面粗糙度。注意，可在例如10平方微米的區(qū)域中測量平均表面粗糙度和平方根表面粗糙度。
接著，制備接合基板160。單晶半導(dǎo)體基板(例如，單晶硅基板)被用作接合基板160(圖5C)。然而，接合基板160不限于此。在接合基板160的表面上形成氧化膜162 (圖OT)。關(guān)于去除污染物，優(yōu)選在形成氧化膜162之前用鹽酸/過氧化氫混合物(HPM)等來清洗接合基板160的表面。氧化膜162可用例如氧化硅膜、氧氮化硅膜等的單層、或者任一以上膜的疊層來形成。氧化膜162優(yōu)選使用諸如四乙氧基甲硅烷(縮寫TE0S，化學(xué)式=Si(OC2H5)4)之類的有機(jī)硅烷來形成。接著，作為單晶半導(dǎo)體基板的接合基板160使用通過電場加速以使其添加到接合基板160的離子來照射，由此在作為單晶半導(dǎo)體基板的接合基板160中的預(yù)定深度處形成脆化區(qū)160 (圖5E)。離子照射處理用離子摻雜 裝置或離子注入裝置來進(jìn)行。在處理中，含氫的氣體用作源氣體。至于用于照射的離子，H3+的比例優(yōu)選被設(shè)為高。這是因為可改進(jìn)離子照射的效率。注意，所添加的離子不限于氫離子，并且可添加氦離子等此外，所添加的離子不限于一種類型，并且可添加多種類型的離子。例如，與以單獨的步驟用氫和氦進(jìn)行照射的情況相比，在離子摻雜裝置并發(fā)用氫和氦進(jìn)行照射的情況下可減少步驟的數(shù)量，并且可進(jìn)一步抑制稍后要形成的單晶半導(dǎo)體層的表面粗糙度的增大。形成脆化區(qū)164的深度根據(jù)動能、質(zhì)量、電荷量、或者離子的入射角等來確定，該深度與離子的平均滲透深度幾乎相同。因此，要與作為單晶半導(dǎo)體基板的接合基板160分離的單晶半導(dǎo)體層的厚度可由添加離子的深度控制。接著，基底基板150和接合基板160的表面被設(shè)置成面向彼此，并且含氮層152的表面和氧化膜162的表面被設(shè)置成彼此緊密接觸。以此方式，基底基板150和接合基板160彼此接合(圖5F)。當(dāng)基底基板150和接合基板160接合時，優(yōu)選向接合基板150或接合基板160的一部分施加大于或等于0. 001N/cm2且小于或等于lOON/cm2的壓力。通過以此方式施加壓力，含氮層152和氧化膜162在它們彼此接觸的部分處接合，并且接合自發(fā)地擴(kuò)展到整個區(qū)域。該接合在范德瓦爾斯(Van der Waals)力或氫接合的作用下進(jìn)行，并且可在室溫下進(jìn)行。在基底基板150和接合基板160接合之后，可進(jìn)行熱處理以進(jìn)一步強(qiáng)化該接合。該熱處理在不發(fā)生脆化區(qū)164處的分離的溫度(例如，高于或等于室溫且低于400°C)下進(jìn)行。替換地，含氮層152和氧化膜162可在該范圍內(nèi)的溫度下加熱時彼此接合。接著，接合基板160沿著脆化區(qū)164通過熱處理來劃分，從而隔著含氮層152和氧化膜162在基底基板150上形成單晶半導(dǎo)體層166 (圖5G)。分離用熱處理的溫度優(yōu)選為低，從而抑制單晶半導(dǎo)體層166的表面上的粗糙度的產(chǎn)生。分離用熱處理的溫度例如可高于或等于300°C且低于或等于600°C，而低于或等于5000C (高于或等于400°C)的溫度更有效。注意，在接合基板160分離之后，單晶半導(dǎo)體層166可在高于或等于500°C的溫度下進(jìn)行熱處理以使單晶半導(dǎo)體層116中剩余的氫的濃度降低。接著，單晶半導(dǎo)體層166的表面使用激光來照射，由此形成其中表面平面性的平面度得以改進(jìn)且缺陷數(shù)量減少的半導(dǎo)體層168。注意，可進(jìn)行熱處理來代替激光照射處理。雖然所描述的使用激光的照射處理此處在分離用熱處理之后即進(jìn)行，但是使用激光的照射處理可在單晶半導(dǎo)體層166的表面中具有許多缺陷的區(qū)域通過蝕刻等去除之后進(jìn)行。替換地，使用激光的照射處理可在單晶半導(dǎo)體層166的表面的平面性水平得以改進(jìn)之后進(jìn)行。通過以上步驟，可獲取包括半導(dǎo)體層168的SOI基板(圖5H)。接著，參考圖6A至6G來描述用于制造具有以上SOI基板的晶體管的方法。首先，將圖6A所示的半導(dǎo)體層168處理成島狀，從而形成半導(dǎo)體層170 (圖6B)。注意，在將半導(dǎo)體層168處理島狀層之前或之后，可將賦予n型導(dǎo)電性的雜質(zhì)元素、或者賦予P型導(dǎo)電性的雜質(zhì)元素添加到半導(dǎo)體層168或半導(dǎo)體層170以便于控制晶體管的閾值電壓。例如，在半導(dǎo)體層168的材料是硅的情況下，P、As等可用作賦予n型導(dǎo)電性的雜質(zhì)元素，而替換地B、Al、Ga等可用作賦予p型導(dǎo)電性的雜質(zhì)元素。
接著，形成絕緣層172以覆蓋半導(dǎo)體層170 (圖6C)。稍后，絕緣層172用作柵絕緣層。接著，在絕緣層172上形成導(dǎo)電層；然后，選擇性地蝕刻該導(dǎo)電層以使柵電極174形成為與半導(dǎo)體層170重疊(圖6D)。在該步驟中，還可形成電容器104的電極之一、晶體管102的背柵BG、以及柵電極174。接著，在使用柵電極174作為掩模的情況下，將賦予一種導(dǎo)電類型的雜質(zhì)元素添加到半導(dǎo)體層170，從而形成雜質(zhì)區(qū)176和溝道形成區(qū)178 (圖6E)。注意，在本實施例中為了形成P溝道晶體管，添加諸如B或Al之類的雜質(zhì)元素；然而，在形成n溝道晶體管的情況下，可添加P或As。雜質(zhì)區(qū)176用作源區(qū)或漏區(qū)。雖然此處未示出，但是可在柵電極174的側(cè)表面上形成側(cè)壁絕緣層。然后，形成層間絕緣層180以覆蓋通過以上步驟形成的組件(圖6F)。可使用包括無機(jī)絕緣材料(諸如氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化鉿、氧化鋁、或氧化鉭)、或者有機(jī)絕緣材料(諸如聚酰亞胺或丙烯酸)的材料來形成層間絕緣層180。層間絕緣層180可具有層疊結(jié)構(gòu)。接著，層間絕緣層180的表面通過CMP處理、蝕刻處理等來平面化(圖6G)。通過CMP或蝕刻處理，露出柵電極174。通過上述步驟，可形成使用SOI基板的晶體管100。由于這種晶體管100可高速地操作，因此有了這種晶體管110，可構(gòu)成邏輯電路(也稱為運算電路)等。換句話說，晶體管100可用作存儲器件等的驅(qū)動電路。注意，晶體管100的結(jié)構(gòu)不限于圖6G所示的結(jié)構(gòu)，并且在該晶體管中附加地形成電極、布線、絕緣層等。接著，參考圖7A至7D來描述用于在晶體管100上形成晶體管102的方法。首先，在如圖6G所示已進(jìn)行平面化處理的層間絕緣層180上形成導(dǎo)電層，并且將該導(dǎo)電層處理成導(dǎo)電層182 (圖7A)。對導(dǎo)電層182的處理和形成方法沒有具體限制。導(dǎo)電層182至少設(shè)置在與柵電極174的露出部分接觸的所需區(qū)域中。接著，在導(dǎo)電層182上形成半導(dǎo)體膜，并且將該半導(dǎo)體膜處理成半導(dǎo)體層184 (圖7B)。在此，使用氧化物半導(dǎo)體來形成半導(dǎo)體層184。脫水或脫氫可通過在形成半導(dǎo)體膜之前進(jìn)行預(yù)加熱來進(jìn)行。優(yōu)選在形成半導(dǎo)體膜之前充分地去除沉積室中的剩余水分和氫。g卩，在形成半導(dǎo)體膜之前，排空優(yōu)選使用諸如低溫泵、離子泵、或鈦升華泵的截留真空泵來進(jìn)行。接著，對氧化物半導(dǎo)體層進(jìn)行第一熱處理。在此，進(jìn)行第一熱處理以對氧化物半導(dǎo)體層進(jìn)行脫水或脫氫。第一熱處理的溫度高于或等于40(TC且低于或等于750°C、優(yōu)選高于或等于400°C且低于基板的應(yīng)變點。例如，氧化物半導(dǎo)體層在氮氣氣氛中在450°C下進(jìn)行熱處理達(dá)I小時，并且隨后防止水或氫進(jìn)入氧化物半導(dǎo)體層，從而可形成經(jīng)脫水或經(jīng)脫氫的氧化物半導(dǎo)體層。注意，第一熱處理的時序不限于此，并且第一熱處理可在稍后的步驟中進(jìn)行。接著，形成絕緣層186以覆蓋半導(dǎo)體層184 (圖7C)。絕緣層186用作柵絕緣層。接著，在惰性氣體(含氮)氣氛或氧氣氣氛(優(yōu)選在高于或等于20(TC且低于或等于400°C的溫度，例如，在高于或等于250°C且低于或等于350°C)中進(jìn)行第二熱處理。在本實施例中，在氮氣氣氛中，在300°C下進(jìn)行第二熱處理達(dá)I小時。在第二熱處理中，部分的氧化 物半導(dǎo)體層(溝道形成區(qū))在與絕緣層186接觸的狀態(tài)中加熱。在向氧化物半導(dǎo)體層供氧的情況下，絕緣層186優(yōu)選使用含氧的材料來形成。注意，氧化物半導(dǎo)體層可具有非晶結(jié)構(gòu)或結(jié)晶性的結(jié)構(gòu)。在氧化物半導(dǎo)體層具有結(jié)晶性的情況下，氧化物半導(dǎo)體層可通過兩個沉積步驟來形成，并且熱處理可通過兩次沉積進(jìn)行兩次。然后，在絕緣層186上形成導(dǎo)電層188以使其與用作半導(dǎo)體層184的溝道形成區(qū)的至少一部分重疊。通過以上步驟，可形成晶體管102。注意，晶體管102的結(jié)構(gòu)不限于圖7D所示的結(jié)構(gòu)，并且可在該晶體管中附加地形成電極、布線、絕緣層等。(實施例2)在本實施例中，將描述作為本發(fā)明的一個實施例且與實施例I不同的存儲元件。具體地，將參考圖8A至SC來描述其中下部中的晶體管的結(jié)構(gòu)類似于上部中的晶體管的結(jié)構(gòu)的實施例，這是與實施例I不同的點。圖8A所示的存儲元件包括晶體管200、晶體管202、以及電容器204。在圖8A中，晶體管200的源電極和漏電極之一電連接到第一布線211，而晶體管200的源電極和漏電極中的另一個電連接到第二布線212。晶體管202的源電極和漏電極之一電連接到第三布線213，而晶體管202的柵電極電連接到第四布線214。晶體管200的柵電極、以及晶體管202的源電極和漏電極中的另一個電連接到電容器204的電極之一。電容器204的另一電極電連接到第五布線215。晶體管200設(shè)置有用作另一柵電極的背柵BG1。晶體管202設(shè)置有用作另一柵電極的背柵BG2。圖8B是示出圖8A的存儲元件的具體結(jié)構(gòu)的示例的俯視圖。圖8C是沿圖8B的線X-Y所取的截面圖。如圖8B所示，晶體管202可以是與圖IA至IC的晶體管102相同的晶體管。然而，晶體管200與晶體管100不同，并且是與晶體管202類似地形成的晶體管。換句話說，優(yōu)選晶體管200包括用作溝道形成區(qū)的氧化物半導(dǎo)體層。電容器204包括與晶體管200的源電極層和漏電極層相同的層的一部分、以及與晶體管200的柵電極相同的層的一部分。
此外，電容器204可通過包括與設(shè)置在基板側(cè)的柵電極相同的層(作為晶體管200的背柵的層)的一部分而構(gòu)成。在圖8C中，晶體管200和電容器204設(shè)置在基板216上。晶體管200和電容器204覆蓋有絕緣層，并且該絕緣層使用CMP等來進(jìn)行平面化，以使電容器204的電極之一以及晶體管200的柵電極露出。晶體管202的源電極和漏電極中的另一個設(shè)置在電容器204的電極之一、以及晶體管200的露出柵電極上。如圖SC所示，與晶體管200的柵電極相同的層的一部分(用作晶體管202的背柵的部分)與用作晶體管202的半導(dǎo)體層中的溝道形成區(qū)的至少一個區(qū)域重疊。用作晶體管202的背柵的該部分、以及晶體管202的半導(dǎo)體層被設(shè)置成使晶體管200上的絕緣層夾在中間。由于缺少晶體管200的半導(dǎo)體層的厚度，該絕緣層是已設(shè)置在晶體管200上且在平面化處理之后留下的絕緣層中的一部分。如上所述，上部中的晶體管、以及背柵設(shè)置有在平面化處理之后留下且插在中間的絕緣層，并且背柵由與下部中的晶體管的柵電極相同的層的一部分構(gòu)成，這是作為本發(fā)明一個實施例的存儲元件的特征之一。以此方式，上部中的晶體管的背柵由與下部中的晶體管的柵電極相同的層的一部分構(gòu)成，由此可在不增加制造步驟的數(shù)量的情況下設(shè)置上部中的晶體管的背柵。雖然圖SC示出其中晶體管200和晶體管202設(shè)置有背柵的結(jié)構(gòu)，但是存儲元件的結(jié)構(gòu)不限于此?？刹捎闷渲芯w管200未設(shè)置有背柵的結(jié)構(gòu)。(實施例3)在本實施例中，將描述作為本發(fā)明的一個實施例且與實施例I和實施例2不同的元件。具體地，將參考圖9A至9C來描述可以類似于實施例I的方式制造的反相元件。圖9A所示的反相元件包括晶體管300和晶體管302。在圖9A中，晶體管302的源電極和漏電極之一電連接到處于地電位Vss的第四布線314，而晶體管302的源電極和漏電極中的另一個電連接到晶體管300的源電極和漏電極之一、以及第二布線312。晶體管300的源電極和漏電極中的另一個電連接到處于電源電位Vdd的第三布線313。晶體管302的柵電極連接到晶體管300的柵電極和第一布線311。晶體管302設(shè)置有用作另一柵電極的背柵BG。圖9B是示出圖9A的反相元件的具體結(jié)構(gòu)的示例的俯視圖。圖9C是沿圖9B的X-Y所取的截面圖。如圖9B所示，晶體管300可以是與圖IA至IC的晶體管100相同的晶體管。晶體管302可以是與圖IA至IC的晶體管102相同的晶體管。在圖9C中，晶體管300設(shè)置在基板316上。晶體管300覆蓋有絕緣層，并且該絕緣層使用CMP等來進(jìn)行平面化處理，以使晶體管300的柵電極露出。在晶體管300的露出柵電極上，設(shè)置與晶體管302的源電極層和漏電極層相同的層的一部分，并且該部分通過布線311 (在圖9C中未示出)電連接到晶體管302的柵電極。晶體管300在此為p溝道晶體管，但不限于此。如圖9C所示，與晶體管300的柵電極相同的層的一部分(用作晶體管302的背柵的部分)與用作晶體管302的半導(dǎo)體層中的溝道形成區(qū)的至少一個部分重疊。用作晶體管302的背柵的該部分、以及晶體管302的半導(dǎo)體層被設(shè)置成使得設(shè)置在晶體管300上的絕緣層夾在中間。由于缺少晶體管300的半導(dǎo)體層的厚度，該絕緣層是已設(shè)置在晶體管300上、且在平面化處理之后留下的絕緣層中的一部分。如上所述，上部中的晶體管、以及背柵設(shè)置有在平面化處理之后留下且插在中間的絕緣層，并且背柵由與下部中的晶體管的柵電極相同的層的一部分構(gòu)成，這是作為本發(fā)明一個實施例的反相元件的特征之一。以此方式，上部中的晶體管的背柵由與下部中的晶體管的柵電極相同的層的一部分構(gòu)成，由此可在不增加制造步驟的數(shù)量的情況下設(shè)置上部中的晶體管的背柵。(實施例4)在本實施例中，將描述作為本發(fā)明的一個實施例且與實施例I至實施例3不同的元件。具體地，將參考圖IOA至IOC來描述可以類似于實施例2的方式制造的反相元件。圖IOA所示的反相元件包括晶體管400和晶體管402。在圖IOA中，晶體管402的源電極和漏電極之一電連接到處于地電位Vss的第四布線414，而晶體管402的源電極和漏電極中的另一個電連接到晶體管400的源電極和漏電極之一、以及第二布線412。晶體管400的源電極和漏電極中的另一個電連接到處于電源電位Vdd的第三布線413。晶體管400的柵電極連接到晶體管400的源電極和漏電極中的另一個。晶體管402的柵電極電連接到第一布線411。晶體管400設(shè)置有用作另一柵電極的背柵BG1。晶體管402設(shè)置有用作另一柵電極的背柵BG2。圖IOB是示出圖IOA的反相元件的具體結(jié)構(gòu)的示例的俯視圖。圖IOC是沿圖IOB的X-Y所取的截面圖。如圖IOB所示，晶體管402可以是與圖9A至9C的晶體管302相同的晶體管。然而，晶體管400與晶體管300不同，并且是與晶體管402類似地形成的晶體管。換句話說，優(yōu)選晶體管402包括用于溝道形成區(qū)的氧化物半導(dǎo)體層。此外，晶體管402的溝道寬度優(yōu)選遠(yuǎn)大于晶體管400的溝道寬度、進(jìn)一步優(yōu)選大于或等于晶體管400的溝道寬度的三倍、再進(jìn)一步優(yōu)選大于或等于晶體管400的溝道寬度的五倍。在圖IOC中，晶體管400設(shè)置在基板416上。晶體管400覆蓋有絕緣層，并且該絕緣層使用CMP等來進(jìn)行平面化處理，以使晶體管400的柵電極露出。在晶體管400的露出柵電極上，設(shè)置與晶體管402的源電極層和漏電極層相同的層的一部分，并且該部分通過第三布線413 (在圖IOC中未示出)電連接到晶體管400的柵電極。如圖IOC所示，與晶體管400的柵電極相同的層的一部分(用作晶體管402的背柵的部分)與用作晶體管402的半導(dǎo)體層中的溝道形成區(qū)的至少一個部分重疊。用作晶體管402的背柵的該部分、以及晶體管402的半導(dǎo)體層被設(shè)置成使得設(shè)置在晶體管400上的絕緣層夾在中間。由于缺少晶體管400的半導(dǎo)體層的厚度，該絕緣層是已設(shè)置在晶體管400上且在平面化處理之后留下的絕緣層中的一部分。如上所述，上部中的晶體管、以及背柵設(shè)置有在平面化處理之后留下且插在中間的絕緣層，并且背柵由與下部中的晶體管的柵電極相同的層的一部分構(gòu)成，這是作為本發(fā)明一個實施例的反相元件的特征之一。以此方式，上部中的晶體管的背柵由與下部中的晶體管的柵電極相同的層的一部分構(gòu)成，由此可在不增加制造步驟的數(shù)量的情況下設(shè)置上部中的晶體管的背柵。(實施例5)
在本實施例中，將描述作為本發(fā)明的一個實施例且與實施例I至實施例4不同的元件。具體地，將參考圖IlA至IlC來描述作為邏輯門之一且可以類似于實施例I的方式制造的NAND門。
圖IlA所示的存儲元件包括晶體管500、晶體管502、晶體管504、以及晶體管506。在圖IlA中，晶體管500的源電極和漏電極之一電連接到晶體管502的源電極和漏電極之一、以及處于電源電位Vdd的第五布線515。晶體管500的源電極和漏電極中的另一個電連接到第三布線513、晶體管502的源電極和漏電極中的另一個、以及晶體管504的源電極和漏電極之一。晶體管504的源電極和漏電極中的另一個電連接到晶體管506的源電極和漏電極之一。晶體管506的源電極和漏電極中的另一個電連接到處于地電位Vss的第四布線514。晶體管502的柵電極和晶體管504的柵電極連接到第一布線511。晶體管500的柵電極和晶體管506的柵電極連接到第二布線512。晶體管504設(shè)置有用作另一柵電極的背柵BG1，而晶體管506設(shè)置有用作另一柵電極的背柵BG2。圖IlB是示出圖IlA的存儲元件的具體結(jié)構(gòu)的示例的俯視圖。圖IlC是沿圖IlB的X-Y所取的截面圖。如圖IIB所示，晶體管500和晶體管502中的每一個都可以是與圖IA至IC所示的晶體管100相同的晶體管。晶體管504和晶體管506中的每一個都可以是與圖IA至IC 所示的晶體管102相同的晶體管。在圖IlC中，晶體管502在基板516上形成。晶體管502覆蓋有絕緣層，并且該絕緣層使用CMP處理等來平面化，以使晶體管502的柵電極露出。在晶體管502的露出柵電極上，設(shè)置與晶體管504和晶體管506的源電極層和漏電極層相同的層的一部分，由此晶體管502的柵電極和第一布線511通過相同的層(在圖IlC中未示出)彼此電連接。雖然未示出，晶體管500以類似的方式電連接到第二布線512。注意，晶體管500和晶體管502在此為P溝道晶體管，但是它們不限于此。與晶體管500和晶體管502的柵電極相同的層的各部分(用作晶體管504和晶體管506的背柵的各部分)與用作晶體管504和晶體管506的半導(dǎo)體層中的溝道形成區(qū)的至少各部分重疊。用作晶體管504和晶體管506的背柵的各部分、以及晶體管504和晶體管506的半導(dǎo)體層被設(shè)置成使得設(shè)置在晶體管500和晶體管502上的絕緣層夾在中間。由于晶體管500和晶體管502的半導(dǎo)體層的厚度，該絕緣層是已設(shè)置在晶體管500和晶體管502上且在平面化處理之后留下的絕緣層的一部分。如上所述，上部中的晶體管、以及背柵設(shè)置有在平面化處理之后留下且插在中間的絕緣層，并且背柵由與下部中的晶體管的柵電極相同的層的各部分構(gòu)成，這是作為本發(fā)明一個實施例的存儲元件的特征之一。以此方式，上部中的晶體管的背柵由與下部中的晶體管的柵電極相同的層的各部分構(gòu)成，由此可在不增加制造步驟的數(shù)量的情況下設(shè)置上部中的晶體管的背柵。(實施例6)在本實施例中，將描述作為本發(fā)明的一個實施例且與實施例I至實施例5不同的元件。具體地，將參考圖12A至12C來描述作為邏輯門之一且可以類似于實施例2的方式制造的NAND門。圖12A所示的存儲元件包括晶體管600、晶體管602、以及晶體管604。在圖12A中，晶體管600的源電極和漏電極之一連接到處于電源電位Vdd的第四布線614，而晶體管600的源電極和漏電極中的另一個連接到晶體管602的源電極和漏電極之一、以及第三布線613。晶體管602的源電極和漏電極中的另一個連接到晶體管604的源電極和漏電極之一，而晶體管604的源電極和漏電極中的另一個連接到處于地電位Vss的第五布線615。晶體管600的柵電極連接到第四布線614。晶體管602的柵電極連接到第一布線611。晶體管604的柵電極連接到第二布線612。晶體管600設(shè)置有用作另一柵電極的背柵BG1。晶體管602設(shè)置有用作另一柵電極的背柵BG2。晶體管604設(shè)置有用作另一柵電極的背柵BG3。圖12B是示出圖12A的存儲元件的具體結(jié)構(gòu)的示例的俯視圖。圖12C是沿圖12B的X-Y所取的截面圖。如圖12B所示，晶體管602和晶體管604可以是與圖IlA至IlC的晶體管504和晶體管506相同的晶體管。然而，晶體管600與晶體管500不同，并且是與晶體管602類似地形成的晶體管。換句話說，優(yōu)選晶體管600包括用于溝道形成區(qū)的氧化物半導(dǎo)體層。另外，晶體管602和晶體管604的溝道寬度優(yōu)選遠(yuǎn)大于晶體管600的溝道寬度、進(jìn)一步優(yōu)選大于或等于晶體管600的溝道寬度的三倍、再進(jìn)一步優(yōu)選大于或等于晶體管600的溝道寬度的五倍。在圖12C中，晶體管600設(shè)置在基板616上。晶體管600覆蓋有絕緣層，并且該絕 緣層使用CMP等來進(jìn)行平面化處理，以使晶體管600的柵電極露出。在晶體管600的露出柵電極上，設(shè)置與晶體管602和晶體管604的源電極層和漏電極層相同的層的一部分，由此晶體管600的柵電極和第四布線614通過相同的層(在圖12C中未示出)電連接。如圖12C所示，與晶體管600的柵電極相同的層的各部分(用作晶體管602和晶體管604的背柵的各部分)與用作晶體管602和晶體管604的半導(dǎo)體層中的溝道形成區(qū)的至少各部分重疊。用作晶體管602和晶體管604的背柵的各部分、以及晶體管602和晶體管604的半導(dǎo)體層被設(shè)置成使得設(shè)置在晶體管600上的絕緣層夾在中間。由于缺少晶體管600的半導(dǎo)體層的厚度，該絕緣層是已設(shè)置在晶體管600上且在平面化處理之后留下的絕緣層中的一部分。如上所述，上部中的晶體管、以及背柵設(shè)置有在平面化處理之后留下且插在中間的絕緣層，并且背柵由與下部中的晶體管的柵電極相同的層的一部分構(gòu)成，這是作為本發(fā)明一個實施例的存儲元件的特征之一。以此方式，上部中的晶體管的背柵由與下部中的晶體管的柵電極相同的層的一部分構(gòu)成，由此可在不增加制造步驟的數(shù)量的情況下設(shè)置上部中的晶體管的背柵。(實施例7)在本實施例中，將描述作為本發(fā)明的一個實施例且與實施例I至實施例6不同的元件。具體地，將參考圖13A至13C來描述作為邏輯門之一且可以類似于實施例I的方式制造的NOR門。圖13A所示的存儲元件包括晶體管700、晶體管702、晶體管704、以及晶體管706。在圖13A中，晶體管700的源電極和漏電極之一連接到處于電源電位Vdd的第五布線715。晶體管700的源電極和漏電極中的另一個連接到晶體管702的源電極和漏電極之一。晶體管702的源電極和漏電極中的另一個連接到晶體管704的源電極和漏電極之一、晶體管706的源電極和漏電極之一、以及第三布線713。晶體管704的源電極和漏電極中的另一個、以及晶體管706的源電極和漏電極中的另一個連接到處于地電位Vss的第四布線714。晶體管700的柵電極和晶體管706的柵電極連接到第一布線711。晶體管702的柵電極和晶體管704的柵電極連接到第二布線712。晶體管704設(shè)置有用作另一柵電極的背柵BG1，而晶體管706設(shè)置有用作另一柵電極的背柵BG2。圖13B是示出圖13A的存儲元件的結(jié)構(gòu)的具體示例的俯視圖。圖13C是沿圖13B的X-Y所取的截面圖。如圖13B所示，晶體管700和晶體管702中的每一個都可以是與圖IA至IC的晶體管100相同的晶體管。晶體管704和晶體管706中的每一個都可以是與圖IA至IC的晶體管102相同的晶體管。在圖13C中，晶體管700 (在圖13C中未示出)和晶體管702設(shè)置在基板716上。晶體管700和晶體管702覆蓋有絕緣層，并且該絕緣層使用CMP等來進(jìn)行平面化，以使晶體管700和晶體管702的柵電極露出。在晶體 管700和晶體管702的柵電極上，設(shè)置與晶體管704和晶體管706的源電極層和漏電極層相同的層的一部分，由此晶體管700的柵電極和晶體管702的漏電極分別通過相同的層(在圖13C中未示出)電連接到第一布線711和第二布線712。注意，晶體管700和晶體管702在此為p溝道晶體管，但是它們不限于此。如圖13C所示，晶體管700 (在圖13C中未示出)和晶體管702的柵電極的各部分(用作晶體管704和晶體管706的背柵的各部分)與晶體管704和晶體管706的半導(dǎo)體層中的至少溝道形成區(qū)重疊。用作晶體管704和晶體管706的背柵的各部分、以及晶體管704和晶體管706的半導(dǎo)體層被設(shè)置成使得設(shè)置在晶體管700和晶體管702上的絕緣層夾在中間。由于缺少晶體管700和晶體管702的半導(dǎo)體層的厚度，該絕緣層是已設(shè)置在晶體管700和晶體管702上且在平面化處理之后留下的絕緣層的一部分。如上所述，上部中的晶體管、以及背柵設(shè)置有在平面化處理之后留下且插在中間的絕緣層，并且背柵由與下部中的晶體管的柵電極相同的層的各部分構(gòu)成，這是作為本發(fā)明一個實施例的存儲元件的特征之一。以此方式，上部中的晶體管的背柵由與下部中的晶體管的柵電極相同的層的各部分構(gòu)成，由此可在不增加制造步驟的數(shù)量的情況下設(shè)置上部中的晶體管的背柵。(實施例8)在本實施例中，將描述作為本發(fā)明的一個實施例且與實施例I至實施例7不同的元件。具體地，將參考圖14A至14C來描述作為邏輯門之一且可以類似于實施例2的方式制造的NOR門。圖14A所示的存儲元件包括晶體管800、晶體管802、以及晶體管804。在圖14A中，晶體管800和源電極和漏電極之一、以及晶體管802的源電極和漏電極之一連接到處于地電位Vss的第五布線815。晶體管800的源電極和漏電極中的另一個、晶體管802的源電極和漏電極中的另一個、以及晶體管804的源電極和漏電極之一連接到第三布線813。晶體管804的源電極和漏電極中的另一個連接到處于電源Vdd的第四布線814。晶體管800的柵電極連接到第一布線811。晶體管802的柵電極連接到第二布線812。晶體管804的柵電極連接到晶體管804的源電極和漏電極中的另一個。晶體管800設(shè)置有用作另一柵電極的背柵BG1。晶體管802設(shè)置有用作另一柵電極的背柵BG2。晶體管804設(shè)置有用作另一柵電極的背柵BG3。圖14B是示出圖14A的存儲元件的具體結(jié)構(gòu)的俯視圖。圖14C是沿圖14B的X-Y所取的截面圖。如圖14B所示，晶體管800和晶體管802可以是與圖13A至13C的晶體管704和晶體管706相同的晶體管。然而，晶體管804與晶體管700和晶體管702不同，并且是與晶體管802類似地形成的晶體管。換句話說，優(yōu)選晶體管804包括用于溝道形成區(qū)的氧化物半導(dǎo)體層。另外，晶體管800和晶體管802的溝道寬度優(yōu)選遠(yuǎn)大于晶體管804的溝道寬度、進(jìn)一步優(yōu)選大于或等于晶體管804的溝道寬度的三倍、再進(jìn)一步優(yōu)選大于或等于晶體管804的溝道寬度的五倍。在圖14C中，晶體管804設(shè)置在基板816上。晶體管804覆蓋有絕緣層，該絕緣層使用CMP等來進(jìn)行平面化處理，以使晶體管804的柵電極露出。在晶體管804的露出柵電極上，設(shè)置與晶體管800和晶體管802的源電極層和漏電極層相同的層的一部分，由此晶體管804的柵電極和第四布線814通過相同的層(在圖14C中未示出)電連接。如圖14C所示，與晶體管804的柵電極相同的層的各部分(用作晶體管800和晶體管802的背柵的各部分)與用作晶體管800和晶體管802的半導(dǎo)體層中的溝道形成區(qū)的至少各部分重疊。用作晶體管800和晶體管802的背柵的各部分、以及晶體管800和晶體管802的半導(dǎo)體層被設(shè)置成使得設(shè)置在晶體管804上的絕緣層夾在中間。由于缺少晶體管804的半導(dǎo)體層的厚度，該絕緣層是已設(shè)置在晶體管804上且在平面化處理之后留下的絕緣層 中的一部分。如上所述，上部中的晶體管、以及背柵設(shè)置有在平面化處理之后留下且插在中間的絕緣層，并且背柵由與下部中的晶體管的柵電極相同的層的一部分構(gòu)成，這是作為本發(fā)明一個實施例的存儲元件的特征之一。以此方式，上部中的晶體管的背柵由與下部中的晶體管的柵電極相同的層的一部分構(gòu)成，由此可在不增加制造步驟的數(shù)量的情況下設(shè)置上部中的晶體管的背柵。(實施例9)在該實施例中，將描述作為本發(fā)明一個實施例的半導(dǎo)體器件。在本實施例的電子設(shè)備中，安裝實施例I至實施例8中所描述的元件中的至少一個。本發(fā)明的電子設(shè)備的示例包括計算機(jī)、移動電話(也稱為蜂窩電話或移動電話設(shè)備)、便攜式信息終端(包括便攜式游戲機(jī)、音頻再現(xiàn)設(shè)備等)、數(shù)碼相機(jī)、數(shù)碼攝像機(jī)、電子紙、以及電視設(shè)備(也稱為電視或電視接收機(jī))。圖15A示出包括外殼901、外殼902、顯示部分903、鍵盤904等的膝上型個人計算機(jī)。實施例I至實施例8中的任一個所描述的兀件設(shè)置在外殼901和外殼902中。實施例I至實施例8中的任一個所描述的存儲器安裝在圖15A所示的膝上型個人計算機(jī)上，由此功耗和該元件所占據(jù)的面積可減少。圖15B示出其中主體911設(shè)置有顯示部分915、外部接口 914、以及操作按鈕714等的個人數(shù)字助理(PDA)。此外，提供有用于操作便攜式信息終端等的指示筆912。實施例I至實施例8中的任一個所描述的元件設(shè)置在主體911中。實施例I至實施例8中的任一個所描述的存儲器安裝在圖15B所示的PDA上，由此功耗和該元件所占據(jù)的面積可減少。圖15C示出安裝電子紙的電子書閱讀器920。電子書閱讀器920包括兩個外殼，SP外殼921和外殼923。外殼921和外殼923分別設(shè)置有顯示部分925和顯示部分927。外殼921和外殼923通過鉸鏈937連接，并且可以鉸鏈937為軸來打開和閉合。此外，外殼921設(shè)置有電源開關(guān)931、操作鍵933、揚聲器935等。外殼921和外殼923中的至少一個設(shè)置有實施例I至實施例8中的任一個所描述的存儲器。實施例I至實施例8中的任一個所描述的存儲器安裝在圖15C所示的電子書閱讀器上，由此功耗和該元件所占據(jù)的面積可減少。圖15D示出包括兩個外殼(外殼940和外殼941)的移動電話。此外，如圖15D所示處于所形成狀態(tài)中的外殼940和外殼941可通過滑動而移動，從而一個重疊在另一個上；因此，移動電話的尺寸可減小，這使得移動電話適于攜帶。外殼941設(shè)置有顯示面板942、揚聲器943、話筒944、操作鍵945、定點設(shè)備946、相機(jī)鏡頭947、外部連接端子948等。外殼940設(shè)置有對移動電話充電的太陽能電池949、外部存儲槽950等。注意，天線結(jié)合在外殼941中。外殼940和外殼941中的至少一個設(shè)置有實施例I至實施例8中的任一個所描述的元件。實施例I至實施例8中的任一個所描述的存儲器安裝在圖KD所示的移動電話上，由此功耗和該元件所占據(jù)的面積可減少。圖15E示出包括主體961、顯示部分967、目鏡963、操作開關(guān)964、顯示部分965、電池966等的數(shù)碼相機(jī)。實施例I至實施例8中的任一個所描述的存儲器設(shè)置在主體961中。實施例I至實施例8中的任一個所描述的存儲器安裝在圖15E所示的數(shù)碼相機(jī)上，由此功耗和該元件所占據(jù)的面積可減少。圖15F示出包括外殼971、顯示部分973、支架975等的電視設(shè)備970。電視設(shè)備970可通過外殼971的操作開關(guān)、或者單獨的遙控器980來操作。外殼971和遙控器980設(shè) 置有實施例I至實施例8中的任一個所描述的存儲器。實施例I至實施例8中的任一個所描述的存儲器安裝在圖15F所示的電子設(shè)備上，由此功耗和該元件所占據(jù)的面積可減少。本申請基于2010年2月19日向日本專利局提交的日本專利申請S /N. 2010-035435，該申請的全部內(nèi)容通過引用結(jié)合于此。
權(quán)利要求
1.一種包括一元件的半導(dǎo)體器件，所述元件包括 包括第一半導(dǎo)體層和第一柵電極的第一晶體管； 所述第一晶體管的至少一部分上的絕緣層；以及 包括背柵電極、所述背柵電極上的第二半導(dǎo)體層、以及所述第二半導(dǎo)體層上的第二柵電極的第二晶體管， 其中所述絕緣層插在所述第二半導(dǎo)體層和所述背柵電極之間， 所述第二半導(dǎo)體層包括氧化物半導(dǎo)體膜，并且 所述背柵電極由與所述第一柵電極相同的膜構(gòu)成。
2.如權(quán)利要求I所述的半導(dǎo)體器件，其特征在于， 所述第一晶體管由SOI基板支承。
3.如權(quán)利要求I所述的半導(dǎo)體器件，其特征在于， 所述第一晶體管由硅基板支承。
4.如權(quán)利要求I所述的半導(dǎo)體器件，其特征在于， 所述絕緣層具有平整的上表面。
5.如權(quán)利要求I所述的半導(dǎo)體器件，其特征在于， 所述第一柵電極的頂面未被所述絕緣層覆蓋。
6.如權(quán)利要求I所述的半導(dǎo)體器件，其特征在于， 所述背柵電極和所述第二半導(dǎo)體層的溝道形成區(qū)之間的距離等于所述第一半導(dǎo)體層的厚度。
7.如權(quán)利要求I所述的半導(dǎo)體器件，其特征在于， 所述元件是存儲元件。
8.如權(quán)利要求I所述的半導(dǎo)體器件，其特征在于， 所述元件是反相元件。
9.一種包括一元件的半導(dǎo)體器件,所述元件包括 包括第一半導(dǎo)體層和第一柵電極的第一晶體管； 所述第一晶體管的至少一部分上的絕緣層；以及 包括背柵電極、所述背柵電極上的第二半導(dǎo)體層、所述第二半導(dǎo)體層上的第二柵電極、以及源電極和漏電極的第二晶體管， 其中所述絕緣層插在所述第二半導(dǎo)體層和所述背柵電極之間， 所述第二半導(dǎo)體層包括氧化物半導(dǎo)體膜， 所述背柵電極由與所述第一柵電極相同的膜構(gòu)成，以及 所述第一柵電極與所述源電極和所述漏電極之一接觸。
10.如權(quán)利要求9所述的半導(dǎo)體器件，其特征在于， 所述第一晶體管由SOI基板支承。
11.如權(quán)利要求9所述的半導(dǎo)體器件，其特征在于， 所述第一晶體管由硅基板支承。
12.如權(quán)利要求9所述的半導(dǎo)體器件，其特征在于， 所述絕緣層具有平整的上表面。
13.如權(quán)利要求9所述的半導(dǎo)體器件，其特征在于，所述第一柵電極的頂面未被所述絕緣層覆蓋。
14.如權(quán)利要求9所述的半導(dǎo)體器件，其特征在于， 所述背柵電極和所述第二半導(dǎo)體層的溝道形成區(qū)之間的距離等于所述第一半導(dǎo)體層的厚度。
15.如權(quán)利要求9所述的半導(dǎo)體器件，其特征在于， 所述元件是存儲元件。
16.如權(quán)利要求9所述的半導(dǎo)體器件，其特征在于， 所述元件是反相元件。
17.—種包括一元件的半導(dǎo)體器件,所述元件包括 包括第一半導(dǎo)體層和第一柵電極的第一晶體管； 所述第一晶體管的至少一部分上的絕緣層； 包括背柵電極、所述背柵電極上的第二半導(dǎo)體層、以及所述第二半導(dǎo)體層上的第二柵電極的第二晶體管；以及 包括第一電容器電極、以及所述第一電容器電極上的第二電容器電極的電容器， 其中所述絕緣層插在所述第二半導(dǎo)體層和所述背柵電極之間， 所述第二半導(dǎo)體層包括氧化物半導(dǎo)體膜，以及 所述背柵電極、所述第一柵電極、以及所述第二電容器電極由與所述第一柵電極相同的膜構(gòu)成。
18.如權(quán)利要求17所述的半導(dǎo)體器件，其特征在于， 所述第一晶體管由SOI基板支承。
19.如權(quán)利要求17所述的半導(dǎo)體器件，其特征在于， 所述第一晶體管由硅基板支承。
20.如權(quán)利要求17所述的半導(dǎo)體器件，其特征在于， 所述絕緣層具有平整的上表面。
21.如權(quán)利要求17所述的半導(dǎo)體器件，其特征在于， 所述第一柵電極的頂面未被所述絕緣層覆蓋。
22.如權(quán)利要求17所述的半導(dǎo)體器件，其特征在于， 所述背柵電極和所述第二半導(dǎo)體層的溝道形成區(qū)之間的距離等于所述第一半導(dǎo)體層的厚度。
23.如權(quán)利要求17所述的半導(dǎo)體器件，其特征在于，所述元件是存儲元件。
24.如權(quán)利要求17所述的半導(dǎo)體器件，其特征在于，所述元件是反相元件。
全文摘要
在不增加制造步驟的數(shù)量的情況下，高度集成在一元件中的多個晶體管中的至少一個設(shè)置有背柵。在包括縱向?qū)盈B的多個晶體管的元件中，上部中的至少一個晶體管包括具有半導(dǎo)體特性的金屬氧化物，與下部中的晶體管的柵電極相同的層被設(shè)置成與上部中的晶體管的溝道形成區(qū)重疊，并且與柵電極功能相同的層的部分用作上部中的晶體管的背柵。覆蓋有絕緣層的下部中的晶體管進(jìn)行平面化處理，由此柵電極露出且連接到用作上部中的晶體管的源電極和漏電極的層。
文檔編號H01L21/02GK102763214SQ201180009968
公開日2012年10月31日 申請日期2011年1月24日 優(yōu)先權(quán)日2010年2月19日
發(fā)明者齋藤利彥 申請人:株式會社半導(dǎo)體能源研究所