專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及一種半導體器件，尤其是涉及一種具有有源勢壘結構的半導體器件。
背景技術：
在用于汽車、電動機驅動、音頻放大器等的產品中存在如下情況通過布線等的 L(自感)負載產生逆電動勢，輸出晶體管的漏極(η型區(qū))變?yōu)樨撾娢?。在這種情況下，存在如下問題根據該負電位，電子從漏極被注入到P型區(qū)，通過該P型基板從輸出晶體管的形成區(qū)域向其它元件的形成區(qū)域移動，由此其它元件錯誤地進行動作。這樣，為了抑制注入到ρ型基板的電子對周圍的元件帶來影響，例如研究出日本特開2009-177087號公報(專利文獻1)所記載的半導體器件。該公報所公開的半導體器件以包圍想要保護的CMOS (Complementary Metal Oxide kmiconductor :互補金屬氧化物半導體)電路周圍的方式設置有高濃度雜質擴散區(qū)域。對該高濃度雜質擴散區(qū)域施加接地電壓。專利文獻1 日本特開2009-177087號公報

發(fā)明內容
但是，在上述公報所公開的半導體器件中，尤其是若促進半導體器件的精細化，則有可能避免不了來自想要保護的電路周圍的電路的電子注入。另外，作為與上述不同的對策，有在輸出晶體管的形成區(qū)域與其它元件的形成區(qū)域之間形成有源勢壘區(qū)域的方法。該有源勢壘區(qū)域通過將具有浮動電位的P型區(qū)域和η型區(qū)域利用導電層進行歐姆連接而構成。也就是說，注入到ρ型基板的電子在ρ型基板內通過再耦合而消失或者被取入到有源勢壘區(qū)域的η型區(qū)域。通過將電子取入到有源勢壘區(qū)域的η型區(qū)域，該η型區(qū)域變?yōu)?+電位。在有源勢壘區(qū)域，具有浮動電位的P型區(qū)域和η型區(qū)域利用導電層進行歐姆連接， 因此當該η型區(qū)域變?yōu)?電位時，為了將+電位抵消，而有源勢壘區(qū)域的P型區(qū)域變?yōu)?電位。當有源勢壘區(qū)域的P型區(qū)域變?yōu)?電位時，注入到P型基板的電子很難從-電位的P 型區(qū)域再向前行進。由此，電子很難從有源勢壘區(qū)域到達其它元件形成區(qū)域，從而抑制了其它元件的錯誤動作?？墒?，特別是輸出晶體管的形成區(qū)域與其它元件的形成區(qū)域的間隔變小時，即使設置有源勢壘區(qū)域，注入到P型基板的電子也容易到達其它元件的形成區(qū)域，從而其它元件容易產生錯誤動作。本發(fā)明是鑒于上述問題而完成的。其目的在于提供一種抑制電子從輸出晶體管的形成區(qū)域向其它元件的形成區(qū)域的移動的效果高、并能夠抑制元件的錯誤動作的半導體器件。本發(fā)明的一個實施例的半導體器件具備半導體襯底、一對注入源元件、有源勢壘結構、以及P型接地區(qū)域。上述半導體襯底具有主表面且在內部具有P型區(qū)域。上述一對注入源元件形成在P型區(qū)域上且形成在主表面上。上述有源勢壘結構配置在主表面上被一對注入源元件夾持的區(qū)域上。上述P型接地區(qū)域是如下的區(qū)域形成在避開主表面上被一對注入源元件夾持的區(qū)域而與一對注入源元件和有源勢壘結構相比更靠近主表面的端部側， 并且與P型區(qū)域電連接，能夠施加接地電位。上述P型接地區(qū)域在與一對注入源元件所夾持的區(qū)域相鄰的區(qū)域上斷開。本發(fā)明的其它實施例的半導體器件具備半導體襯底、一對注入源元件、有源勢壘結構、P型接地區(qū)域以及η型區(qū)域。上述半導體襯底具有主表面且在內部具有P型區(qū)域。上述一對注入源元件形成在P型區(qū)域上且形成在主表面上。上述有源勢壘結構配置在主表面上被一對注入源元件夾持的區(qū)域上。上述P型接地區(qū)域是如下的區(qū)域形成在避開主表面上被一對注入源元件夾持的區(qū)域而與一對注入源元件和有源勢壘結構相比更靠近主表面的端部側，并且與P型區(qū)域電連接，能夠施加接地電位。上述η型區(qū)域配置在主表面上一對注入源元件的每一個與ρ型接地區(qū)域之間。本發(fā)明的另一實施例的半導體器件具備半導體襯底、一對注入源元件、有源勢壘結構、η型接地區(qū)域以及ρ型接地區(qū)域。上述半導體襯底具有主表面且在內部具有ρ型區(qū)域。上述一對注入源元件形成在ρ型區(qū)域上且形成在主表面上。上述有源勢壘結構配置在主表面上被一對注入源元件夾持的區(qū)域上。上述η型接地區(qū)域是配置在主表面上被一對注入源元件夾持的區(qū)域上的、能夠施加接地電位的區(qū)域。上述P型接地區(qū)域是如下的區(qū)域形成在避開主表面上被一對注入源元件夾持的區(qū)域而與一對注入源元件、有源勢壘結構及η 型接地區(qū)域相比更靠近主表面的端部側，并且與P型區(qū)域電連接，能夠施加接地電位。根據按照本發(fā)明的一個實施例的半導體器件，從一對注入源元件中的一方出來并注入到半導體襯底的內部(P型區(qū)域)的電子被吸引向P型接地區(qū)域。在此，P型接地區(qū)域在與一對注入源元件所夾持的區(qū)域相鄰的區(qū)域上斷開，因此抑制電子從一對注入源元件中的一方環(huán)繞到達另一方。根據按照本發(fā)明的其它實施例的半導體器件，從一對注入源元件中的一方出來并注入到半導體襯底的內部(P型區(qū)域)的電子被吸引向P型接地區(qū)域。在此，在P型接地區(qū)域與一對注入源元件的每一個之間配置有η型區(qū)域，該η型區(qū)域作為電阻而發(fā)揮功能，因此從一對注入源元件的一方出來并到達η型區(qū)域的電子很難從η型區(qū)域進入到一對注入源元件中的另一方。因此，抑制從一方的注入源元件出來并到達η型區(qū)域的電子環(huán)繞到達另一方的注入源元件。根據按照本發(fā)明的另一實施例的半導體器件，從一對注入源元件中的一方出來并注入到半導體襯底的內部(P型區(qū)域)的電子在向另一方的注入源元件行進的過程中到達 η型接地區(qū)域。到達η型接地區(qū)域的電子通過施加到該η型接地區(qū)域的接地電位而從半導體襯底吸引走，因此很難到達另一方的注入源元件。因此，能夠抑制從一方的注入源元件出來并到達η型區(qū)域的電子進入另一方的注入源元件。


圖1是本發(fā)明實施方式1所涉及的半導體器件的概要俯視圖。圖2是更詳細地表示圖1的注入源元件的結構的概要截面圖。圖3是更詳細地表示圖1的用虛線“III”包圍的區(qū)域的結構的概要截面圖。
圖4是沿著圖3的IV-IV線的部分的概要截面圖。圖5是沿著圖3的V-V線的部分的概要截面圖。圖6是表示作為第一比較例的半導體器件的內部的電子的動作的概要截面圖。圖7是表示作為第二比較例的半導體器件的內部的電子的動作的概要截面圖。圖8是表示圖6和圖7結構的半導體器件具有有源勢壘區(qū)域和吸引電子的ρ型區(qū)時來自注入源元件的電子的運動的概要截面圖。圖9是表示在圖8的吸引電子的ρ型區(qū)如本實施方式1那樣被斷開時來自注入源元件的電子的運動的概要截面圖。圖10是本發(fā)明實施方式2所涉及的半導體器件的概要俯視圖。圖11是更詳細地表示圖10的用虛線“XI”包圍的區(qū)域的結構的概要俯視圖。圖12是沿著圖11的XII-XII線的部分的概要截面圖。圖13是詳細地表示圖10的用虛線“XI”包圍的區(qū)域的與圖11不同的變形例的結構的概要俯視圖。圖14是本發(fā)明的實施方式3所涉及的半導體器件的概要俯視圖。圖15是更詳細地表示圖14的用虛線“XV”包圍的區(qū)域的結構的概要俯視圖。圖16是沿著圖15的XVI-XVI線的部分的概要截面圖。圖17是沿著圖15的XVII-XVII線的部分的概要截面圖。圖18是詳細地表示圖14的用虛線“XV”包圍的區(qū)域的與圖15不同的變形例的結構的概要俯視圖。圖19是沿著圖18的XIX-XIX線的部分的概要截面圖。圖20是詳細地表示將本發(fā)明的各實施方式組合得到的第一變形例的結構的概要俯視圖。圖21是詳細地表示將本發(fā)明的各實施方式組合得到的第二變形例的結構的概要俯視圖。圖22是詳細地表示將本發(fā)明的各實施方式組合得到的第三變形例的結構的概要俯視圖。圖23是詳細地表示將本發(fā)明的各實施方式組合得到的第四變形例的結構的概要俯視圖。附圖標記的說明AB, AB 1、AB2有源勢壘區(qū)域
ATD U ATD2 分支部(TAP 部)DR、DRl、DR2 注入源元件DRN漏極區(qū)域EI嵌入絕緣層EN η型外延層FI層間絕緣膜GE柵電極GI柵極絕緣膜GND 接地
I/O輸入輸出電路
NE嵌入η型擴散區(qū)域
NNR ιΓ擴散區(qū)域
NR η型擴散區(qū)域
PE嵌入ρ型擴散區(qū)域
PEDU PED2 端部
P⑶、P⑶l、PGD2p型接地區(qū)域
PPR P—擴散區(qū)域
PR P型擴散區(qū)域
PreDR預驅動器
PSR ρ型雜質區(qū)域
SO源極區(qū)域
SUB半導體襯底
TI溝槽分離結構
TR溝槽
TRS寄生晶體管
具體實施例方式以下、根據

本發(fā)明的實施方式。(實施方式1)首先，使用圖1說明半導體襯底SUB的主表面上的各元件形成區(qū)域的配置。參照圖1，本實施方式的半導體器件在半導體襯底SUB的主表面上例如具有電源電路的形成區(qū)域、邏輯電路的形成區(qū)域、輸入輸出電路I/O的形成區(qū)域、預驅動器I^reDR的形成區(qū)域、注入源元件(驅動器)DR的形成區(qū)域、以及ρ型接地區(qū)域PGD。這些形成區(qū)域分別通過例如由溝槽分離結構形成的元件分離結構而在半導體襯底SUB的主表面上彼此分
1 O在此，電源電路用于提供用來起動邏輯電路、輸入輸出電路I/O的電源電壓。邏輯電路具有邏輯運算電路等控制電路，例如通過多個MIS (Metal Insulator Semiconductor 金屬絕緣體半導體)晶體管等構成。輸入輸出電路I/O是在邏輯電路與注入源元件DR之間輸入和輸出電信號的電路。另外，預驅動器PreDR是形成有將電源電路提供給邏輯電路的電源電壓升高的電路的區(qū)域。電源電路提供給邏輯電路的電源電壓低于驅動注入源元件DR 所需的電壓值。因此，在電源電路或邏輯電路與注入源元件DR之間配置的預驅動器ft~eDR 將電源電壓升高到能夠使注入源元件DR進行動作的程度的電壓值。注入源元件DR的形成區(qū)域配置在半導體襯底SUB的主表面的兩側以夾持電源電路的形成區(qū)域、邏輯電路的形成區(qū)域、輸入輸出電路I/O的形成區(qū)域以及預驅動器PreDR的形成區(qū)域。P型接地區(qū)域PGD是被施加了接地電位的ρ型區(qū)域，配置在半導體襯底的主表面上與電源電路、邏輯電路、輸入輸出電路I/O、預驅動器ft~eDR以及注入源元件(驅動器) DR的形成區(qū)域相比更靠近外周側(主表面的端部側)的位置上，并且形成為包圍這些區(qū)域。 該注入源元件DR的形成區(qū)域是形成有輸出用元件的區(qū)域。接著，使用圖2說明注入源元件DR的具體結構。參照圖2，在注入源元件DR的輸出用元件中包含嵌入η型擴散區(qū)域ΝΕ、η型外延層ΕΝ、高耐壓的低側(Low side)的MIS晶體管、以及高耐壓的高側(High side)的MIS晶體管。在半導體襯底SUB的內部形成有ρ型雜質區(qū)域PSR(ρ型區(qū)域)。形成有具有η型擴散區(qū)域ΝΕ、η型外延層ΕΝ、η—擴散區(qū)域NNR以及η型擴散區(qū)域NR的η型的區(qū)域，以使得與該P型雜質區(qū)域PSR構成ρη結。在外延層EN上以與η—擴散區(qū)域NNR相鄰的方式形成有ρ—擴散區(qū)域PPR，在P—擴散區(qū)域PPR內的半導體襯底SUB的主表面上，η型擴散區(qū)域NR和ρ_擴散區(qū)域PI5R彼此相鄰地形成。低側和高側的MIS晶體管各自主要具有作為源極區(qū)域SO的η型擴散區(qū)域NR(與接地端子GND連接)、作為漏極區(qū)域DRN的η型擴散區(qū)域NR (與高側連接)、柵極絕緣膜GI、 以及柵電極GE。源極區(qū)域SO形成在ρ_擴散區(qū)域PI3R的內部，漏極區(qū)域DRN形成在η_擴散區(qū)域NNR的內部。另外，源極區(qū)域SO形成為與ρ型擴散區(qū)域冊相鄰。柵電極GE通過柵極絕緣膜GI形成在被源極區(qū)域SO和漏極區(qū)域DRN夾持的半導體襯底SUB的主表面上。另外，在半導體襯底SUB的主表面上形成有層間絕緣膜FI，在半導體襯底SUB的內部，MIS晶體管的周圍被溝槽分離結構TI包圍。溝槽分離結構TI具有形成在半導體襯底 SUB的主表面上的溝槽TR和嵌入在該溝槽TR的內部的例如氧化硅膜等的嵌入絕緣層EI。 溝槽分離結構TI將低側的MIS晶體管的形成區(qū)域與高側的MIS晶體管的形成區(qū)域進行電分離。構成為能夠對高側的MIS晶體管的漏極區(qū)域NR施加Vcc電位，并構成為能夠對低側的MIS晶體管的源極區(qū)域NR施加GND電位。高側的MIS晶體管的源極區(qū)域NR和低側的 MIS晶體管的漏極區(qū)域NR與輸出端子(例如半導體芯片的焊盤)進行電連接。有時該輸出端子與外部裝置的電感性負載進行電連接。接著，使用圖1、圖3 圖5說明注入源元件DR和ρ型接地區(qū)域P⑶的周圍的結構。參照圖3，例如具有圖2的結構的多個注入源元件DR的形成區(qū)域各自的周圍在半導體襯底SUB的主表面上被溝槽分離結構TI包圍。包圍該注入源元件DR周圍的溝槽分離結構TI的外周在半導體襯底SUB的主表面上進一步被有源勢壘區(qū)域AB包圍。在該有源勢壘區(qū)域AB的外周配置有ρ型區(qū)域(ρ型擴散區(qū)域PE和ρ_擴散區(qū)域PPR)。參照圖3和圖4，溝槽分離結構TI與上述同樣地具有形成在半導體襯底SUB的主表面上的溝槽TR和嵌入于該溝槽TR的內部的嵌入絕緣層EI。有源勢壘區(qū)域AB包括都形成在半導體襯底SUB的主表面上的ρ型區(qū)域(ρ型勢壘區(qū)域)和η型區(qū)域(η型勢壘區(qū)域)。 構成有源勢壘區(qū)域AB的ρ型區(qū)域和η型區(qū)域彼此進行歐姆連接。有源勢壘區(qū)域AB的ρ型區(qū)域具有嵌入ρ型擴散區(qū)域ΡΕ、ρ_擴散區(qū)域PPR、以及ρ 型擴散區(qū)域冊。嵌入ρ型擴散區(qū)域PE形成在ρ型雜質區(qū)域PSR上以與半導體襯底SUB的內部的P型雜質區(qū)域PSR進行連接。p_擴散區(qū)域PI3R形成在嵌入ρ型擴散區(qū)域PE上，ρ型擴散區(qū)域I3R形成在P—擴散區(qū)域PPR內的半導體襯底SUB的主表面上。有源勢壘區(qū)域AB的η型區(qū)域具有嵌入η—擴散區(qū)域NNR和η型擴散區(qū)域NR。η—擴散區(qū)域NNR形成在ρ型雜質區(qū)域PSR上以使得與半導體襯底SUB的內部的ρ型雜質區(qū)域PSR 相連接來構成pn結。η型擴散區(qū)域NR形成在η型擴散區(qū)域NNR內的半導體襯底SUB的主表面上。在本實施方式中，有源勢壘區(qū)域的ρ型區(qū)域PE、Pra、ra配置在相比η型區(qū)域NNR、 NR靠內周側、即靠近各個注入源元件形成區(qū)域DR的側。參照圖5，ρ型接地區(qū)域P⑶由形成在ρ_擴散區(qū)域PPR內的半導體襯底SUB的主表面上的ρ型擴散區(qū)域ra構成。該P_擴散區(qū)域Pra隔著嵌入Ρ型擴散區(qū)域ρε而形成在半導體襯底SUB內部的P型雜質區(qū)域PSR上。該P型接地區(qū)域P⑶與形成在半導體襯底SUB內的P型雜質區(qū)域PSR電連接。也就是說，P型接地區(qū)域PGD隔著p_擴散區(qū)域Pra和嵌入P型擴散區(qū)域PE來與P型雜質區(qū)域 PSR電連接。能夠對該ρ型接地區(qū)域P⑶施加接地電位。參照圖1和圖3，ρ型接地區(qū)域P⑶在半導體襯底SUB的主表面上相比注入源元件 DR、有源勢壘區(qū)域AB、電源電路、邏輯電路等的各形成區(qū)域形成在靠端部側(外周側)的位置上。P型接地區(qū)域PGD以沿著半導體襯底SUB的外形形成為框狀的方式形成在半導體襯底SUB的主表面上。ρ型接地區(qū)域P⑶避開在半導體襯底SUB的主表面上彼此相鄰的一對注入源元件 DR的形成區(qū)域間所夾持的區(qū)域SWR而形成。也就是說，ρ型接地區(qū)域PGD沒有形成在彼此相鄰的一對注入源元件DR的形成區(qū)域間所夾持的區(qū)域SWR上。另外，ρ型接地區(qū)域P⑶在與半導體襯底SUB的主表面上彼此相鄰的一對注入源元件DR的形成區(qū)域間所夾持的區(qū)域SWR相鄰的區(qū)域上斷開。在此，與上述區(qū)域SWR相鄰的區(qū)域是指，位于半導體襯底SUB的主表面上從上述區(qū)域SWR的位置來看與彼此相鄰的一對注入源元件DR的形成區(qū)域彼此朝向的方向相正交的方向的區(qū)域。另外，ρ型接地區(qū)域PGD 被斷開是指構成P型連接區(qū)域PGD的ρ型擴散區(qū)域PR沒有連續(xù)地相連接，在構成ρ型接地區(qū)域PGD的ρ型擴散區(qū)域ra間設有除本身以外的區(qū)域(例如ρ—擴散區(qū)域)。另外，在如圖1所示那樣三個以上(例如四個)的注入源元件DR的形成區(qū)域排列成一列的情況下，存在兩個以上(例如三個)的被一對注入源元件DR的形成區(qū)域夾持的區(qū)域SWR。在這種情況下，ρ型接地區(qū)域P⑶在兩個以上的區(qū)域SWR的各自相鄰的區(qū)域上被斷開。由此，P型接地區(qū)域P⑶被形成為在半導體襯底SUB的主表面上沿著半導體襯底SUB的外形被部分斷開的斷續(xù)的框狀。這樣，ρ型接地區(qū)域P⑶在與注入源元件DR的形成區(qū)域相鄰的區(qū)域(圖3中的注入源元件DR的上側)延伸，并且在與一對注入源元件DR的形成區(qū)域所夾持的區(qū)域SWR相鄰的區(qū)域(圖3中的區(qū)域SWR的上側)上斷開。此外，ρ型接地區(qū)域可以在與上述區(qū)域SWR 相鄰的區(qū)域上整體斷開而間斷，還可以在與上述區(qū)域SWR相鄰的區(qū)域的一部分上斷開而間斷。被斷開的ρ型接地區(qū)域P⑶在半導體襯底SUB的主表面上被配置成相對于一對注入源元件DR的形成區(qū)域間的中心線(假擬的一點劃線C-C)形成為線對稱。在此，被斷開的 P型接地區(qū)域P⑶呈線對稱是指被斷開的P型接地區(qū)域P⑶的相對于中心線C-C在圖中左側的端部PEDl與中心線C-C的距離Ll大致等于相對于中心線C-C在圖中右側的端部PED2 與中心線C-C的距離L2。
ρ型接地區(qū)域P⑶通過被斷開而如上述那樣具有圖中左側的端部PEDl和圖中右側的端部PED2。該圖中左側的端部PEDl與圖中右側的注入源元件DR的最短距離D和圖中右側的端部PED2與圖中左側的注入源元件DR的最短距離D都大于圖4所示的半導體襯底SUB的厚度T。在此，半導體襯底SUB的厚度T是指沒有形成元件分離結構的半導體襯底 SUB的主表面到背面的長度。此外，在上述圖3的俯視圖中，省略了構成有源勢壘區(qū)域AB的圖4所示的雜質區(qū)域NR、PR的圖示。此外，在圖4和圖5中，為了簡化圖示，省略了注入源元件的具體結構，其具體結構在圖2中已示出。另外，在本實施方式中，注入源元件形成區(qū)域DR在半導體襯底SUB的內部被溝槽分離結構TI包圍。但是，這些區(qū)域也可以由溝槽分離結構TI以外的元件分離結構(例如LOCOS (Local Oxidation of Silicon 硅的局部氧化))包圍。另外，包圍注入源元件形成區(qū)域DR的元件分離結構例如也可以由將ρ型區(qū)域和η型區(qū)域接合而成的所謂的 Pn結構成。接著，與比較例對比說明本實施方式的半導體器件的作用效果。在進行動作時，有時從包含在注入源元件DR中的輸出用元件向半導體襯底SUB內注入電子。首先說明該情形。參照圖2，在高側的MIS晶體管為導通狀態(tài)、低側的MIS晶體管為截止狀態(tài)的情況下，電流從高側的MIS晶體管流入電感性負載。在從該狀態(tài)切換為高側的MIS晶體管為截止狀態(tài)、低側的MIS晶體管為導通狀態(tài)的情況下，電感性負載將使電流持續(xù)流動。由此，產生電動勢，因此對低側的MIS晶體管的漏極區(qū)域NR施加負電位。因此，對低側的MIS晶體管形成區(qū)域的η型區(qū)域NR、NNR、EP、NE與ρ型區(qū)域PSR的ρη結施加正偏壓，從注入源元件形成區(qū)域的η型區(qū)域NR、NNR、EP、NE向半導體區(qū)域SUB的ρ型區(qū)域注入電子。這樣，在從注入源元件DR向半導體襯底SUB內注入電子的情況下，該電子很難在低濃度的P型雜質區(qū)域PSR內發(fā)生再耦合。因此，有時由于該被注入的電子到達其它的注入源元件DR而使其它的注入源元件DR產生錯誤動作。為了防止這樣的錯誤動作，考慮如圖6所示那樣在一對注入源元件DR的形成區(qū)域間設置設為接地電位GND的ρ型區(qū)域。該ρ 型區(qū)域具有依次形成在半導體襯底SUB內的ρ型雜質區(qū)域PSR上的嵌入ρ型擴散區(qū)域ΡΕ、 Ρ_擴散區(qū)域PPR、以及P型擴散區(qū)域PR。此外，在注入源元件DR的形成區(qū)域與具有接地電位的P型區(qū)域PE、PPR、PR之間形成有溝槽分離結構TI。在該圖6的結構中，從一方的注入源元件DR朝向另一方的注入源元件DR的電子被與P型擴散區(qū)域ra相連接的接地端子吸收。由此，抑制電子從一方的注入源元件DR擴散到達另一方的注入源元件DR。另外，代替圖6的設為接地電位的ρ型區(qū)域，如圖7所示那樣在一對注入源元件DR 的形成區(qū)域間設置寄生npn晶體管TRS也能夠獲得與圖6相同的效果。該寄生npn晶體管 TRS具有如下結構在具有n_擴散區(qū)域NNR和η型擴散區(qū)域NR的一對η型區(qū)域之間夾持具有嵌入P型擴散區(qū)域ΡΕ、ρ—擴散區(qū)域PPR以及ρ型擴散區(qū)域I3R的ρ型區(qū)域。再次參照圖6，由于P型雜質區(qū)域PSR中的P型雜質的濃度較低，因此在ρ型雜質區(qū)域PSR的內部，進入的電子很難與空穴發(fā)生再耦合。因而，在ρ型雜質區(qū)域PSR的內部擴散的電子主要選擇下面兩個路徑進行移動。一個是如圖5、圖6所示那樣ρ型雜質區(qū)域PSR內部的電子被吸入到半導體襯底SUB的下部的路徑。另一個是如圖5、圖6所示那樣通過對P型擴散區(qū)域I3R施加的接地電壓而被吸引向接地端子的路徑。選擇后者的路徑的理由是因為對輸出用元件形成區(qū)域的η型區(qū)域施加的電壓OERV變?yōu)樨撾娢唬虼私拥仉妷鹤兊酶哂谠撠撾娢?。由于電子將要向高的電位側移動，因此進入到輸出用元件形成區(qū)域的P型雜質區(qū)域PSR的電子向被施加接地電壓的區(qū)域移動。在此，特別地，如果一方的注入源元件DR與另一方的注入源元件DR的距離變短， 則從一方的注入源元件DR進入ρ型雜質區(qū)域PSR并到達注入源元件形成區(qū)域之間的區(qū)域的電子的一部分由于慣性而通過注入源元件形成區(qū)域之間的區(qū)域。因此，該電子容易到達另一方的注入源元件DR。于是，由于該電子的進入，另一方的注入源元件DR容易產生錯誤動作。此外，從另一方的注入源元件DR進入ρ型雜質區(qū)域PSR并到達注入源元件形成區(qū)域之間的區(qū)域的電子也同樣地，其一部分到達一方的注入源元件DR，一方的注入源元件DR容易產生錯誤動作。關于圖7的結構也與圖6的結構同樣地，容易產生錯誤動作。另外，在如一對注入源元件那樣雙向產生電子向基板的注入的情況下，也考慮如圖8所示那樣配置有源勢壘區(qū)域ABl、ΑΒ2以包圍一對注入源元件DRl、DR2各自的周圍。參照圖8，在將有源勢壘區(qū)域ΑΒ1、ΑΒ2配置成包圍一對注入源元件DR1、DR2各自的周圍的情況下，例如從注入源元件DRl進入到半導體襯底SUB的ρ型雜質區(qū)域PSR的電子的一部分向注入源元件DR2移動。在該移動過程中，該電子被取入到配置在注入源元件 DRl與注入源元件DR2之間的構成有源勢壘區(qū)域ΑΒ2的η型勢壘區(qū)域。在此，由于有源勢壘區(qū)域的η型勢壘區(qū)域與ρ型勢壘區(qū)域進行歐姆連接，因此被取入到η型勢壘區(qū)域的電子的一部分與從通過布線形成短路的ρ型勢壘區(qū)域提供的空穴發(fā)生再耦合。于是，提供空穴的P型勢壘區(qū)域的電位下降。當有源勢壘區(qū)域的P型勢壘區(qū)域的電位下降時，注入到ρ型雜質區(qū)域PSR的電子很難超過電位下降的ρ型勢壘區(qū)域而進入到注入源元件DR2側。此外，在有源勢壘區(qū)域ABl中也同樣地存在通過與上述相同的效果來抑制從注入源元件DRl進入到半導體襯底SUB的ρ型雜質區(qū)域PSR的電子數量的效果。由此，電子很難從注入源元件DRl到達注入源元件DR2。根據與上述相同的理由，電子也很難從注入源元件DR2到達注入源元件DRl。因此，有源勢壘區(qū)域ABl、ΑΒ2能夠抑制由于來自注入源元件DR1、DR2的另一方的電子到達一方而引起的、注入源元件DR1、DR2的MIS晶體管TRS進行錯誤動作的問題的產生。但是，如上所述，即使在注入源元件DRl與DR2之間配置有源勢壘區(qū)域，尤其是如果注入源元件DRl與DR2的距離變短，則被吸引到有源勢壘區(qū)域的電子從一方到達另一方的注入源元件側的比例也變高。因此，如圖8那樣，如果配置將電子吸引到避開被一對注入源元件夾持的區(qū)域而形成的區(qū)域(半導體襯底SUB的主表面上的端部側)的作為ρ型區(qū)域的P型接地區(qū)域PGD，則例如從注入源元件DRl進入到ρ型雜質區(qū)域的電子的一部分被吸引向P型接地區(qū)域PGD。這是因為對ρ型接地區(qū)域P⑶施加了接地電壓。因此，通過配置ρ 型接地區(qū)域P⑶，與僅配置有源勢壘區(qū)域AB1、AB2的情況相比，能夠更可靠地降低ρ型雜質區(qū)域PSR內部的電子從一方進入另一方的可能性?？墒牵粝駡D8那樣將ρ型接地區(qū)域P⑶形成為在與被一對注入源元件DRl、DR2 夾持的區(qū)域相鄰的區(qū)域中也連續(xù)，則該相鄰的區(qū)域的P型接地區(qū)域也吸引來自注入源元件 DRl的電子。于是，該電子的一部分有可能在圖8的虛線箭頭所示的方向上迂回(環(huán)繞)而向注入源元件DR2行進，并進入到注入源元件DR2的內部。因此，在本實施方式中，如圖9所示那樣，ρ型接地區(qū)域P⑶在與被一對注入源元件DR1、DR2夾持的區(qū)域相鄰的區(qū)域中被斷開。此時，由于在上述相鄰的區(qū)域上沒有配置ρ 型接地區(qū)域P⑶，因此該區(qū)域不吸引來自注入源元件DRl的電子。配置在與注入源元件DRl 相鄰的區(qū)域的P型接地區(qū)域PGDl吸引來自注入源元件DRl的電子。但是，電子向注入源元件DR2迂回的可能性較低，其大部分被取入到ρ型接地區(qū)域P⑶1。因此，通過如本實施方式那樣設為P型接地區(qū)域被頓開的結構，P型接地區(qū)域P⑶1、P⑶2能夠高精確度地控制來自注入源元件DR1、DR2的電子的行進方向。因而，能夠更可靠地抑制由于電子進入到注入源元件而引起的注入源元件的錯誤動作等。如圖9所示，存在來自一方的注入源元件DRl (—方的注入源元件)的電子的一部分被吸引向到與另一方的注入源元件DR2相鄰的ρ型接地區(qū)域PGD2的端部PED2 (另一方端部)，而向圖9的右上方向移動的情況。在這種情況下，有可能向端部PED2行進的電子的一部分迂回而向注入源元件DR2行進。因此，參照圖9和圖3，在本實施方式中，優(yōu)選一方的注入源元件DRl (DR)與端部PED2的最短距離D大于半導體襯底SUB的厚度T。這樣， 例如圖9的從注入源元件DRl進入到ρ型雜質區(qū)域PSR的內部的電子與端部PED2相比優(yōu)先向半導體襯底SUB的下部移動。這是因為從注入源元件DRl的主表面來看，半導體襯底 SUB的下部與端部PED2相比距離較短，移動較容易。因此，能夠抑制從注入源元件DRl進入到P型雜質區(qū)域PSR的內部的電子向ρ型接地區(qū)域PGD2移動并在途中迂回而向注入源元件DR2行進的可能性。此外，另一方的注入源元件DR2 (DR)與端部PEDl (—方的端部)的最短距離D也與上述同樣地，優(yōu)選大于半導體襯底SUB的厚度T。在此，例如在圖3的最短距離D大于半導體襯底SUB的厚度T的情況下，如果將一對ρ型接地區(qū)域P⑶配置成相對于中心線(虛擬的一點劃線C-C)形成為線對稱，則注入源元件DR2與端部PEDl的最短距離也為D。因而，能夠降低來自注入源元件DR2的電子的一部分在向端部PEDl行進的過程中迂回而向注入源元件DRl行進的可能性。(實施方式2)本實施方式與實施方式1相比，不同點在于形成在半導體器件上的吸引電子的區(qū)域的結構。下面，針對本實施方式的結構進行說明。參照圖10和圖11，本實施方式的半導體器件將η型區(qū)NR配置成包圍ρ型接地區(qū)域PGD的周圍。該η型區(qū)NR具有浮動電位(懸浮電位)。此外，圖10和圖11的ρ型接地區(qū)域PGD在與半導體襯底SUB的主表面上彼此相鄰的一對注入源元件DR的形成區(qū)域間所夾持的區(qū)域相鄰的區(qū)域上也不被斷開，而是沿著多個注入源元件DR排列的方向連續(xù)并延伸。參照圖12，圖10和圖11的η型區(qū)NR配置成與ρ型接地區(qū)域P⑶相接觸。η型區(qū)域NR與ρ型接地區(qū)域P⑶的ρ型區(qū)域I3R同樣地，形成為與ρ型雜質區(qū)域PSR上的嵌入ρ 型擴散區(qū)域PE和p_擴散區(qū)域PPR的層疊結構電連接。其中，參照圖13的本實施方式的變形例，在本實施方式中，該η型區(qū)域NR只要配置在P型接地區(qū)域P⑶與注入源元件DR之間即可，η型區(qū)域NR也可以不與ρ型接地區(qū)域 PGD相接觸，還可以不包圍ρ型接地區(qū)域PGD的周圍。此處的η型區(qū)域NR例如不被施加施加電壓OERV或接地電位GND，優(yōu)選具有浮動電位。此外，本實施方式的結構除了上述結構以外，與實施方式1的結構大致相同，因此對圖10 圖13中與實施方式1相同的要素附加相同的附圖標記，不重復其說明。接著，說明本實施方式的作用效果。在本實施方式中，也與實施方式1同樣地，例如來自一方的注入源元件DR的電子的一部分被吸引到ρ型接地區(qū)域PGD。但是，進入到配置在一方的注入源元件DR與ρ型接地區(qū)域P⑶之間的η型區(qū)NR的電子很難離開η型區(qū)域 NR而向ρ型區(qū)域移動。這是因為電子需要在η型區(qū)域與ρ型區(qū)域的邊界越過電位屏障而從 η型區(qū)域進入P型區(qū)域。即，η型區(qū)域作為電阻而發(fā)揮功能。因而，降低進入η型區(qū)域NR的電子例如圖11所示那樣迂回(環(huán)繞)而進入P—擴散區(qū)域PI3R再進入另一方的注入源元件 DR的可能性。因而，通過配置在注入源元件DR與ρ型接地區(qū)域P⑶之間的η型區(qū)域NR，抑制電子從一方的注入源元件DR向另一方的注入源元件DR的移動，因此抑制了注入源元件的錯誤動作。本發(fā)明的實施方式2僅是以上所述的各點與本發(fā)明的實施方式1不同。S卩，關于本發(fā)明的實施方式2，上面未記述的結構或條件、過程或效果等全部遵循本發(fā)明的實施方式 1。(實施方式3)本實施方式與實施方式1相比，不同點在于形成在半導體器件上的吸引電子的機構的結構。下面說明本實施方式。參照圖14和圖15，本實施方式的半導體器件將分支部ATD2 (η型接地區(qū)域)配置成包圍多個注入源元件DR各自的周圍。此外，圖14和圖15的ρ型接地區(qū)域P⑶在與半導體襯底SUB的主表面上彼此相鄰的一對注入源元件DR的形成區(qū)域間所夾持的區(qū)域相鄰的區(qū)域上也沒有被斷開，而是沿著多個注入源元件DR排列的方向延伸。參照圖16和圖17，分支部ATD2是以從半導體襯底SUB的主表面與半導體襯底SUB 內部的P型雜質區(qū)域PSR相連接的方式形成在ρ型雜質區(qū)域PSR上的η型區(qū)域。在分支部 ATD2中具有η_擴散區(qū)域NNR和η型擴散區(qū)域NR。此外，在本實施方式中也同樣地，在半導體襯底SUB內部的ρ型雜質區(qū)域PSR上，通過嵌入ρ型擴散區(qū)域PE形成了 ρ_擴散區(qū)域PPR。在分支部ATD2的η型擴散區(qū)域NR上連接有接地端子GND，由此能夠對半導體襯底 SUB的ρ型雜質區(qū)域PSR施加接地電位GND。也就是說，分支部ATD2作為接地電位施加區(qū)域而發(fā)揮功能。其中，參照圖18和圖19的、本實施方式中的變形例，在本實施方式中，該分支部 ATD2也可以僅配置在被一對注入源元件DR夾持的區(qū)域上。此外，本實施方式的結構除了上述結構以外，與實施方式1的結構大致相同，因此對圖14 圖19中與實施方式1相同的要素附加相同的附圖標記，不重復其說明。此外，說明本實施方式的作用效果。在本實施方式中也與實施方式1同樣地，例如來自一方的注入源元件DR的電子的一部分被吸引到ρ型接地區(qū)域PGD。但是，一部分電子經過包圍一方的注入源元件DR的周圍的有源勢壘AB而到達一對注入源元件DR間的分支部ATD2。到達分支部ATD2的電子被施加到分支部ATD2的接地電壓GND吸引而從半導體襯底SUB吸引出去。這樣，由于電子被分支部ATD2吸引出去，因此抑制電子到達另一方的注入源元件DR。
另外，例如圖14 圖17那樣是分支部ATD2包圍注入源元件的周圍的結構的情況下，分支部ATD2配置在ρ型接地區(qū)域P⑶與注入源元件之間。因此，ρ型接地區(qū)域P⑶與注入源元件之間的分支部ATD2具有與實施方式2的η型區(qū)域NR相同的功能。也就是說， 該分支部ATD2抑制向ρ型接地區(qū)域P⑶吸引電子、或者電子從ρ型接地區(qū)域P⑶迂回(環(huán)繞)而向另一方的注入源元件移動。因此，包圍注入源元件DR的分支部ATD2能夠更可靠地抑制注入源元件的錯誤動作。并且，例如在圖6所示的比較例中，分支部ATDl由ρ型擴散區(qū)域I3R構成。因此， 分支部ATDl吸引電子的力較強。因此，從一方的注入源元件形成區(qū)域DR原本要通過半導體襯底SUB的下面的電子的一部分被分支部ATDl吸引，從而電子移動到分支部ATDl的比例變高，并且其一部分由于慣性而向另一方的注入源元件形成區(qū)域DR移動的比例變高。但是，在本實施方式的例如圖19中，一對注入源元件DR間的分支部ATD2由η型擴散區(qū)域NNR 構成。因此，分支部ATD2原本不具有吸引電子的功能。因此，在本實施方式中，能夠抑制電子從一方的注入源元件直接向另一方的注入源元件移動。本發(fā)明的實施方式3僅是以上所述的各點與本發(fā)明的實施方式1不同。S卩，關于本發(fā)明的實施方式3，上面未記述的結構或條件、過程或效果等全部遵循本發(fā)明的實施方式 1。(變形例)將以上的本發(fā)明的各實施方式的形態(tài)組合、例如形成為以下的圖20 圖23所示的形態(tài)，也能夠起到抑制電子從上述一方的注入源元件向另一方的注入源元件的移動、抑制注入源元件的錯誤動作的效果。參照圖20，也可以將η型區(qū)域NR配置成包圍例如實施方式1那樣被斷開的P型接地區(qū)域PGD的周圍。該η型區(qū)域NR具有與實施方式2的圖11的η型區(qū)域NR相同的結構、效果。另外，雖然沒有圖示，但是該η型區(qū)域NR例如圖13所示那樣配置在ρ型接地區(qū)域P⑶與注入源元件DR之間，ρ型接地區(qū)域P⑶與η型區(qū)域NR也可以不接觸。參照圖21，也可以設為將如實施方式1那樣被斷開的ρ型接地區(qū)域P⑶與如實施方式3那樣包圍注入源元件DR的周圍的分支部ATD2組合而成的結構。參照圖22，也可以設為將如實施方式2那樣包圍ρ型接地區(qū)域P⑶的周圍的η型區(qū)域NR與如實施方式3那樣包圍注入源元件DR的周圍的分支部ATD2組合而成的結構。參照圖23，也可以設為將如實施方式1那樣被斷開的ρ型接地區(qū)域P⑶、如實施方式2那樣包圍ρ型接地區(qū)域PGD的周圍的η型區(qū)域NR、以及如實施方式3那樣包圍注入源元件DR的周圍的分支部ATD2組合而成的結構。此外，在本發(fā)明的任一個實施方式中都同樣地，在一對有源勢壘區(qū)域AB上分別將 P型勢壘區(qū)域配置在相比η型勢壘區(qū)域更靠近被該有源勢壘區(qū)域AB包圍的注入源元件DR 的側(內側)。當如上所述電子被取入到η型勢壘區(qū)域時，與η型勢壘區(qū)域歐姆連接的ρ型勢壘區(qū)域的電位下降，電子很難進入到P型勢壘區(qū)域側。因此，能夠更可靠地抑制電子移動到ρ型勢壘區(qū)域或者進一步移動到其內側的注入源元件。應該認為本次公開的實施方式的所有內容都是例示，并不是用于限制。本發(fā)明的范圍并不是上述的說明，而是通過權利要求書示出，意圖包含與權利要求書均等的意思和范圍內的所有變更。
本發(fā)明能夠特別有利地利用于具有包括電感用負載的注入源元件和邏輯電路的半導體器件。
權利要求
1.一種半導體器件，其具備半導體襯底，其具有主表面且在內部具有P型區(qū)域； 一對注入源元件，其形成在上述P型區(qū)域上且形成在上述主表面上； 有源勢壘結構，其配置在上述主表面上被上述一對注入源元件夾持的區(qū)域上；以及 P型接地區(qū)域，其形成在避開上述主表面上被上述一對注入源元件夾持的上述區(qū)域而與上述一對注入源元件和上述有源勢壘結構相比更靠近上述主表面的端部側，并且與上述 P型區(qū)域電連接，能夠施加接地電位，其中，上述P型接地區(qū)域在與上述一對注入源元件所夾持的上述區(qū)域相鄰的區(qū)域上被斷開。
2.根據權利要求1所述的半導體器件，其特征在于，上述P型接地區(qū)域在上述主表面上被配置成相對于上述一對注入源元件間的中心線形成為線對稱。
3.根據權利要求1或2所述的半導體器件，其特征在于，上述P型接地區(qū)域通過被斷開而具有上述一對注入源元件中的一方的注入源元件側的一端部、和上述一對注入源元件中的另一方的注入源元件側的另一端部，上述一方的注入源元件與上述P型接地區(qū)域的上述另一端部在上述主表面上的最短距離和上述另一方的注入源元件與上述P型接地區(qū)域的上述一端部在上述主表面上的最短距離大于上述半導體襯底的厚度。
4.根據權利要求1 3的任一項所述的半導體器件，其特征在于，還具備η型區(qū)域，該η型區(qū)域在上述主表面上被配置在上述一對注入源元件的每一個與上述P型接地區(qū)域之間。
5.根據權利要求4所述的半導體器件，其特征在于，上述η型區(qū)域在上述主表面上被配置成包圍上述ρ型接地區(qū)域的周圍。
6.根據權利要求4或5所述的半導體器件，其特征在于， 上述η型區(qū)域具有浮動電位。
7.根據權利要求1 6的任一項所述的半導體器件，其特征在于，還具備η型接地區(qū)域，該η型接地區(qū)域在上述主表面上被配置在被上述一對注入源元件夾持的上述區(qū)域上，并能夠施加接地電位。
8.根據權利要求7所述的半導體器件，其特征在于，上述η型接地區(qū)域在上述主表面上被配置成包圍上述一對注入源元件各自的周圍。
9.一種半導體器件，其具備半導體襯底，其具有主表面且在內部具有P型區(qū)域； 一對注入源元件，其形成在上述P型區(qū)域上且形成在上述主表面上； 有源勢壘結構，其配置在上述主表面上被上述一對注入源元件夾持的區(qū)域上； P型接地區(qū)域，其形成在避開上述主表面上被上述一對注入源元件夾持的上述區(qū)域而與上述一對注入源元件和上述有源勢壘結構相比更靠近上述主表面的端部側，并且與上述 P型區(qū)域電連接，能夠施加接地電位；以及η型區(qū)域，其在上述主表面上被配置在上述一對注入源元件的每一個與上述ρ型接地區(qū)域之間。
10.根據權利要求9所述的半導體器件，其特征在于，上述η型區(qū)域在上述主表面上被配置成包圍上述ρ型接地區(qū)域的周圍。
11.根據權利要求9或10所述的半導體器件，其特征在于，上述η型區(qū)域具有浮動電位。
12.根據權利要求9 11所述的半導體器件，其特征在于，還具備η型接地區(qū)域，該η型接地區(qū)域被配置在上述主表面上被上述一對注入源元件夾持的上述區(qū)域上，并能夠施加接地電位。
13.根據權利要求12所述的半導體器件，其特征在于，上述η型接地區(qū)域在上述主表面上被配置成包圍上述一對注入源元件各自的周圍。
14.一種半導體器件，其具備半導體襯底，其具有主表面且在內部具有P型區(qū)域；一對注入源元件，其形成在上述P型區(qū)域上且形成在上述主表面上；有源勢壘結構，其配置在上述主表面上被上述一對注入源元件夾持的區(qū)域上；η型接地區(qū)域，其配置在上述主表面上被上述一對注入源元件夾持的上述區(qū)域上，能夠施加接地電位；以及P型接地區(qū)域，其形成在避開上述主表面上被上述一對注入源元件夾持的上述區(qū)域而與上述一對注入源元件、上述有源勢壘結構及上述η型接地區(qū)域相比更靠近上述主表面的端部側，并且與上述P型區(qū)域電連接，能夠施加接地電位。
15.根據權利要求14所述的半導體器件，其特征在于，上述η型接地區(qū)域在上述主表面上被配置成包圍上述一對注入源元件各自的周圍。
16.根據權利要求1 15所述的半導體器件，其特征在于，上述有源勢壘結構包含在上述主表面上包圍上述一對注入源元件的每一個且相互進行歐姆連接的P型勢壘區(qū)域和η型勢壘區(qū)域，上述ρ型勢壘區(qū)域配置在比上述η型勢壘區(qū)域更靠內周側的位置上。
全文摘要
本發(fā)明提供一種半導體器件，其抑制電子從輸出晶體管的形成區(qū)域向其它元件的形成區(qū)域的移動的效果高、并能夠抑制元件的錯誤動作。具備半導體襯底(SUB)、一對注入源元件(DR)、有源勢壘結構(AB)以及p型接地區(qū)域(PGD)。半導體襯底(SUB)具有主表面且在內部具有p型區(qū)域。一對注入源元件(DR)形成在p型區(qū)域上且形成在主表面上。有源勢壘結構(AB)配置在主表面上被一對注入源元件(DR)夾持的區(qū)域上。p型接地區(qū)域(PGD)是如下的區(qū)域形成在避開主表面上被一對注入源元件(DR)夾持的區(qū)域而與一對注入源元件(DR)和有源勢壘結構(AB)相比更靠近主表面的端部側，并且與p型區(qū)域電連接，能夠施加接地電位。p型接地區(qū)域(PGD)在與一對注入源元件(DR)所夾持的區(qū)域相鄰的區(qū)域上斷開。
文檔編號H01L27/088GK102544008SQ20111040821
公開日2012年7月4日 申請日期2011年12月6日 優(yōu)先權日2010年12月7日
發(fā)明者吉久康樹, 新田哲也 申請人:瑞薩電子株式會社