專利名稱：3d非易失性存儲器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實施例涉及半導(dǎo)體器件制造技術(shù)，更具體而言，涉及三維(3D)非 易失性存儲器件及其制造方法。
背景技術(shù)：
非易失性存儲器件是指即使斷電也能夠保持所儲存的數(shù)據(jù)的存儲器件。隨著存儲 單元以單層的形式形成在襯底上的二維OD)存儲器件的集成度的增加接近極限，已提出 了將存儲單元垂直地層疊在襯底上的3D非易失性存儲器件。圖IA和IB是現(xiàn)有的3D非易失性存儲器件的立體圖。參見圖1A，現(xiàn)有的3D非易失性存儲器件包括彼此平行并沿第一方向I-I'延伸的 多個溝道結(jié)構(gòu)C、沿著溝道結(jié)構(gòu)C的側(cè)壁層疊的多個存儲單元MC、以及與存儲單元MC的柵 電極相耦合并沿第二方向ΙΙ-ΙΓ布置的字線WL。溝道結(jié)構(gòu)C包括交替層疊在襯底10上的多個層間電介質(zhì)層11和溝道層12，以及 沿著溝道結(jié)構(gòu)C的側(cè)壁層疊的多個存儲單元MC。每個存儲單元MC包括在溝道層12上順序 地層疊的存儲層13和柵電極14。此時，存儲層13包括順序地層疊的隧道絕緣層13A、電荷 陷阱層13B和電荷阻擋層13C。參見圖1B，現(xiàn)有的3D非易失性存儲器件包括多個漏極選擇線DSL_0至DSL_X、多 個漏極接觸插塞DCT_0至DCT_X、以及多個位線BL。下面描述現(xiàn)有的用于形成漏極選擇線 DSL_0至DSL_X、漏極接觸插塞DCT_0至DCT_X、以及位線BL的方法。首先，將溝道結(jié)構(gòu)C的漏極選擇晶體管區(qū)刻蝕成臺階狀，以暴露多個溝道層12，并 且在暴露的溝道層12上形成柵極電介質(zhì)層15。分別在柵極電介質(zhì)層15上形成用于柵電極 的導(dǎo)電層，以形成多個漏極選擇晶體管，并且將多個漏極選擇線DSL_0至DSL_X形成為與沿 第二方向布置的漏極選擇晶體管相耦合，而同時彼此平行并沿第二方向延伸。相應(yīng)地，在多個溝道層12上分別形成平坦的漏極選擇晶體管。在處于同一臺階 水平的溝道層12上形成并沿第二方向布置的漏極選擇晶體管借助于漏極選擇線DSL_0 to DSL_X中的任意一個而耦合。在所得結(jié)構(gòu)的整個表面上形成并未在圖IB示出的絕緣層，并且形成多個漏極接 觸孔以暴露各個溝道層12的表面。將導(dǎo)電層掩埋在漏極接觸孔中，以形成分別與多個溝道 層12相耦合的漏極接觸插塞DCT_0至DCT_X。將多個位線BL形成為彼此平行并沿第一方 向延伸，而同時與漏極接觸插塞DCT_0至DCT_X相耦合。根據(jù)現(xiàn)有的方法，將溝道結(jié)構(gòu)C圖案化為臺階狀，以暴露多個溝道層12，并且分別 在暴露的溝道層12上形成平坦的漏極選擇晶體管。由此，為了形成平坦的漏極選擇晶體管而占用了相當(dāng)大的面積。因此，即使增加要層疊的溝道層12的數(shù)量，但是由于漏極選擇晶 體管的面積也相應(yīng)地增加了，因此在提高存儲器件的集成度方面存在限制。另外，當(dāng)形成平 坦的漏極選擇晶體管時，很有可能會出現(xiàn)泄漏電流。因此，存儲器件的特性變差。根據(jù)所述現(xiàn)有方法，將漏極選擇線DSL_0至DSL_X布置成多個層。因此，在制造過 程期間，要使用多個掩模。因此，制造成本可能會增加，并且在將各個漏極選擇線DSL_0至 DSL_X圖案化方面可能存在技術(shù)困難。另外，漏極選擇線DSL_0至DSL_X用作漏極選擇晶體管的柵電極，并且考慮到與柵 電介質(zhì)15的結(jié)特性而由多晶硅層形成。在此，為了改善存儲器件的信號傳輸特性，要降低 漏極選擇線DSL_0至DSL_X的電阻。然而，在降低由多晶硅層所形成的漏極選擇線DSL_0至 DSL_X的電阻方面存在限制。作為參考，當(dāng)漏極選擇線DSL_0至DSL_X由諸如金屬層或金屬 硅化物層的低電阻金屬性層(metallic layer)形成以便降低其電阻時，漏極選擇線DSL_0 至DSL_X與漏極選擇晶體管的柵極電介質(zhì)層15直接接觸，這可能會導(dǎo)致漏極選擇晶體管的 故障。

發(fā)明內(nèi)容
本發(fā)明的示例性實施例涉及一種包括與多個溝道層相耦合的多個溝道接觸以及 與多個溝道接觸相耦合的多個選擇線的3D非易失性存儲器件及其制造方法。本發(fā)明的示例性實施例還涉及一種能夠減小選擇晶體管的面積的3D非易失性存 儲器件及其制造方法。本發(fā)明的示例性實施例還涉及一種包括能夠抑制泄漏電流的發(fā)生的選擇晶體管 的3D非易失性存儲器件及其制造方法。本發(fā)明的示例性實施例還涉及一種能夠降低選擇線的電阻，并實質(zhì)地防止與選擇 線耦合的選擇晶體管出現(xiàn)故障的3D非易失性存儲器件及其制造方法。根據(jù)本發(fā)明的一個示例性實施例，一種3D非易失性存儲器件包括多個溝道結(jié) 構(gòu)，所述多個溝道結(jié)構(gòu)中的每個包括交替層疊的多個溝道層和多個層間電介質(zhì)層；多個溝 道接觸，所述多個溝道接觸分別與多個溝道層相耦合；以及多個選擇線，所述多個選擇線與 所述多個溝道接觸垂直地耦合并跨過所述多個溝道結(jié)構(gòu)。根據(jù)本發(fā)明的另一個示例性實施例，一種制造3D非易失性存儲器件的方法包括 以下步驟形成多個溝道結(jié)構(gòu)，所述多個溝道結(jié)構(gòu)中的每個包括交替層疊的多個溝道層和 多個層間電介質(zhì)層；形成分別與多個溝道層相耦合的多個溝道接觸；以及形成與所述多個 溝道接觸垂直耦合并跨過所述多個溝道結(jié)構(gòu)的多個選擇線。根據(jù)本發(fā)明的又一個示例性實施例，一種制造3D非易失性存儲器件的方法包括 以下步驟形成溝道結(jié)構(gòu)和第一層間電介質(zhì)層，所述溝道結(jié)構(gòu)包括交替層疊的多個溝道層 和多個層間電介質(zhì)層，所述第一層間電介質(zhì)層覆蓋溝道結(jié)構(gòu)；形成貫穿第一層間電介質(zhì)層 并分別與多個溝道層相耦合的多個溝道接觸；以及形成多個選擇線和多個選擇晶體管，所 述多個選擇線覆蓋溝道接觸并包括低電阻材料，所述多個選擇晶體管掩埋在多個選擇線中 并與溝道接觸相耦合。


圖IA和IB是現(xiàn)有的3D非易失性存儲器件的立體圖。圖2A是說明根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件的布圖的示意圖。圖2B是說明根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件的單元陣列的一 部分的電路圖。圖2C是根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件的立體圖。圖2D是根據(jù)本發(fā)明的另一個示例性實施例的3D非易失性存儲器件的立體圖。圖3A至3D是說明根據(jù)本發(fā)明的第一示例性實施例的用于形成漏極選擇線的方法 的剖面圖。圖4A至4C是說明根據(jù)本發(fā)明的第二示例性實施例的用于形成漏極選擇線的方法 的剖面圖。圖5是說明根據(jù)本發(fā)明的第三示例性實施例的用于形成漏極選擇線的方法的剖 面圖。圖6是說明根據(jù)本發(fā)明的第四示例性實施例的用于形成漏極選擇線的方法的剖 面圖。圖7是說明根據(jù)本發(fā)明的第五示例性實施例的用于形成漏極選擇線的方法的剖 面圖。圖8是說明根據(jù)本發(fā)明的第六示例性實施例的用于形成漏極選擇線的方法的剖 面圖。圖9A是根據(jù)本發(fā)明的另一個示例性實施例的具有漏極選擇線和漏極選擇晶體管 的3D非易失性存儲器件的剖面圖。圖9B是根據(jù)本發(fā)明的另一個示例性實施例的具有漏極選擇線和漏極選擇晶體管 的3D非易失性存儲器件的剖面圖。圖9C是根據(jù)本發(fā)明的另一個示例性實施例的具有漏極選擇線和漏極選擇晶體管 的3D非易失性存儲器件的剖面圖。圖IOA至IOF是說明根據(jù)本發(fā)明的另一個示例性實施例的用于制造3D非易失性 存儲器件的方法的剖面圖。圖IlA至IlE是說明根據(jù)本發(fā)明的另一個示例性實施例的用于制造3D非易失性 存儲器件的方法的剖面圖。
具體實施例方式下面將參照附圖更加詳細(xì)地描述本發(fā)明的示例性實施例。然而，本發(fā)明可以用不 同的方式來實施，并且不應(yīng)當(dāng)被理解為限于本文所提出的實施例。確切地說，提供這些實施 例是為了使得本說明書將是清楚且完整的，并且將會向本領(lǐng)域技術(shù)人員完全地傳達(dá)本發(fā)明 的范圍。在本說明書中，相同的附圖標(biāo)記在本發(fā)明的各個附圖和實施例中表示相同的部分。附圖并非按比例繪制，且在一些實例中，為了清晰地圖示實施例的特征，可能對比 例進(jìn)行了夸大。當(dāng)提及第一層在第二層“上”或在襯底“上”時，其不僅涉及第一層直接形 成在第二層上或襯底上的情況，而且還涉及在第一層與第二層之間或在第一層與襯底之間 存在第三層的情況。
本發(fā)明的示例性實施例提供一種3D非易失性存儲器件及其制造方法，所述3D非 易失性存儲器件能夠減少選擇晶體管的面積，抑制選擇晶體管中的泄漏電流的發(fā)生，降低 選擇線的電阻，并且實質(zhì)地防止與選擇線耦合的選擇晶體管的故障。根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件的特征在于，選擇晶體管被 形成為具有全包圍柵極(gate all around，GAA)，以減小其面積并抑制其中發(fā)生的泄漏電 流。另外，所述3D非易失性存儲器件的特征在于，選擇線是由低電阻金屬性層形成的，以便 降低其電阻值。另外，所述3D非易失性存儲器件的特征在于，在選擇線與選擇晶體管的柵 極電介質(zhì)層之間插入有由硅層形成的柵電極，以實質(zhì)地防止選擇線與柵極電介質(zhì)層之間的 直接接觸，從而實質(zhì)地防止當(dāng)由低電阻金屬性層來形成選擇線時可能發(fā)生的選擇晶體管的 故障。下面將更加詳細(xì)地描述本發(fā)明的示例性實施例。圖2A是說明根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件的布圖的圖。參見圖2A，在襯底上設(shè)置有多個位線BL和多個字線。多個位線BL彼此平行并沿 第一方向Ι-Γ延伸，多個字線彼此平行并沿第二方向ΙΙ-ΙΓ延伸。位線BL用于輸入/輸出數(shù)據(jù)。雖然在圖2A中未示出，但是多個串ST_0至ST_X 是層疊的，并與一個位線BL耦合。另外，與多個位線BL相耦合的多個串ST并排地與源極 線SL耦合，并形成存儲塊。字線WL用來選擇和使能存儲單元。雖然在圖2A中未示出，但是多個頁(page) PAGE_0至PAGE_X是層疊的，并與一個字線札耦合。另外，借助于經(jīng)由多個溝道接觸而分別 與多個溝道層相耦合的多個漏極選擇線DSL_0至DSL_N來選擇期望的頁。另外，在襯底上設(shè)置有彼此平行并沿第二方向延伸的多個源極選擇線SSL，并且在 源極選擇線SSL之間的結(jié)區(qū)中設(shè)置源極線SL。在襯底上設(shè)置有彼此平行并沿第二方向延伸的漏極選擇線DSL_0至DSL_N。根據(jù) 本發(fā)明的示例性實施例，設(shè)置有與各個溝道層相耦合的多個溝道接觸，并且溝道層經(jīng)由溝 道接觸而與漏極選擇線DSL_0至DSL_N相耦合。圖2A示出針對各個溝道層設(shè)置多個漏極選擇線的示例情況。例如，一個漏極選擇 線DSL可以與多個溝道接觸相耦合。即，一個漏極選擇線DSL可以經(jīng)由多個溝道接觸而與 多個溝道層相耦合。多個漏極選擇線DSL_0至DSL_N與Z譯碼器Z-DEC0DER相耦合，并且Z譯碼器對 輸入的地址進(jìn)行譯碼，以控制相應(yīng)的漏極選擇線DSL。圖2B是說明根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件的單元陣列的一 部分的電路圖。為了便于解釋，圖2B主要描述與一個位線BL相耦合的多個串ST。參見圖2B，多個串ST_0至ST_X與一個位線BL相耦合。另外，多個串ST_0至ST_ X分別經(jīng)由多個溝道接觸而與多個漏極選擇線DSL_0至DSL_N相耦合。因此，在讀取/寫入操作期間，可以通過將與期望的頁P(yáng)AGE相耦合的漏極選擇線 DSL使能而將其他的漏極選擇線DSL禁止，來選擇期望的頁P(yáng)AGE。存儲單元MC具有這樣的雙柵極結(jié)構(gòu)其中，柵電極被設(shè)置在溝道結(jié)構(gòu)C的兩個側(cè)壁上。圖2C是根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件的立體圖。
參見圖2C，3D非易失性存儲器件包括彼此平行并沿第一方向Ι-Γ延伸的多個溝 道結(jié)構(gòu)C、沿著溝道結(jié)構(gòu)C的側(cè)壁而層疊的多個存儲單元MC、以及彼此平行并沿第一方向
I-I'延伸的多個位線BL。溝道結(jié)構(gòu)C中的每個包括交替層疊在襯底20上的多個溝道層22和層間電介質(zhì)層 21。共用一個位線BL的串ST的數(shù)量取決于要層疊的溝道層22的數(shù)量。可以以暴露多個溝道層22而形成分別與多個溝道層22相耦合的多個溝道接觸的 方式，將溝道結(jié)構(gòu)C的一個端部圖案化。圖2C示出的是將溝道結(jié)構(gòu)C圖案化為臺階狀的情 況。多個存儲單元MC夾在字線WL_0至WL_N與溝道層22之間，并且包括具有多層結(jié) 構(gòu)的存儲層23，在所述多層結(jié)構(gòu)中層疊了隧道絕緣層、電荷陷阱層和電荷阻擋層。多個存儲 單元MC沿著溝道結(jié)構(gòu)C的側(cè)壁層疊，并且沿第一方向和第二方向布置。在此，沿第一方向 布置以共用處在同一層的一個溝道層22的多個存儲單元MC被串聯(lián)耦合在源極選擇晶體管 與漏極選擇晶體管之間以形成串結(jié)構(gòu)。根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件包括彼此平行并沿第二方向
II-II'延伸的多個字線WL_0至WL_N、源極選擇線SSL、以及漏極線SL。 在共用一個字線WL的多個存儲單元MC之中，在同一層形成的存儲單元MC構(gòu)成一 個頁P(yáng)AGE。即，一個字線札與多個頁P(yáng)AGE_0至PAGE_X相耦合。在讀取/寫入操作期間， 可以通過接通/斷開漏極選擇線DSL_0至DLS_X來選擇期望的頁。雖然存儲單元形成在同一層，但是可以根據(jù)存儲單元的相應(yīng)的位線而將它們分配 給頁。即，與偶數(shù)位線BL相耦合的頁P(yáng)AGE可以作為偶數(shù)頁來操作，而與奇數(shù)位線BL相耦合 的頁P(yáng)AGE可以作為奇數(shù)頁來操作。為了便于解釋，在本說明書中不區(qū)分偶數(shù)頁與奇數(shù)頁。當(dāng)形成存儲單元MC和字線WL_0至WL_N時，可以一起形成源極選擇線SSL。在源 極選擇線SSL與溝道層22之間插入有柵極電介質(zhì)層M?？梢园凑杖缦滤鲂纬稍礃O線SL 通過刻蝕源極選擇線SSL之間的源極線形成區(qū) 域來形成溝槽，并且將導(dǎo)電層掩埋在溝槽中以形成源極線SL。另外，根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件包括彼此平行并沿第 二方向ΙΙ-ΙΓ延伸的多個漏極選擇線DSL_0至DSL_N。多個漏極選擇線DSL_0至DSL_N經(jīng)由溝道接觸而與多個溝道層相耦合。特別地， 在沿第二方向ΙΙ-ΙΓ布置的漏極選擇線DSL_0至DSL_N中掩埋了具有全包圍柵極(GAA) 結(jié)構(gòu)的多個漏極選擇晶體管，并且多個漏極選擇晶體管與溝道接觸相耦合。其中，與具有平 坦的漏極選擇晶體管的存儲器件相比，當(dāng)以這種方式來形成具有GAA結(jié)構(gòu)的漏極選擇晶體 管時，可以提高存儲器件的集成度。圖2C示出將多個漏極選擇線DSL_0至DSL_N形成為單層并分別與多個溝道層相 耦合的情況。然而，本發(fā)明并非局限于此，可以將多個漏極選擇線DSL_0至DSL_NB成為多 個層，或者一個漏極選擇線DSL可以與多個溝道層相耦合。圖2D是根據(jù)本發(fā)明的另一個示例性實施例的3D非易失性存儲器件的立體圖。圖 2D主要描述溝道結(jié)構(gòu)C，因此將省略對已參照圖2C描述過的相同部件的描述。參見圖2D，溝道結(jié)構(gòu)C包括交替層疊在襯底20上的多個溝道層22和層間電介質(zhì) 層21，并且可以將多個溝道層22形成為在結(jié)構(gòu)C的上表面的一側(cè)暴露。
圖2D示出溝道結(jié)構(gòu)C的一個實例，其中，沿著溝槽的刻蝕的表面交替層疊有多個 溝道層和層間電介質(zhì)層，并且溝道層22經(jīng)由結(jié)構(gòu)C的上表面的一個側(cè)部而暴露。可以通過 刻蝕襯底20、或通過在襯底20上形成存儲塊隔離絕緣層并隨后刻蝕存儲塊隔離絕緣層，來 形成溝槽。圖3A至3D是沿圖2C中的第一方向截取的剖面圖，用于說明根據(jù)本發(fā)明的第一個 示例性實施例的用于形成漏極選擇線的方法。圖3A至3D主要描述要形成漏極選擇線的區(qū) 域，因此省略對諸如存儲單元的部件的描述。參見圖3A，在襯底30上交替地層疊多個層間電介質(zhì)層31和溝道層32。將多個層間電介質(zhì)層31和溝道層32圖案化，以形成多個溝道結(jié)構(gòu)C，并且相鄰的 溝道結(jié)構(gòu)C分別包括隔離的溝道層32。特別地，在最下層形成的溝道層32由絕緣層來隔 離，并且通過后續(xù)工藝分別與溝道接觸相耦合。將多個層間電介質(zhì)層31和溝道層32圖案化為臺階狀，以暴露多個溝道層32。在 所得結(jié)構(gòu)的整個表面上形成第一層間電介質(zhì)層33。在圖3A中，WL_0至WL_N表示字線，SSL表示源極選擇線，SL表示源極線。參見圖3B，刻蝕第一電介質(zhì)層33，以形成分別使多個溝道層32暴露的多個接觸 孔。在多個接觸孔中掩埋導(dǎo)電層，以形成分別與多個溝道層32相耦合的多個溝道接 觸34。在此，可以將溝道接觸34形成為在溝道結(jié)構(gòu)C的兩側(cè)與各個溝道層32相耦合。在圖:3B中，用附圖標(biāo)記33A表示在接觸孔形成工藝期間被刻蝕了的第一層間電介質(zhì)層。參見圖3C，在形成有多個溝道接觸34的所得結(jié)構(gòu)上形成第二層間電介質(zhì)層35。在第二層間電介質(zhì)層35上形成用于漏極選擇線的導(dǎo)電層36。導(dǎo)電層36包括彼此 平行并沿第二方向延伸的多個線圖案，并且所述多個線圖案被形成為分別覆蓋多個溝道接 觸34。在形成有導(dǎo)電層36的所得結(jié)構(gòu)的整個表面上形成第三層間電介質(zhì)層37。參見圖3D，刻蝕第三層間電介質(zhì)層37、導(dǎo)電層36、和第二層間電介質(zhì)層35，以形成 分別使多個溝道接觸；34暴露的多個溝槽。在圖3D中，用附圖標(biāo)記35A表示在溝槽形成工藝期間被刻蝕了的第二層間電介質(zhì) 層，用附圖標(biāo)記36A表示被刻蝕了的導(dǎo)電層，并且用附圖標(biāo)記37A表示被刻蝕了的第三層間 電介質(zhì)層。在溝槽的內(nèi)壁上形成柵極電介質(zhì)層38，并且在形成有柵極電介質(zhì)層38的溝槽中 掩埋溝道層。如此，將多個漏極選擇線形成為單層。多個漏極選擇線沿著與溝道結(jié)構(gòu)C相 交叉的方向延伸，并且與溝道接觸34垂直地耦合，從而分別與多個溝道層32相耦合。特別地，形成掩埋在漏極選擇線中具有GAA結(jié)構(gòu)的多個漏極選擇晶體管。通過形 成具有GAA結(jié)構(gòu)并包括柱狀溝道39、包圍溝道39的外周表面的柵極電介質(zhì)層38、以及包圍 其上形成有柵極電介質(zhì)層38的溝道39的外周表面的柵電極的漏極選擇晶體管，與平坦的 漏極選擇晶體管相比，可以減少漏電流的發(fā)生。另外，可以改善漏極選擇線的關(guān)斷特性。另 外，由于多個漏極選擇線形成在同一層上，因此降低了漏極選擇線形成工藝的難度。隨后，在形成有多個漏極選擇線的第三層間電介質(zhì)37A上形成多個位線BL。在漏極選擇線之上形成多個位線BL，從而與漏極選擇晶體管相耦合，并且多個位線BL彼此平行 并沿與溝道結(jié)構(gòu)C相同的方向延伸、即沿第一方向延伸。根據(jù)本發(fā)明的第一示例性實施例，由于溝道接觸34分別與溝道層32以及漏極選 擇線相耦合，因此可以減小漏極選擇線的面積。因此，可以提高存儲器件的集成度。另外， 由于漏極選擇晶體管被形成為具有GAA結(jié)構(gòu)，在所述GAA結(jié)構(gòu)中，柱狀溝道的整個表面被柵 電極覆蓋，因此可以改善漏極選擇晶體管的導(dǎo)通/關(guān)斷特性。圖4A至4C是沿圖2C中的第一方向截取的剖面圖，用于說明根據(jù)本發(fā)明的第二個 示例性實施例的形成漏極選擇線的方法。圖4A至4C主要描述要形成漏極選擇線的區(qū)域， 因此省略對諸如存儲單元的部件的描述。參見圖4A，在襯底40上交替地層疊多個層間電介質(zhì)層41和溝道層42，然后將多 個層間電介質(zhì)層41和溝道層42圖案化為臺階狀，以暴露多個溝道層42。在所得結(jié)構(gòu)的整個表面上形成第一層間電介質(zhì)層43，然后刻蝕第一層間電介質(zhì)層 43以形成分別使多個溝道層42暴露的多個接觸孔。在接觸孔中掩埋導(dǎo)電層，以形成分別與 多個溝道層42相耦合的多個溝道接觸44。使第一層間電介質(zhì)層43凹陷至預(yù)定的深度，以暴露溝道接觸44的上部。參見圖4B，形成柵極電介質(zhì)層45以包圍溝道接觸44的暴露的上部。例如，可以在 第一層間電介質(zhì)層43的上表面以及暴露的溝道接觸44上形成柵極電介質(zhì)層45。另外，柵 極電介質(zhì)層45可以包括通過氧化工藝或沉積工藝形成的氧化物層。圖4B示出柵極電介質(zhì) 層45是通過氧化工藝形成的情況，并且用附圖標(biāo)記44A表示利用氧化工藝而將上部氧化了 的溝道接觸。當(dāng)形成柵極電介質(zhì)層45以包圍溝道接觸44A的上部時，由柵極電介質(zhì)層45所包 圍的溝道接觸44A的上部用作要通過后續(xù)工藝形成的漏極選擇晶體管的溝道。在柵極電介質(zhì)層45上形成用于漏極選擇線的導(dǎo)電層46。導(dǎo)電層46可以被形成為 覆蓋漏極選擇線形成區(qū)域。參見如4C，將導(dǎo)電層46圖案化，以形成彼此平行并沿第二方向延伸的多個漏極選 擇線。此時，可以調(diào)整刻蝕條件來刻蝕導(dǎo)電層46，使得漏極選擇線的高度比柵極電介質(zhì)層 45的高度低。在形成有漏極選擇線的所得結(jié)構(gòu)的整個表面上形成第二層間電介質(zhì)層47?？涛g第 二層間電介質(zhì)層47和柵極電介質(zhì)層45，以形成使漏極選擇晶體管的溝道表面暴露的多個 接觸孔。在多個接觸孔中掩埋導(dǎo)電層，以形成與漏極選擇晶體管的各個溝道相耦合的多個 接觸48。在第二層間電介質(zhì)層47上形成多個位線BL，以使多個位線BL沿與溝道結(jié)構(gòu)C相 同的方向延伸、即沿第一方向延伸，而同時經(jīng)由接觸48與漏極選擇晶體管相耦合。圖5是沿圖2C中的第一方向截取的剖面圖，用于說明根據(jù)本發(fā)明的第三個示例性 實施例的形成漏極選擇線的方法。圖5主要描述要形成漏極選擇線的區(qū)域，因此省略對諸 如存儲單元的部件的描述。參見圖5，在襯底50上交替地形成多個層間電介質(zhì)層51和溝道層52，然后將多個 層間電介質(zhì)層51和溝道層52圖案化為臺階狀，以使多個溝道層52暴露。
在所得結(jié)構(gòu)上形成第一層間電介質(zhì)層53，并隨后刻蝕第一層間電介質(zhì)層53，以形 成分別使多個溝道層52暴露的多個接觸孔。在接觸孔中掩埋導(dǎo)電層，以形成分別與多個溝 道層52相耦合的多個溝道接觸M。使第一層間電介質(zhì)層53凹陷至預(yù)定的深度，以暴露溝道接觸M的上部，并且形成 柵極電介質(zhì)層陽以包圍溝道接觸M的暴露的上部。在柵極電介質(zhì)層55上形成用于漏極選擇線的導(dǎo)電層，然后將導(dǎo)電層圖案化，以形 成分別覆蓋多個漏極接觸M而同時彼此平行并沿第二方向延伸的多個漏極選擇線。在形成有多個漏極選擇線的所得結(jié)構(gòu)上形成第二層間電介質(zhì)層57，并且對所得結(jié) 構(gòu)執(zhí)行平坦化工藝，直到暴露漏極選擇晶體管的溝道為止。將多個位線BL形成為沿與溝道結(jié)構(gòu)C相同的方向延伸、即沿第一方向延伸，而同 時與沿第一方向布置的漏極選擇晶體管的溝道相耦合。圖6是沿圖2C中的第一方向截取的剖面圖，用于說明根據(jù)本發(fā)明的第四個示例性 實施例的形成漏極選擇線的方法。圖6主要描述要形成有漏極選擇線的區(qū)域，因此省略對 諸如存儲單元的部件的描述。參見圖6，在襯底60上交替地形成多個層間電介質(zhì)層61和溝道層62，然后將多個 層間電介質(zhì)層61和溝道層62圖案化為臺階狀，以暴露多個溝道層62。在所得結(jié)構(gòu)上形成第一層間電介質(zhì)層63，并隨后刻蝕第一層間電介質(zhì)層63，以形 成分別使多個溝道層62暴露的多個接觸孔。在多個接觸孔中掩埋導(dǎo)電層，以形成分別與多 個溝道層62相耦合的多個溝道接觸64。在形成有溝道接觸64的所得結(jié)構(gòu)上形成第二層間電介質(zhì)層65，并且在第二層間 電介質(zhì)層65上形成用于初級漏極選擇線(primary drain selection line)的第一導(dǎo)電層 66。將第一導(dǎo)電層66形成為多個線圖案，所述多個線圖案彼此平行并沿第二方向延伸，并 覆蓋多個溝道接觸64中的一些溝道接觸64。例如，將所述多個線圖案形成為交替地覆蓋多 個溝道接觸64。在形成有第一導(dǎo)電層66的所得結(jié)構(gòu)上形成第三層間電介質(zhì)層67，并且在第三層 間電介質(zhì)層67上形成用于次級漏極選擇線(secondary drain selection line)的第二導(dǎo) 電層68。第二導(dǎo)電層68包括多個線圖案，所述多個線圖案彼此平行并沿第二方向延伸，并 覆蓋多個溝道接觸64中的其他的溝道接觸64。例如，可以將第二導(dǎo)電層68布置為不與第
一導(dǎo)電層66重疊。在形成有第二導(dǎo)電層68的所得結(jié)構(gòu)的整個表面上形成第四層間電介質(zhì)層69。刻蝕第四層間電介質(zhì)層69、第二導(dǎo)電層68、第三層間電介質(zhì)層67、以及第二層間 電介質(zhì)層65，或者刻蝕第四層間電介質(zhì)層69、第三層間電介質(zhì)層67、第一導(dǎo)電層66、以及第 二層間電介質(zhì)層65，以形成分別使溝道接觸64的表面暴露的多個溝槽。將所述多個溝槽形成為貫穿第一導(dǎo)電層66或第二導(dǎo)電層68。在溝槽的內(nèi)壁上形成柵極電介質(zhì)層70，并且在形成有柵極電介質(zhì)層70的溝槽中 掩埋溝道層。如此，形成多個漏極選擇線。即，形成了初級漏極選擇線、掩埋在初級漏極選 擇線中的初級漏極選擇晶體管(primary drain selection transistor)、次級漏極選擇 線、以及掩埋在次級漏極選擇線中的次級漏極選擇晶體管(secondary drain selection transistor)0
根據(jù)本發(fā)明的第三示例性實施例，形成了多層的漏極選擇線。圖6示出漏極選擇 線形成于兩層的示例情況?？梢酝ㄟ^考慮漏極選擇線的面積以及存儲器件的集成度來決定 漏極選擇線的層數(shù)。由于多層的漏極選擇線的布置，可以進(jìn)一步減小漏極選擇線的面積。在第四層間電介質(zhì)層69上形成多個位線BL，以使得多個位線BL彼此平行并沿與 溝道結(jié)構(gòu)C相同的方向延伸、即沿第一方向延伸，而同時與漏極選擇晶體管相耦合。圖7是沿圖2C中的第一方向截取的剖面圖，用于說明根據(jù)本發(fā)明的第五個示例性 實施例的形成漏極選擇線的方法。圖7主要描述要形成有漏極選擇線的區(qū)域，因此省略對 諸如存儲單元的部件的描述。參見圖7，在襯底80上交替地層疊多個層間電介質(zhì)層81和溝道層82，然后將多個 層間電介質(zhì)層81和溝道層82圖案化為臺階狀，以暴露多個溝道層82。在所得結(jié)構(gòu)的整個表面上形成第一層間電介質(zhì)層83，并隨后刻蝕第一層間電介質(zhì) 層83，以形成分別使多個溝道層82暴露的多個接觸孔。在接觸孔中掩埋導(dǎo)電層，以形成分 別與多個溝道層82相耦合的多個溝道接觸84。在形成有溝道接觸84的所得結(jié)構(gòu)上形成第二層間電介質(zhì)層85，并且在第二層間 電介質(zhì)層85上形成用于初級漏極選擇線的第一導(dǎo)電層86。第一導(dǎo)電層86具有彼此平行并 沿第二方向延伸的多個線圖案，并且所述多個線圖案中的每個被形成為覆蓋至少兩個相鄰 的溝道接觸84。在形成有第一導(dǎo)電層86的所得結(jié)構(gòu)的整個表面上形成第三層間電介質(zhì)層87。在第三層間電介質(zhì)層87上形成用于次級漏極選擇線的第二導(dǎo)電層88。第二導(dǎo)電 層88具有彼此平行并沿第二方向延伸的多個線圖案，并且所述多個線圖案中的每個被形 成為覆蓋至少兩個相鄰的溝道接觸84。特別地，可以將第二導(dǎo)電層88形成為與第一導(dǎo)電層 86共用一些溝道接觸，并同時與相鄰的第一導(dǎo)電層86重疊。在形成有第二導(dǎo)電層88的所得結(jié)構(gòu)上形成第四層間電介質(zhì)層89?？涛g第四層間電介質(zhì)層89、第二導(dǎo)電層88、第三層間電介質(zhì)層87、第一導(dǎo)電層86、 以及第二層間電介質(zhì)層85，以形成分別使多個溝道接觸84的表面暴露的多個溝槽。將所述多個溝槽形成為貫穿第二導(dǎo)電層88和第一導(dǎo)電層86。在溝槽的內(nèi)壁上形成柵極電介質(zhì)層90，并且在形成有柵極電介質(zhì)層90的溝槽中 掩埋溝道層。如此，形成多個漏極選擇線。圖7示出一個漏極選擇線與兩個溝道層82相耦合的情況。即，初級漏極選擇線與 次級漏極選擇線分別與兩個溝道接觸84相耦合，并被布置為彼此重疊。例如，當(dāng)初級漏極 選擇線⑤與第一溝道接觸①和第二溝道接觸②相耦合，并且初級漏極選擇線⑥與第三溝道 接觸③和第四溝道接觸④相耦合時，次級漏極選擇線⑦形成為與第二溝道接觸②和第三溝 道接觸③相耦合。因此，通過初級漏極選擇線⑤、⑥和次級漏極選擇線⑦的組合，可以選擇 期望的溝道層82。S卩，初級漏極選擇線和次級漏極選擇線分別與至少兩個溝道接觸84相耦合，并且 彼此重疊以共用一些溝道接觸84。在第四層間電介質(zhì)層89上形成多個位線BL，以使得多個位線BL彼此平行沿與溝 道結(jié)構(gòu)C相同的方向延伸、即沿第一方向延伸，并同時與漏極選擇晶體管相耦合。圖8是沿圖2D中的第一方向截取的剖面圖，用于說明根據(jù)本發(fā)明的第六個示例性實施例的形成漏極選擇線的方法。圖8主要描述要形成有漏極選擇線的區(qū)域，因此省略對 諸如存儲單元的部件的描述。參見圖8，在襯底90上形成存儲塊隔離絕緣層100?？涛g存儲塊隔離絕緣層100 的串形成區(qū)，以形成由預(yù)定的間距分隔開的多個溝槽。沿著溝槽的被刻蝕了的表面交替地形成多個層間電介質(zhì)層91和溝道層92。此時， 沿著溝槽的內(nèi)壁形成多個層間電介質(zhì)層91和溝道層92。執(zhí)行平坦化工藝，直至暴露存儲塊隔離絕緣層100的表面為止。然后，使沿著溝槽 的內(nèi)壁順序地層疊的多個溝道層92暴露。另外，在相鄰的溝道中掩埋的多個層間電介質(zhì)層 91和溝道層92借助于存儲塊隔離壁⑧而彼此隔離開。根據(jù)本發(fā)明的第六示例性實施例，可 以使多個溝道層92暴露而不需要獨立的圖案化工藝。在本示例性實施例中，描述了在將存儲塊隔離絕緣層100形成在襯底90上之后形 成溝槽。然而，本發(fā)明并非局限于此。另外，在通過刻蝕襯底90形成溝槽之后，可以交替地 層疊多個層間電介質(zhì)層91和溝道層92。在此情況下，可以在形成層間電介質(zhì)層91之后形 成溝道層92。在所得結(jié)構(gòu)的整個表面上形成第一層間電介質(zhì)層93，然后刻蝕第一層間電介質(zhì)層 93以形成分別使多個溝道層92暴露的多個接觸孔。在接觸孔中掩埋導(dǎo)電層，以形成分別與 多個溝道層92相耦合的多個溝道接觸94。在形成有溝道接觸94的所得結(jié)構(gòu)上形成第二層間電介質(zhì)層95，并且在第二層間 電介質(zhì)層95上形成用于漏極選擇線的導(dǎo)電層96。導(dǎo)電層96包括多個線圖案，所述多個線 圖案彼此平行并沿第二方向延伸，并且分別覆蓋多個溝道接觸94。在形成有導(dǎo)電層96的所得結(jié)構(gòu)的整個表面上形成第三層間電介質(zhì)層97?？涛g第三層間電介質(zhì)層97、導(dǎo)電層96、以及第二層間電介質(zhì)層95，以形成多個溝 槽，并且在溝槽的內(nèi)壁上形成柵極電介質(zhì)層98。在其中形成有柵極電介質(zhì)層98的溝槽中掩 埋溝道層。如此，將多個漏極選擇線形成為分別經(jīng)由多個溝道接觸94而與多個溝道層92 相耦合。將多個位線BL形成為彼此平行并沿第一方向延伸。根據(jù)本發(fā)明的示例性實施例，形成了這樣的漏極選擇晶體管包括柱狀溝道、包圍 溝道的外周表面的柵極電介質(zhì)層、以及包圍形成有柵極電介質(zhì)層的溝道的外周表面的柵電 極，使得漏極選擇晶體管具有GAA結(jié)構(gòu)。因此，與平坦的漏極選擇晶體管相比，可以減少泄 漏電流的發(fā)生。另外，可以改善漏極選擇晶體管的關(guān)斷特性。另外，由于多個漏極選擇晶體 管形成于同一層，因此降低了漏極選擇線形成工藝的難度。另外，由于多個溝道層分別經(jīng)由溝道接觸而與多個漏極選擇線相耦合，因此可以 減小漏極選擇線的面積。因此，可以提高存儲器件的集成度。另外，由于漏極選擇晶體管被 形成為具有GAA結(jié)構(gòu)，在所述GAA結(jié)構(gòu)中，柵電極包圍柱狀溝道的整個表面，因此可以改善 漏極選擇晶體管的導(dǎo)通/關(guān)斷特性。在下文中，參照圖9A至9C，將基于參照圖5至圖7——即第一至第五示例性實施 例——而進(jìn)行的描述來詳細(xì)說明根據(jù)本發(fā)明的示例性實施例的漏極選擇線和漏極選擇晶 體管。為了便于解釋，圖9A至9C主要描述漏極選擇線和漏極選擇晶體管，因此不詳細(xì)示出 諸如存儲單元的部件。
根據(jù)下面描述的本發(fā)明的示例性實施例，選擇線可以由低電阻的金屬性層形成， 以便降低其電阻。另外，可以在選擇線與選擇晶體管的柵極電介質(zhì)層之間插入由多晶硅層 形成的柵電極，以實質(zhì)地防止選擇線與柵極電介質(zhì)層之間的直接接觸，從而實質(zhì)地防止當(dāng) 由低電阻的金屬性層來形成選擇線時可能出現(xiàn)的漏極選擇晶體管故障。圖9A是可以參照圖5來描述的根據(jù)本發(fā)明的示例性實施例的具有漏極選擇線和 漏極選擇晶體管的3D非易失性存儲器件的剖面圖。參見圖9A，根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件包括多個溝道結(jié) 構(gòu)C、第一層間電介質(zhì)層203、多個溝道接觸204、多個漏極選擇線206、以及多個漏極選擇晶 體管DST。溝道結(jié)構(gòu)C中的每個包括交替層疊在襯底200上的多個溝道層202和層間電介 質(zhì)層201。第一層間電介質(zhì)層203形成在襯底200上，從而覆蓋所述多個溝道結(jié)構(gòu)C。通過 貫穿第一層間電介質(zhì)層203而形成多個溝道接觸204，并且多個溝道接觸204在溝道結(jié)構(gòu)C 的兩側(cè)分別與多個溝道層202耦合。漏極選擇線206形成為跨過溝道結(jié)構(gòu)C，并且包括例如 金屬性層的低電阻材料。具有GAA結(jié)構(gòu)的多個漏極選擇晶體管DST形成為貫穿漏極選擇線 206，且與溝道接觸204相耦合。在此，例如金屬性層的低電阻材料包括從金屬層、金屬氧化 物層、金屬氮化物層、和金屬硅化物層中選擇的任何一種，或者這些層的多層。另外，根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件還包括第二層間電介 質(zhì)層205和位線BL。第二層間電介質(zhì)層205形成在第一層間電介質(zhì)層203上，從而覆蓋所 述多個漏極選擇線206和漏極選擇晶體管DST ；而位線BL形成在漏極選擇線206之上，即 形成在第二層間電介質(zhì)層205上，從而跨過漏極選擇線206，并與漏極選擇晶體管DST相耦合。具有GAA結(jié)構(gòu)的漏極選擇晶體管DST中的每個包括與溝道接觸204垂直地耦合的 柱狀溝道209、包圍柱狀溝道209的柵極電介質(zhì)層208、以及包圍柵極電介質(zhì)層208的柵電 極207。柵電極207可以由硅層形成，以實質(zhì)地防止由金屬性層形成的漏極選擇線206與柵 極電介質(zhì)層208接觸，并改善它們之間的接觸特性。例如，所述硅層可以包括多晶硅層。在本發(fā)明的示例性實施例中，漏極選擇線206形成為包圍柵電極207。在此，包括 金屬性層的漏極選擇線206不僅用作互連，而且還在與柵電極207相接觸的區(qū)域中用作漏 極選擇晶體管DST的另一個柵電極。此時，由于金屬性層具有比硅層低的電阻，因此可以通 過漏極選擇線206來改善漏極選擇晶體管DST的柵電極207的電阻特性。其結(jié)果是，可以 改善漏極選擇晶體管DST的操作特性。漏極選擇線206具有包圍漏極選擇晶體管DST的柵電極207并且與沿第二方向布 置的柵電極207相耦合的結(jié)構(gòu)。另外，漏極選擇線206具有沿著與溝道結(jié)構(gòu)C相交叉的方 向延伸的結(jié)構(gòu)。在具有上述結(jié)構(gòu)的3D非易失性存儲器件中，由于漏極選擇晶體管DST具有GAA結(jié) 構(gòu)，因此與平坦的漏極選擇晶體管相比，可以減少泄漏電流的發(fā)生。另外，可以改善漏極選 擇晶體管DST的關(guān)斷特性。另外，可以減小漏極選擇晶體管DST所占用的面積，從而增加存 儲器件的集成度。另外，由于多個漏極選擇線206和漏極選擇晶體管DST布置在同一層，因 此可以降低用于形成漏極選擇線206和漏極選擇晶體管DST的工藝的難度。另外，由于漏 極選擇線206是由低電阻的金屬性層形成的，因此可以改善漏極選擇線206的信號傳輸性 能。另外，由于包圍柱狀溝道209的柵極電介質(zhì)層208被由硅層所形成的柵電極207包圍，并且由金屬性層形成的漏極選擇線206具有包圍柵電極207的結(jié)構(gòu)，因此可以實質(zhì)地防止 由于柵極電介質(zhì)層208與漏極選擇線206的直接接觸而導(dǎo)致的漏極選擇晶體管的故障。圖9B是可以參照圖6來描述的根據(jù)本發(fā)明的另一個示例性實施例的具有漏極選 擇線和漏極選擇晶體管的3D非易失性存儲器件的剖面圖。在下文，為了便于解釋，將使用 與圖9A相同的附圖標(biāo)記來表示與圖9A相同的部件。參見圖9B，根據(jù)本發(fā)明的另一個示例性實施例的3D非易失性存儲器件包括多個 溝道結(jié)構(gòu)C、第一層間電介質(zhì)層203、多個溝道接觸204、多個初級漏極選擇線206和多個次 級漏極選擇線211、以及多個漏極選擇晶體管DST。溝道結(jié)構(gòu)C中的每個包括交替層疊在襯 底200上的多個溝道層202和層間電介質(zhì)層201。第一層間電介質(zhì)層203形成在襯底200 上，從而覆蓋所述多個溝道結(jié)構(gòu)C。多個溝道接觸204貫穿第一層間電介質(zhì)層203而形成， 并且在溝道結(jié)構(gòu)C的兩側(cè)分別與多個溝道層202耦合。初級漏極選擇線206和次級漏極選 擇線211跨過溝道結(jié)構(gòu)C，并且由金屬性層形成。漏極選擇晶體管DST通過貫穿初級漏極選 擇線206或次級漏極選擇線211而與溝道接觸204相耦合，并且漏極選擇晶體管DST具有 GAA結(jié)構(gòu)。根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件還包括位線BL，所述位線BL 形成在初級漏極選擇線206和次級漏極選擇線211之上，跨過初級漏極選擇線206和次級 漏極選擇線211，并且與漏極選擇晶體管DST相耦合。下面詳細(xì)描述對初級漏極選擇線206和次級漏極選擇線211的布置。初級漏極選 擇線206形成在第一層間電介質(zhì)層203上，并且經(jīng)由漏極選擇晶體管DST而與多個溝道接 觸204中的一些溝道接觸204相耦合。次級漏極選擇線211形成在第二層間電介質(zhì)層205 上，經(jīng)由漏極選擇晶體管DST而與其他的溝道接觸204相耦合，并且被布置為不與初級漏極 選擇線206重疊。根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件還包括覆蓋次級漏 極選擇線211的第三層間電介質(zhì)層210。具有GAA結(jié)構(gòu)的漏極選擇晶體管DST包括與溝道接觸204垂直耦合的柱狀溝道 209、包圍柱狀溝道209的柵極電介質(zhì)層208、以及包圍柵極電介質(zhì)層208的柵電極207。柵 電極207可以由硅層形成，以實質(zhì)地防止由金屬性層形成的初級漏極選擇線206和次級漏 極選擇線211與柵極電介質(zhì)層208相接觸，從而改善它們之間的接觸特性。例如，硅層可以
包括多晶硅層。在本發(fā)明的示例性實施例中，初級漏極選擇線206和次級漏極選擇線211形成為 包圍柵電極207。包括金屬性層的初級漏極選擇線206和次級漏極選擇線211不僅用作互 連，而且還在與柵電極207相接觸的區(qū)域中用作漏極選擇晶體管DST的另一個柵電極。此 時，由于金屬性層具有比硅層低的電阻，因此可以通過初級漏極選擇線206和次級漏極選 擇線211來改善漏極選擇晶體管DST的柵電極207的電阻特性。其結(jié)果是，可以改善漏極 選擇晶體管DST的操作特性。初級漏極選擇線206和次級漏極選擇線211具有包圍漏極選擇晶體管DST的柵電 極207并與沿第二方向布置的柵電極207耦合的結(jié)構(gòu)。另外，初級漏極選擇線206和次級 漏極選擇線211具有沿著與溝道結(jié)構(gòu)C相交叉的方向延伸的結(jié)構(gòu)。圖9B中具有上述結(jié)構(gòu)的3D非易失性存儲器件可以表現(xiàn)出圖9A所示的3D非易 失性存儲器件所實現(xiàn)的效果。另外，由于初級漏極選擇線206和次級漏極選擇線211布置 得彼此不重疊并且位于不同的層，因此可以更易于保證每層所形成的漏極選擇線之間的距離，由此降低形成工藝的難度。另外，圖9B所示的3D非易失性存儲器件具有的優(yōu)點是，與 圖9A所示的3D非易失性存儲器件相比，可以減小漏極選擇線所占用的面積。作為參考，圖9B圖示出漏極選擇線形成于兩層的示例情況。然而，這是為了便于 解釋而提供的實例，也可以通過考慮要形成漏極選擇線的區(qū)域以及存儲器件的集成度來決 定漏極選擇線的層數(shù)。圖9C是可以參照圖7來描述的根據(jù)本發(fā)明的另一個示例性實施例的具有漏極選 擇線和漏極選擇晶體管的3D非易失性存儲器件的剖面圖。在下文，為了便于解釋，將使用 與圖9A和9B相同的附圖標(biāo)記來表示與圖9A和9B相同的部件。參見圖9C，根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件包括多個溝道結(jié) 構(gòu)C、第一層間電介質(zhì)層203、多個溝道接觸204、多個初級漏極選擇線212和多個次級漏極 選擇線213、以及多個漏極選擇晶體管DST。溝道結(jié)構(gòu)C中的每個包括交替層疊在襯底200 上的多個溝道層202和層間電介質(zhì)層201。第一層間電介質(zhì)層203形成在襯底200上，以覆 蓋多個溝道結(jié)構(gòu)C。多個溝道接觸204貫穿第一層間電介質(zhì)層203而形成，并且在溝道結(jié)構(gòu) C的兩側(cè)分別與多個溝道層202耦合。初級漏極選擇線212和次級漏極選擇線213橫跨在 溝道結(jié)構(gòu)C上方，并且由金屬性層形成。漏極選擇晶體管DST貫穿初級漏極選擇線212或 次級漏極選擇線213而與溝道接觸204相耦合，并且具有GAA結(jié)構(gòu)。根據(jù)本發(fā)明的示例性 實施例的3D非易失性存儲器件還包括位線BL，所述位線BL形成在初級漏極選擇線212和 次級漏極選擇線213之上，以跨過初級漏極選擇線212和次級漏極選擇線213，并且所述位 線BL與漏極選擇晶體管DST相耦合。下面描述對初級漏極選擇線212和次級漏極選擇線213的布置。初級漏極選擇線 212中的每個形成在第一層間電介質(zhì)層203上，并且經(jīng)由漏極選擇晶體管DST而與多個溝 道接觸204中的至少兩個相鄰的溝道接觸204相耦合。次級漏極選擇線213中的每個形成 在第二層間電介質(zhì)層205上，并且經(jīng)由漏極選擇晶體管DST而與多個溝道接觸204中的至 少兩個相鄰的溝道接觸204相耦合。根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件 還包括覆蓋次級漏極選擇線213的第三層間電介質(zhì)層210。也就是說，初級漏極選擇線212 和次級漏極選擇線213分別與至少兩個溝道接觸204相耦合，并且具有彼此重疊的結(jié)構(gòu)，以 共用一些溝道接觸204。更具體而言，初級漏極選擇線212和次級漏極選擇線213分別與至少兩個溝道接 觸204相耦合，并且被布置為彼此重疊。例如，當(dāng)初級漏極選擇線⑤與第一溝道接觸①和第 二溝道接觸②相耦合，并且初級漏極選擇線⑥與第三溝道接觸③和第四溝道接觸④相耦合 時，次級漏極選擇線⑦可以與第二溝道接觸②和第三溝道接觸③相耦合。因此，可以通過初 級漏極選擇線⑤、⑥以及次級漏極選擇線⑦的組合來選擇期望的溝道層202。具有GAA結(jié)構(gòu)的漏極選擇晶體管DST包括與溝道接觸204垂直耦合的柱狀溝道 209、包圍柱狀溝道209的柵極電介質(zhì)層208、以及包圍柵極電介質(zhì)層208的柵電極207。柵 電極207可以由硅層形成，以實質(zhì)地防止由金屬性層形成的初級漏極選擇線212和次級漏 極選擇線213與柵極電介質(zhì)層208相接觸，從而改善它們之間的接觸特征。例如，硅層可以 包括多晶硅層。在本發(fā)明的示例性實施例中，初級漏極選擇線212和次級漏極選擇線213形成為 包圍柵電極207。包括金屬性層的初級漏極選擇線212和次級漏極選擇線213不僅用作互
20連，而且還在與柵電極207相接觸的區(qū)域中用作漏極選擇晶體管DST的另一個柵電極。此 時，由于金屬性層具有比硅層低的電阻，因此可以通過初級漏極選擇線212和次級漏極選 擇線213來改善漏極選擇晶體管DST的柵電極207的電阻特性。其結(jié)果是，可以改善漏極 選擇晶體管DST的操作特性。初級漏極選擇線212和次級漏極選擇線213具有包圍漏極選擇晶體管DST的柵電 極207并且與沿第二方向布置的柵電極207相耦合的結(jié)構(gòu)。另外，初級漏極選擇線212和 次級漏極選擇線213具有沿著與溝道結(jié)構(gòu)C相交叉的方向延伸的結(jié)構(gòu)。圖9C中的具有上述結(jié)構(gòu)的3D非易失性存儲器件可以表現(xiàn)出圖9A所示的3D非 易失性存儲器件所實現(xiàn)的效果。另外，由于初級漏極選擇線212和次級漏極選擇線213布 置在不同的層中，分別與至少兩個或更多個溝道接觸204相耦合，并且共用一些溝道接觸 204，因此可以更易于保證在每層所形成的漏極選擇線之間的距離，從而降低形成工藝的難 度。另外，由于與圖9A和9B所示的3D非易失性存儲器件相比增加了漏極選擇線的容量， 因此圖9C所示的3D非易失性存儲器件具有的優(yōu)點是，可以有效地改善漏極選擇線的信號 傳輸特性，并且可以減少形成漏極選擇線所占用的面積。下面將詳細(xì)描述用于制造圖9A至9C的漏極選擇線和漏極選擇晶體管的方法。為 了便于解釋，以用于制造具有圖9A所示的結(jié)構(gòu)的3D非易失性存儲器件的方法為例。相應(yīng) 地，基于下面描述的方法，本領(lǐng)域技術(shù)人員將會容易理解用于制造具有圖9B和9C所示的結(jié) 構(gòu)的3D非易失性存儲器件的方法。圖IOA至IOF是說明根據(jù)本發(fā)明的示例性實施例的用于制造3D非易失性存儲器 件的方法的剖面圖。圖IOA至IOF是沿著圖2C的第一方向截取的，并且圖IOA至IOF主要 描述要形成漏極選擇線的區(qū)域，因此省略對諸如存儲單元的部件的描述。參見圖10A，在襯底300上交替地層疊多個層間電介質(zhì)301和溝道層302。將多個 層間電介質(zhì)層301和溝道層302圖案化，以形成多個溝道結(jié)構(gòu)C，并且相鄰的溝道結(jié)構(gòu)C分 別包括被隔離開的溝道層302。特別地，形成在最下層的溝道層302被層間電介質(zhì)層301彼 此隔離開，并且各個溝道層302通過后續(xù)的工藝而與溝道接觸相耦合。將多個層間電介質(zhì)層301和溝道層302圖案化為臺階狀，以暴露多個溝道層302。 在所得結(jié)構(gòu)的整個表面上形成第一電介質(zhì)層303。在圖IOA中，WL_0至WL_N表示字線，SSL 表示源極選擇線，SL表示源極線?？涛g第一層間電介質(zhì)層303，以形成分別使多個溝道層302暴露的多個接觸孔，并 且在所述多個接觸孔中掩埋導(dǎo)電層，以形成分別與多個溝道層302相耦合的多個溝道接觸 304。可以將溝道接觸304形成為在溝道結(jié)構(gòu)C的兩側(cè)分別與所述多個溝道層302相耦合。參見圖10B，在形成有多個溝道接觸304的所得結(jié)構(gòu)上形成第二層間電介質(zhì)層 305，并且在第二層間電介質(zhì)層305上形成多個漏極選擇線306。此時，漏極選擇線306可以 包括多個線圖案，通過以下工藝來形成所述多個線圖案在第二層間電介質(zhì)層305的整個 表面上沉積用于漏極選擇線的導(dǎo)電層，然后選擇性地刻蝕導(dǎo)電層，以形成彼此平行并沿第 二方向延伸的多個線圖案。將多個漏極選擇線306形成為覆蓋沿著第二方向而布置的溝道 接觸304。漏極選擇晶體管306由低電阻的導(dǎo)電金屬性層形成，以改進(jìn)存儲器件的信號傳輸 特性。導(dǎo)電金屬性層包括從諸如W或銅Cu的金屬層、諸如IiO2的金屬氧化物層、諸如TiN的金屬氮化物層、以及諸如WSixW金屬硅化物層中選擇的任何一種，或者層疊有兩種或更 多種這些層的多層。作為參考，在現(xiàn)有的3D非易失性存儲器件使用多晶硅層作為漏極選擇 線306的情況下，存儲器件的信號傳輸特性由于多晶硅層的高電阻而變差。在形成有漏極選擇線306的所得結(jié)構(gòu)的整個表面上形成第三層間電介質(zhì)層307。參見圖10C，選擇性地刻蝕第三層間電介質(zhì)層307和漏極選擇線306，以形成使多 個溝道接觸304之上的第二層間電介質(zhì)層305暴露的多個孔308。也就是說，孔308具有貫 穿漏極選擇線306的中心并且使溝道接觸304之上的第二層間電介質(zhì)層305暴露的結(jié)構(gòu)。 在下文，分別用附圖標(biāo)記307A和306A表示經(jīng)刻蝕的第三層間電介質(zhì)層307以及和經(jīng)刻蝕 的漏極選擇線306?？?08提供了要形成用于漏極選擇晶體管的柵電極、柵極電介質(zhì)層、以及柱狀溝 道的空間，并且孔308被形成為具有比溝道接觸304寬而比漏極選擇線306窄的寬度。參見圖10D，沿著形成有孔308的所得結(jié)構(gòu)的表面形成例如硅層的柵極導(dǎo)電 層。例如，以使得柵極導(dǎo)電層保留在孔308的側(cè)壁上的方式來執(zhí)行例如回蝕工藝的減薄 (slimming)工藝，從而形成由硅層形成的漏極選擇晶體管的柵電極309。參見圖10E，以將柵電極309的上表面設(shè)置為比第三層間電介質(zhì)層307A的上表面 低的高度的方式，對柵電極309進(jìn)行過刻蝕(over-etch)。執(zhí)行此工藝是為了防止柵電極 309與要由后續(xù)工藝形成的位線之間發(fā)生短路。在此，將柵電極309的上表面設(shè)置為比漏極 選擇線306A的上表面高的高度，從而阻止漏極選擇線306A與要由后續(xù)工藝形成的柵極電 介質(zhì)層的直接接觸。在下文，用附圖標(biāo)記309A表示被過刻蝕了的柵電極309。刻蝕在形成柵電極309A之后經(jīng)由孔308而暴露的第二層間電介質(zhì)層305，以暴露 溝道接觸304。在下文中，用附圖標(biāo)記308A表示被延伸而暴露溝道接觸304的孔308，并且 用附圖標(biāo)記305A表示被刻蝕了的第二層間電介質(zhì)層305。與此同時，可以按照如上所述單獨執(zhí)行或者同時執(zhí)行柵電極309A的過刻蝕工藝， 以及用于使溝道接觸304暴露的第二層間電介質(zhì)層305的刻蝕工藝。參見圖10F，沿著形成有柵電極309A的所得結(jié)構(gòu)的表面形成絕緣層310，并且執(zhí)行 例如回蝕工藝的減薄工藝，以在孔308A的側(cè)壁上形成柵極電介質(zhì)層310。此時，由金屬性層 形成的漏極選擇線306A借助于在孔308A的側(cè)壁上形成的柵電極309A而不與柵極電介質(zhì) 層310接觸。用溝道層填充形成有柵極電介質(zhì)層310的孔308A，以形成多個柱狀溝道311。相 應(yīng)地，多個漏極選擇線306A被布置在同一層中，并且具有GAA結(jié)構(gòu)的多個漏極選擇晶體管 DST貫穿漏極選擇線而形成，從而與溝道接觸304相耦合。多個漏極選擇線306A沿與溝道 結(jié)構(gòu)C相交叉的方向延伸、即沿第二方向延伸，并且經(jīng)由貫穿漏極選擇線306A的漏極選擇 晶體管DST而與溝道接觸304和溝道層302相耦合。結(jié)果是，漏極選擇晶體管DST具有這樣的結(jié)構(gòu)所述結(jié)構(gòu)包括與溝道接觸304相耦 合的柱狀溝道311、包圍柱狀溝道311的柵極電介質(zhì)層310、以及包圍柵極電介質(zhì)層310并 由硅層形成的柵電極309A，而漏極選擇線306A包圍柵電極309A并由低電阻金屬性層形成。在形成有漏極選擇線306A的第三層間電介質(zhì)層307A上形成多個位線BL。多個位 線BL形成在漏極選擇線306A之上，與漏極選擇晶體管DST相耦合，并且彼此平行并沿與溝 道結(jié)構(gòu)C相同的方向延伸、即沿第一方向延伸。
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圖IlA至IlE是說明根據(jù)本發(fā)明的另一個示例性實施例的用于制造3D非易失性 存儲器件的方法的剖面圖。圖IlA至IlE是沿著圖2C的第一方向截取的，并且圖IlA至 IlE主要描述要形成漏極選擇線的區(qū)域，因此省略對諸如存儲單元的部件的描述。參見圖11A，在襯底400上交替地層疊多個層間電介質(zhì)401和溝道層402。將多個 層間電介質(zhì)層401和溝道層402圖案化，以形成多個溝道結(jié)構(gòu)C，并且相鄰的溝道結(jié)構(gòu)C分 別包括被隔離開的溝道層402。特別地，形成在最下層的溝道層402被層間電介質(zhì)層401彼 此隔離開，并且各個溝道層402通過后續(xù)的工藝與溝道接觸相耦合。將多個層間電介質(zhì)層401和溝道層402圖案化為臺階狀，以暴露溝道層402。在所 得結(jié)構(gòu)的整個表面上形成第一電介質(zhì)層403。在圖IOA中，WL_0至WL_N表示字線，SSL表 示源極選擇線，SL表示源極線?？涛g第一層間電介質(zhì)層403，以形成分別使多個溝道層402暴露的多個接觸孔。在 下文中，用附圖標(biāo)記403A表示形成有接觸孔的第一層間電介質(zhì)層403。在所述多個接觸孔中掩埋導(dǎo)電層，以形成分別與多個溝道層402相耦合的多個溝 道接觸404?？梢詫系澜佑|404形成為在溝道結(jié)構(gòu)C的兩側(cè)分別與所述多個溝道層402 相耦合。參見圖11B，使第一層間電介質(zhì)層403A凹陷至預(yù)定的厚度，使得溝道接觸404的一 部分從第一層間電介質(zhì)層403A突出。此時，溝道接觸404的從第一層間電介質(zhì)層403A突 出的一部分用作漏極選擇晶體管的柱狀溝道404A。在下文，用附圖標(biāo)記4(X3B表示凹陷的第 一層間電介質(zhì)層403A。在柱狀溝道404A的表面上形成柵極電介質(zhì)層405。此時，柵極電介質(zhì)層405可以 由從氧化物層、氮化物層、以及氧氮化物層中選擇的任何一種單層形成，或者由層疊有兩種 或更多種這些層的多層形成。例如，當(dāng)要由氧化物層來形成柵極電介質(zhì)層405時，可以通過 將柱狀溝道404A的表面氧化或通過執(zhí)行氧化物沉積工藝來形成柵極電介質(zhì)層405。參見圖11C，沿著形成有柵極電介質(zhì)層405的所得結(jié)構(gòu)的表面形成柵極導(dǎo)電層，并 且執(zhí)行例如回蝕工藝的減薄工藝，以形成包圍柱狀溝道404A的側(cè)壁的柵電極406，柵電極 406與柱狀溝道404A之間具有柵極電介質(zhì)層405。此時，柵電極406可以由例如多晶硅層 的硅層形成。另外，以將柵電極406的上表面設(shè)置為比柱狀溝道404A的上表面低的高度的 方式，來形成柵電極406。如此，形成了具有GAA的多個漏極選擇晶體管DST。參見圖1ID，將用于漏極選擇線的導(dǎo)電層形成為將柱狀溝道404A之間的空間部分 地填充。也就是說，在第一層間電介質(zhì)層4(X3B上形成導(dǎo)電層，使得所述導(dǎo)電層具有比柵電 極406薄的厚度。此時，用于漏極選擇線的導(dǎo)電層由低電阻金屬性層形成。可以由以下的 一系列工藝來形成導(dǎo)電層在襯底400的整個表面上沉積導(dǎo)電層，然后執(zhí)行例如回蝕工藝 的減薄工藝。選擇性地刻蝕部分地填充柱狀溝道404A之間的空間的用于漏極選擇線的導(dǎo)電 層，以形成多個漏極選擇線407，所述多個漏極選擇線407包圍各個柵電極406，并與沿第二 方向布置的多個柵電極406耦合。也就是說，漏極選擇線407具有沿第二方向延伸并經(jīng)由 貫穿漏極選擇線407的漏極選擇晶體管DST而與溝道接觸404相耦合的結(jié)構(gòu)。結(jié)果是，漏極選擇晶體管DST具有這樣的結(jié)構(gòu)所述結(jié)構(gòu)包括與溝道接觸404相耦合的柱狀溝道404A、包圍柱狀溝道404A的柵極電介質(zhì)層405、以及包圍柵極電介質(zhì)層405 且由硅層形成的柵電極406。另外，漏極選擇線407具有包圍柵電極406的結(jié)構(gòu)，并且漏極 選擇線407由低電阻金屬性層形成。參見圖IlE，在第一層間電介質(zhì)層40 上形成第二層間電介質(zhì)層408，并且執(zhí)行平 坦化工藝，直至暴露柱狀溝道404A的上表面為止。此時，可以使用化學(xué)機(jī)械拋光(CMP)工 藝作為平坦化工藝。在第二電介質(zhì)層408上形成多個位線BL，以使多個位線BL跨過多個漏極選擇線 407，而同時與漏極選擇晶體管DST相耦合。根據(jù)本發(fā)明的示例性實施例，由于選擇線由低電阻金屬性層形成，因此可以改善 選擇線的信號傳輸特性。另外，借助于由硅層形成的柵電極而將包圍著柱狀溝道的柵極電 介質(zhì)層包圍，并且由金屬性層形成的選擇線包圍著柵電極。因此，可以實質(zhì)地防止由于柵極 電介質(zhì)層與由金屬性層形成的選擇線直接接觸而導(dǎo)致的選擇晶體管的故障。如上所述，根據(jù)本發(fā)明的示例性實施例的3D非易失性存儲器件及其制造方法使 多個選擇線經(jīng)由多個溝道接觸而與多個溝道層耦合，從而減小選擇晶體管的面積，并抑制 選擇晶體管中的泄漏電流的發(fā)生。另外，根據(jù)本發(fā)明的示例性實施例的選擇晶體管被形成為具有全包圍柵極(GAA)， 因此與平坦的選擇晶體管相比，減少了泄漏電流的發(fā)生。此外，可以改善選擇晶體管的關(guān)斷 特性。由于多個漏極選擇線形成于同一層，因此降低了漏極選擇線形成工藝的難度。另外，多個選擇線和多個選擇晶體管形成在同一層，因此可以簡化用于形成選擇 線和選擇晶體管的工藝。另外，本發(fā)明的示例性實施例的選擇線由低電阻金屬性層形成，以改善選擇線的 信號傳輸特性。另外，本發(fā)明的示例性實施例的柵電極由硅層形成，并插在選擇線與選擇晶體管 的柵極電介質(zhì)層之間，以便實質(zhì)地防止選擇線與柵極電介質(zhì)層之間的直接接觸，從而實質(zhì) 地防止在當(dāng)由低電阻金屬性層來形成選擇線時可能發(fā)生的選擇晶體管故障。雖然已經(jīng)參照具體的實施例描述了本發(fā)明，但是對于本領(lǐng)域技術(shù)人員而言明顯的 是，在不脫離所附權(quán)利要求所限定的本發(fā)明的主旨和范圍的前提下，可以進(jìn)行各種變化和 修改。
權(quán)利要求
1.一種3D非易失性存儲器件，包括多個溝道結(jié)構(gòu)，所述多個溝道結(jié)構(gòu)中的每個包括交替層疊的多個溝道層和多個層間電 介質(zhì)層；多個溝道接觸，所述多個溝道接觸分別與所述多個溝道層相耦合；以及 多個選擇線，所述多個選擇線與所述多個溝道接觸垂直地耦合并跨過所述多個溝道結(jié)構(gòu)。
2.如權(quán)利要求1所述的3D非易失性存儲器件，還包括多個選擇晶體管，所述多個選擇 晶體管掩埋在所述多個選擇線中，且與所述溝道接觸相耦合。
3.如權(quán)利要求2所述的3D非易失性存儲器件，其中，所述選擇晶體管具有全包圍柵極 結(jié)構(gòu)。
4.如權(quán)利要求2所述的3D非易失性存儲器件，其中，所述選擇晶體管中的每個包括與 所述多個溝道接觸中相應(yīng)的溝道接觸相耦合的柱狀溝道。
5.如權(quán)利要求2所述的3D非易失性存儲器件，其中，所述選擇晶體管中的每個包括 柱狀溝道，所述柱狀溝道與所述多個溝道接觸中相應(yīng)的溝道接觸相耦合；柵極電介質(zhì)層，所述柵極電介質(zhì)層包圍所述柱狀溝道；以及 柵電極，所述柵電極包圍所述柵極電介質(zhì)層。
6.如權(quán)利要求2所述的3D非易失性存儲器件，還包括位線，所述位線形成在所述選擇 線之上，經(jīng)由所述選擇晶體管與所述溝道接觸相耦合，并跨過所述選擇線。
7.如權(quán)利要求6所述的3D非易失性存儲器件，其中，所述位線沿與所述溝道結(jié)構(gòu)相同 的方向延伸。
8.如權(quán)利要求1所述的3D非易失性存儲器件，其中，所述選擇線中的每個是漏極選擇線。
9.如權(quán)利要求1所述的3D非易失性存儲器件，其中，所述選擇線被形成為單層，且分別 與所述多個溝道接觸相耦合。
10.如權(quán)利要求1所述的3D非易失性存儲器件，其中，所述選擇線被形成為多介層。
11.如權(quán)利要求10所述的3D非易失性存儲器件，其中，所述選擇線包括 多個第一選擇線，所述多個第一選擇線分別與一個或更多個溝道接觸相耦合；以及 多個第二選擇線，所述多個第二選擇線在所述第一選擇線之上形成，并分別與其他的溝道接觸相耦合，其中所述第一選擇線與所述第二選擇線彼此不重疊。
12.如權(quán)利要求10所述的3D非易失性存儲器件，其中，所述選擇線包括多個第一選擇線，所述多個第一選擇線中的每個與至少兩個相鄰的溝道接觸相耦合；以及多個第二選擇線，所述多個第二選擇線形成在所述第一選擇線之上，并且所述多個第 二選擇線中的每個與至少兩個相鄰的溝道接觸相耦合，其中所述第一選擇線與所述第二選 擇線部分地共用溝道接觸。
13.如權(quán)利要求1所述的3D非易失性存儲器件，其中，所述溝道結(jié)構(gòu)被圖案化為臺階狀 以暴露所述多個溝道層。
14.如權(quán)利要求1所述的3D非易失性存儲器件，其中，所述多個溝道層和所述多個層間 電介質(zhì)層沿著通過對襯底進(jìn)行刻蝕而形成的溝槽的被刻蝕的表面交替地層疊，以形成所述多個溝道結(jié)構(gòu)。
15.如權(quán)利要求1所述的3D非易失性存儲器件，其中，相鄰的所述溝道結(jié)構(gòu)的溝道層彼 此隔離開，而形成在最下層的溝道層由所述層間電介質(zhì)層隔離開。
16.一種制造3D非易失性存儲器件的方法，包括以下步驟形成多個溝道結(jié)構(gòu)，所述多個溝道結(jié)構(gòu)中的每個包括交替層疊的多個溝道層和多個層 間電介質(zhì)層；形成分別與所述多個溝道層相耦合的多個溝道接觸；以及形成與所述多個溝道接觸垂直耦合并跨過所述多個溝道結(jié)構(gòu)的多個選擇線。
17.如權(quán)利要求16所述的方法，在形成多個選擇線的步驟之后，還包括以下步驟形成 多個選擇晶體管，所述多個選擇晶體管掩埋在所述多個選擇線中，與所述溝道接觸相耦合， 并具有全包圍柵極結(jié)構(gòu)。
18.如權(quán)利要求16所述的方法，其中，形成多個溝道結(jié)構(gòu)的步驟包括以下步驟 在襯底之上交替地層疊所述多個溝道層和所述多個層間電介質(zhì)層；以及以將相鄰的溝道結(jié)構(gòu)中所包括的溝道層彼此隔離開的方式刻蝕所述多個溝道層和所 述多個層間電介質(zhì)層來形成所述多個溝道結(jié)構(gòu)。
19.如權(quán)利要求18所述的方法，其中，形成多個溝道結(jié)構(gòu)的步驟包括以下步驟將被刻 蝕了的所述溝道層和所述層間電介質(zhì)層圖案化為臺階狀，以暴露所述多個溝道層。
20.如權(quán)利要求16所述的方法，其中，形成多個溝道結(jié)構(gòu)的步驟包括以下步驟 通過刻蝕襯底來形成溝槽；以及沿著所述溝槽的被刻蝕了的表面交替地層疊所述多個溝道層和所述多個層間電介質(zhì)層。
21.如權(quán)利要求16所述的方法，其中，形成多個溝道結(jié)構(gòu)的步驟包括以下步驟 在襯底之上形成存儲塊隔離絕緣層；通過刻蝕所述存儲塊隔離絕緣層以形成溝槽；以及沿著所述溝槽的被刻蝕了的表面交替地層疊所述多個溝道層和所述多個層間電介質(zhì)層。
22.如權(quán)利要求16所述的方法，其中，形成多個選擇線的步驟包括以下步驟 在形成有所述溝道接觸的所得結(jié)構(gòu)上形成第一層間電介質(zhì)層；在所述第一層間電介質(zhì)層之上形成用于所述選擇線的多個導(dǎo)電層；以及 在形成有所述多個導(dǎo)電層的所得結(jié)構(gòu)之上形成第二層間電介質(zhì)層。
23.如權(quán)利要求22所述的方法，在形成第二層間電介質(zhì)層的步驟之后，還包括以下步驟刻蝕所述第二層間電介質(zhì)層、所述導(dǎo)電層、以及所述第一層間電介質(zhì)層，來形成分別使 所述溝道接觸的表面暴露的多個溝槽；在所述溝槽的內(nèi)壁上形成柵極電介質(zhì)層；以及在形成有所述柵極電介質(zhì)層的所述多個溝槽中填充溝道層，來形成具有全包圍柵極結(jié) 構(gòu)的多個選擇晶體管。
24.如權(quán)利要求23所述的方法，在形成所述多個選擇晶體管的步驟之后，還包括以下 步驟在所述第三層間電介質(zhì)層之上形成位線，所述位線與所述選擇晶體管相耦合，并沿著與所述溝道結(jié)構(gòu)相同的方向延伸。
25.如權(quán)利要求16所述的方法，其中，形成多個溝道接觸的步驟包括以下步驟 在形成有所述多個溝道結(jié)構(gòu)的所得結(jié)構(gòu)之上形成第一層間電介質(zhì)層；選擇性地刻蝕所述第一層間電介質(zhì)層來形成多個接觸孔，所述接觸孔分別使所述多個 溝道層暴露；以及在所述多個接觸孔中填充導(dǎo)電層，來形成所述多個溝道接觸。
26.如權(quán)利要求25所述的方法，其中，形成多個選擇線的步驟包括以下步驟將所述多個溝道接觸之間的所述第一層間電介質(zhì)層刻蝕至預(yù)定的深度，使所述溝道接 觸的上部暴露；在暴露的所述溝道接觸和所述第一層間電介質(zhì)層之上形成柵極電介質(zhì)層； 在形成有所述柵極電介質(zhì)層的所得結(jié)構(gòu)之上形成用于所述選擇線的導(dǎo)電層；以及 將所述導(dǎo)電層圖案化，來形成所述多個選擇線以及掩埋在所述選擇線中且具有全包圍 柵極結(jié)構(gòu)的多個選擇晶體管。
27.如權(quán)利要求沈所述的方法，在形成所述多個選擇線和多個選擇晶體管的步驟之 后，還包括以下步驟在形成有所述選擇線和所述選擇晶體管的所得結(jié)構(gòu)的整個表面之上形成第二層間電 介質(zhì)層；刻蝕所述第二層間電介質(zhì)層和所述柵極電介質(zhì)層，來形成使所述溝道接觸暴露的多個 溝槽；在所述多個溝槽中填充導(dǎo)電層，來形成多個接觸；以及在所述第二層間電介質(zhì)層之上形成位線，所述位線經(jīng)由所述接觸與所述選擇晶體管相 耦合并沿與所述溝道結(jié)構(gòu)相同的方向延伸。
28.如權(quán)利要求沈所述的方法，在形成所述多個選擇線和多個選擇晶體管的步驟之 后，還包括以下步驟在形成有所述選擇線和所述選擇晶體管的所得結(jié)構(gòu)的整個表面之上形成第二層間電 介質(zhì)層；在形成有所述第二層間電介質(zhì)層的所得結(jié)構(gòu)上執(zhí)行平坦化工藝，直至暴露所述溝道接 觸為止；以及形成位線，所述位線經(jīng)由所述溝道接觸與所述選擇晶體管相耦合并沿與所述溝道結(jié)構(gòu) 相同的方向延伸。
29.如權(quán)利要求16所述的方法，其中，形成多個選擇線的步驟包括以下步驟 在形成有所述溝道接觸的所得結(jié)構(gòu)之上形成第一層間電介質(zhì)層；以使用于第一選擇線的第一導(dǎo)電層位于所述多個溝道接觸中的一個或更多個溝道接 觸之上的方式在所述第一層間電介質(zhì)層之上形成所述第一導(dǎo)電層； 在形成有所述第一導(dǎo)電層的所得結(jié)構(gòu)之上形成第二層間電介質(zhì)層； 以使用于第二選擇線的第二導(dǎo)電層位于所述多個溝道接觸中的其他的溝道接觸之上 的方式，在形成有所述第二層間電介質(zhì)層的所得結(jié)構(gòu)之上形成所述第二導(dǎo)電層；以及 在形成有所述第二導(dǎo)電層的所得結(jié)構(gòu)之上形成第三層間電介質(zhì)層。
30.如權(quán)利要求四所述的方法，在形成第三層間電介質(zhì)層的步驟之后，還包括以下步驟刻蝕所述第三層間電介質(zhì)層、所述第二層間電介質(zhì)層、所述第一導(dǎo)電層、以及第一層間 電介質(zhì)層，或者刻蝕所述第三層間電介質(zhì)層、所述第二導(dǎo)電層、所述第二層間電介質(zhì)層、以 及所述第一層間電介質(zhì)層，來形成分別使所述溝道接觸的表面暴露的多個溝槽； 在所述溝槽的內(nèi)壁上形成柵極電介質(zhì)層；以及在形成有所述柵極電介質(zhì)層的所述多個溝槽中填充溝道層，來形成具有全包圍柵極結(jié) 構(gòu)的多個選擇晶體管。
31.如權(quán)利要求30所述的方法，在形成多個選擇晶體管的步驟之后，還包括以下步驟 在所述第三層間電介質(zhì)層之上形成位線，所述位線與所述選擇晶體管耦合，并沿與所述溝 道結(jié)構(gòu)相同的方向延伸。
32.如權(quán)利要求16所述的方法，其中，形成多個選擇線的步驟包括以下步驟 在形成有所述溝道接觸的所得結(jié)構(gòu)之上形成第一層間電介質(zhì)層；以使用于第一選擇線的第一導(dǎo)電層覆蓋至少兩個相鄰的溝道接觸的方式在所述第一 層間電介質(zhì)層之上形成所述第一導(dǎo)電層；在形成有所述第一導(dǎo)電層的所得結(jié)構(gòu)之上形成第二層間電介質(zhì)層； 以使用于第二選擇線的第二導(dǎo)電層覆蓋至少兩個相鄰的溝道接觸并與所述第一導(dǎo)電 層重疊以共用一些溝道接觸的方式，在形成有所述第二層間電介質(zhì)層的所得結(jié)構(gòu)之上形成 所述第二導(dǎo)電層；以及在形成有所述第二導(dǎo)電層的所得結(jié)構(gòu)之上形成第三層間電介質(zhì)層。
33.如權(quán)利要求32所述的方法，在形成第三層間電介質(zhì)層的步驟之后還包括以下步 驟刻蝕所述第三層間電介質(zhì)層、所述第二導(dǎo)電層、所述第二層間電介質(zhì)層、所述第一導(dǎo)電 層、以及所述第一層間電介質(zhì)層，來形成分別使所述溝道接觸的表面暴露的多個溝槽； 在所述溝槽的內(nèi)壁上形成柵極電介質(zhì)層；以及在形成有所述柵極電介質(zhì)層的多個溝槽中填充溝道層，來形成具有全包圍柵極結(jié)構(gòu)的 多個選擇晶體管。
34.如權(quán)利要求33所述的方法，在形成多個選擇晶體管的步驟之后，還包括以下步驟 在所述第三層間電介質(zhì)層之上形成位線，所述位線與所述晶體選擇管相耦合，并沿著與所 述溝道結(jié)構(gòu)相同的方向延伸。
35.一種制造3D非易失性存儲器件的方法，包括以下步驟形成溝道結(jié)構(gòu)和第一層間電介質(zhì)層，所述溝道結(jié)構(gòu)包括交替層疊的多個溝道層和多個 層間電介質(zhì)層，所述第一層間電介質(zhì)層覆蓋所述溝道結(jié)構(gòu)；形成貫穿所述第一層間電介質(zhì)層并分別與所述多個溝道層相耦合的多個溝道接觸；以及形成多個選擇線和多個選擇晶體管，所述多個選擇線覆蓋所述溝道接觸并包括低電阻 材料，所述多個選擇晶體管掩埋在所述選擇線中并與所述溝道接觸相耦合。
36.如權(quán)利要求35所述的方法，其中，形成多個選擇線和多個選擇晶體管的步驟包括 以下步驟形成在所述溝道接觸的區(qū)域處跨過所述溝道結(jié)構(gòu)的所述選擇線，并且所述選擇線包括金屬性層；以及形成掩埋在所述選擇線中并與所述溝道接觸相耦合的所述選擇晶體管，所述選擇晶體 管具有全包圍柵極結(jié)構(gòu)。
37.如權(quán)利要求36所述的方法，其中，所述金屬性層包括從金屬層、金屬氧化物層、金 屬氮化物層、以及金屬硅化物層中選擇的任何一個。
38.如權(quán)利要求35所述的方法，還包括以下步驟在形成所述選擇線之前，在所述第一層間電介質(zhì)層之上形成第二層間電介質(zhì)層； 在形成所述選擇線之后，在所述第二層間電介質(zhì)層之上形成第三層間電介質(zhì)層；以及 在形成所述選擇晶體管之后，在所述第三層間電介質(zhì)層之上形成位線，所述位線與所 述選擇晶體管相耦合，并跨過所述選擇線。
39.如權(quán)利要求38所述的方法，其中，形成選擇線的步驟包括以下步驟 在所述第二層間電介質(zhì)層之上形成用于所述選擇線的導(dǎo)電層；以及 以使所述導(dǎo)電層覆蓋所述溝道接觸的上部的方式刻蝕所述導(dǎo)電層。
40.如權(quán)利要求38所述的方法，其中，形成選擇晶體管的步驟包括以下步驟 刻蝕所述第三層間電介質(zhì)層和所述選擇線來形成孔；在所述孔的內(nèi)壁上形成柵電極，所述柵電極包括硅層；刻蝕位于所述孔的底部的所述第二層間電介質(zhì)層來使所述孔延伸，以暴露所述溝道接觸；在延伸了的所述孔的內(nèi)壁上形成柵極電介質(zhì)層；以及 形成填充所述延伸的孔的柱狀溝道。
41.如權(quán)利要求40所述的方法，其中，將所述選擇線形成為包圍所述孔的外壁。
42.如權(quán)利要求35所述的方法，其中，形成多個選擇線和多個選擇晶體管的步驟包括 以下步驟在所述第一層間電介質(zhì)層之上形成所述選擇晶體管，所述選擇晶體管與所述溝道接觸 相耦合并具有全包圍柵極結(jié)構(gòu)；以及在所述第一層間電介質(zhì)層之上形成所述選擇線，其中，所述選擇線與所述相鄰的選擇 晶體管相耦合并包括金屬性層。
43.如權(quán)利要求42所述的方法，其中，所述金屬性層包括從金屬層、金屬氧化物層、金 屬氮化物層和金屬硅化物層中選擇的任何一種。
44.如權(quán)利要求42所述的方法，還包括以下步驟在所述選擇線之上形成位線，所述位 線跨過所述選擇線并經(jīng)由所述選擇晶體管與所述溝道接觸相耦合。
45.如權(quán)利要求42所述的方法，其中，形成所述選擇晶體管的步驟包括以下步驟以使所述溝道接觸部分地從凹陷的所述第一層間電介質(zhì)層突出的方式，使所述第一層 間電介質(zhì)層凹陷至預(yù)定的深度；形成柵極電介質(zhì)層以包圍突出的所述溝道接觸；以及形成柵電極以隔著所述柵極電介質(zhì)層而包圍突出的所述溝道接觸，所述柵電極包括硅層。
46.如權(quán)利要求42所述的方法，其中，形成所述選擇線的步驟包括以下步驟 在所述第一層間電介質(zhì)層之上形成導(dǎo)電層；以將所述導(dǎo)電層的上表面設(shè)置為比所述柵電極的上表面低的高度的方式將所述導(dǎo)電 層減??；以及將所述導(dǎo)電層圖案化，以包圍所述柵電極并與相鄰的所述柵電極耦合。
47.如權(quán)利要求35所述的方法，其中，所述選擇線中的每個是漏極選擇線。
全文摘要
本發(fā)明涉及一種3D非易失性存儲器件，包括多個溝道結(jié)構(gòu)，所述多個溝道結(jié)構(gòu)中的每個包括交替層疊的多個溝道層和多個層間電介質(zhì)層；多個溝道接觸，所述多個溝道接觸分別與多個溝道層相耦合；以及多個選擇線，所述多個選擇線與多個溝道接觸垂直地耦合并跨過所述多個溝道結(jié)構(gòu)。
文檔編號H01L21/8247GK102130134SQ201010600270
公開日2011年7月20日 申請日期2010年12月22日 優(yōu)先權(quán)日2010年1月11日
發(fā)明者崔殷碩, 林世潤 申請人:海力士半導(dǎo)體有限公司