專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包括場(chǎng)效應(yīng)晶體管(FET)的半導(dǎo)體器件和制造該半導(dǎo)體器件的 方法，并且更具體而言，涉及一種包括具有在溝道區(qū)中出現(xiàn)晶體畸變的金屬_絕緣體_半導(dǎo) 體(MIS)結(jié)構(gòu)的FET的半導(dǎo)體器件和制造該半導(dǎo)體器件的方法。
背景技術(shù)：
平面結(jié)構(gòu)被認(rèn)為是具有MIS結(jié)構(gòu)的FET的典型結(jié)構(gòu)。在平面結(jié)構(gòu)中，源區(qū)、漏區(qū)和 溝道區(qū)基本上布置在平面上。近年來，隨著元件小型化的發(fā)展，根據(jù)現(xiàn)有技術(shù)的平面型結(jié)構(gòu) 出現(xiàn)的問題在于，由于雜質(zhì)濃度增大，導(dǎo)致遷移率下降，或者由于由硅化物工藝造成的結(jié)深 度減小，導(dǎo)致結(jié)漏電流的量增大。為了解決上述問題，已經(jīng)提出了一些元件結(jié)構(gòu)，這些元件 結(jié)構(gòu)中的一種是鰭狀(fin)結(jié)構(gòu)。 具有鰭狀結(jié)構(gòu)的FET (下文中被稱作"鰭型FET")具有的結(jié)構(gòu)為半導(dǎo)體襯底被蝕 刻成鰭形三維結(jié)構(gòu)，并且該三維結(jié)構(gòu)的側(cè)表面用作MIS型FET的溝道。近年來，鰭型FET結(jié) 構(gòu)是諸如雙柵結(jié)構(gòu)或三柵結(jié)構(gòu)的元件結(jié)構(gòu)的通用術(shù)語。雙柵結(jié)構(gòu)意味著在三維結(jié)構(gòu)的兩個(gè) 側(cè)表面上形成柵電極的結(jié)構(gòu)，并且三柵結(jié)構(gòu)意味著在三維結(jié)構(gòu)的兩個(gè)側(cè)表面和上表面上形 成柵電極的結(jié)構(gòu)。 如在2000年D.Hisamoto等人的IEEE Transactions on ElectronDevice第47 巻第12期第2320-2325頁中描述的，在鰭型FET中，為了防止由于結(jié)深度降低導(dǎo)致的短溝 道效應(yīng)，使溝區(qū)域變窄。另外，由于鰭型FET具有的結(jié)構(gòu)能夠降低溝道區(qū)的雜質(zhì)濃度，因此 可以容易地控制載流子遷移率，以及還可以防止半導(dǎo)體襯底中耗盡層的寬度增加。因此，鰭 型FET具有改進(jìn)的亞閾值特性。這些特性使得可以降低待機(jī)功耗并且可以提高切換速度。
另外，已經(jīng)提出了所謂的晶體畸變技術(shù)，該技術(shù)向形成溝道區(qū)的晶體襯底施加來 自外部的畸變，以改進(jìn)載流子遷移率，由此提高元件的電流驅(qū)動(dòng)能力。這種類型的晶體畸 變技術(shù)公開在例如日本未經(jīng)審查的專利公布No. 2005-019970和日本未經(jīng)審查的專利公布 No. 2007-294757中。日本未經(jīng)審查的專利公布No. 2005-019970公開了一種如下的技術(shù) 在p型鰭狀FET中形成由SiC晶體制成的三維結(jié)構(gòu)(種子鰭(seed f in))，并且在n型鰭狀 FET中形成由SiGe晶體制成的三維結(jié)構(gòu)(種子鰭)。在所公開的技術(shù)中，在種子鰭的表面 上外延生長(zhǎng)Si晶體，以形成溝道區(qū)，并且向溝道區(qū)的硅晶體施加壓縮和拉伸晶體畸變，由 此改進(jìn)性能。日本未經(jīng)審查的專利公布No. 2007-294757公開了一種如下的技術(shù)使用柵電 極將畸變施加到溝道區(qū)的硅晶體。 然而，根據(jù)現(xiàn)有技術(shù)的結(jié)構(gòu)是不適合的，因?yàn)榫w畸變技術(shù)被施加到互補(bǔ)型金屬 氧化物半導(dǎo)體(CMOS)。為了制造CMOS,必須將至少n型和p型鰭狀FET集成。在n型鰭狀 FET中，使電流能夠從源電極流向漏電極的載流子是電子。在p型鰭狀FET中，載流子是空 穴。
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當(dāng)通過晶體畸變技術(shù)將晶體畸變施加到硅晶體時(shí)，提高作為載流子的電子和空穴的遷移率的晶體畸變方向彼此不同。例如，在溝道平面中，在拉伸應(yīng)變的一個(gè)軸方向上，應(yīng)力被施加到電子，并且在壓縮應(yīng)變的兩個(gè)軸方向上，應(yīng)力被施加到空穴，由此提高電子和空穴的遷移率?？商孢x地，必需將拉伸應(yīng)變或壓縮應(yīng)變施加到電流流動(dòng)的至少一個(gè)軸方向。因此，為了得到充分的CMOS性能，必須在同一襯底上將不同的晶體畸變集成。
在日本未經(jīng)審查的專利公布No. 2005-019970所公開的技術(shù)中，為了制造CMOS,在同一襯底上形成SiC晶體和SiGe晶體。然而，由于在SiC晶體的晶格與SiGe晶體的晶格之間存在大的不匹配，因此即使當(dāng)例如使用外延生長(zhǎng)技術(shù)時(shí)，也難以在同一襯底上形成SiC晶體和SiGe晶體來制造高性能的CM0S。 在日本未經(jīng)審查的專利公布No. 2007-294757所公開的技術(shù)中，為了制造CMOS,必須在n型MIS FET和p型MIS FET中形成具有不同畸變的兩種柵電極。另外，為了形成柵電極，必須執(zhí)行兩次制造工藝。然而，當(dāng)通過第一制造工藝形成兩個(gè)柵電極中的一個(gè)時(shí)，在執(zhí)行第一制造工藝時(shí)，半導(dǎo)體襯底中將通過第二制造工藝形成另一個(gè)柵電極的區(qū)域可能遭到蝕刻損壞。因此，擔(dān)心的是柵絕緣膜的可靠性將下降。另外，制造工藝變得復(fù)雜。

發(fā)明內(nèi)容
在一個(gè)實(shí)施例中，提供了一種半導(dǎo)體器件，該半導(dǎo)體器件包括襯底；三維結(jié)構(gòu)，其形成在襯底的主表面上方，所述三維結(jié)構(gòu)包括第一側(cè)表面和第二側(cè)表面并且在溝道方向上延伸，所述第一側(cè)表面和所述第二側(cè)表面在與平行于襯底的面內(nèi)方向的溝道方向交叉的方向上彼此相對(duì)；應(yīng)力膜，其形成在第一側(cè)表面上方，并且包括作用在第一側(cè)表面上的殘留應(yīng)力；柵絕緣膜，其形成在第二側(cè)表面上方；以及柵電極，其覆蓋所述三維結(jié)構(gòu)的至少第二側(cè)表面且在三維結(jié)構(gòu)與柵電極之間插入柵絕緣膜，并且在第一側(cè)表面和第二側(cè)表面彼此相對(duì)的方向延伸。三維結(jié)構(gòu)包括在溝道方向上在柵電極兩側(cè)上的源電極和漏電極，并且包括源電極與漏電極之間的溝道區(qū)。 在另一個(gè)實(shí)施例中，提供了一種制造半導(dǎo)體器件的方法(第一制造方法)，該方法包括蝕刻在襯底上方形成的半導(dǎo)體層，以形成包括第一側(cè)表面的臺(tái)階結(jié)構(gòu)；在臺(tái)階結(jié)構(gòu)的上表面和第一側(cè)表面上方，形成構(gòu)圖的應(yīng)力膜；使用應(yīng)力膜作為蝕刻掩模，對(duì)臺(tái)階結(jié)構(gòu)執(zhí)行蝕刻，以形成與第一側(cè)表面相對(duì)的第二側(cè)表面，由此形成三維結(jié)構(gòu)，所述三維結(jié)構(gòu)包括第一側(cè)表面和第二側(cè)表面并且在與襯底的面內(nèi)方向平行的溝道方向上延伸；在第二側(cè)表面上方形成柵絕緣膜；以及形成柵電極，其覆蓋三維結(jié)構(gòu)的至少第二側(cè)表面且在三維結(jié)構(gòu)和柵電極之間插入柵絕緣膜，并且柵電極在第一側(cè)表面和第二側(cè)表面彼此相對(duì)的方向上延伸。應(yīng)力膜包括作用在第一側(cè)表面上的殘留應(yīng)力。三維結(jié)構(gòu)包括在溝道方向上在柵電極兩側(cè)上的源電極和漏電極，并且包括源電極和漏電極之間的溝道區(qū)。 在又一個(gè)實(shí)施例中，提供了一種制造半導(dǎo)體器件的方法(第二制造方法)，該方法包括在襯底上方形成的半導(dǎo)體層上方，形成構(gòu)圖的掩模層；使用半導(dǎo)體層作為蝕刻掩模，對(duì)半導(dǎo)體層執(zhí)行蝕刻，以形成具有第一側(cè)表面的臺(tái)階結(jié)構(gòu)；在第一側(cè)表面上方，形成應(yīng)力膜；形成構(gòu)圖的抗蝕劑膜，以便覆蓋第一側(cè)表面；使用抗蝕劑膜作為蝕刻掩模，對(duì)層壓的臺(tái)階結(jié)構(gòu)和掩模層執(zhí)行蝕刻，以形成與第一側(cè)表面相對(duì)的第二側(cè)表面，由此形成三維結(jié)構(gòu)，所述三維結(jié)構(gòu)包括第一側(cè)表面和第二側(cè)表面并且在平行于襯底的面內(nèi)方向的溝道方向上延
7伸；在第二側(cè)表面上方，形成柵絕緣膜；以及形成柵電極，所述柵電極覆蓋三維結(jié)構(gòu)的至少第二側(cè)表面且在三維結(jié)構(gòu)與柵電極之間插入柵絕緣膜，并且在第一側(cè)表面和第二側(cè)表面彼此相對(duì)的方向上延伸。應(yīng)力膜包括作用在第一側(cè)表面上的殘留應(yīng)力。所述三維結(jié)構(gòu)包括在溝道方向上的在柵電極兩側(cè)上的源電極和漏電極，并且包括在源電極與漏電極之間的溝道區(qū)。 如上所述，根據(jù)本發(fā)明上述實(shí)施例的半導(dǎo)體器件包括應(yīng)力膜和柵電極，該應(yīng)力膜具有作用在具有溝道區(qū)的三維結(jié)構(gòu)的第一側(cè)表面上的殘留應(yīng)力，該柵電極形成在三維結(jié)構(gòu)與第一側(cè)表面相對(duì)的第二側(cè)表面上且在其間插入柵絕緣膜。以此方式，由于晶體畸變發(fā)生在溝道區(qū)中，因此可以提高在溝道區(qū)中的載流子遷移率。另外，在不考慮n型FET和p型FET的情況下，都可以向具有MIS結(jié)構(gòu)的溝道區(qū)容易地施加晶體畸變。因此，可以制造具有高電流驅(qū)動(dòng)能力的MIS結(jié)構(gòu)，并由此制造出具有高電流驅(qū)動(dòng)能力的CMOS結(jié)構(gòu)。
在制造根據(jù)本發(fā)明上述實(shí)施例的第一方法中，在臺(tái)階結(jié)構(gòu)的上表面和第一側(cè)表面上形成構(gòu)圖的應(yīng)力膜，使用應(yīng)力膜作為蝕刻膜，對(duì)臺(tái)階結(jié)構(gòu)執(zhí)行蝕刻，以形成與第一側(cè)表面相對(duì)的第二側(cè)表面。以此方式，形成包括第一側(cè)表面和第二側(cè)表面并且在溝道區(qū)上延伸的三維結(jié)構(gòu)。柵絕緣膜和柵電極形成在三維結(jié)構(gòu)的第二側(cè)表面上。因此，可以使用自對(duì)準(zhǔn)方法形成溝道區(qū)作為三維結(jié)構(gòu)的一部分，并且因此將溝道區(qū)精確定位。結(jié)果，可以制造出具有微小結(jié)構(gòu)的半導(dǎo)體器件。 在制造根據(jù)本發(fā)明的上述實(shí)施例的半導(dǎo)體器件的第二方法中，在臺(tái)階結(jié)構(gòu)的側(cè)表面上形成應(yīng)力膜之后，使用構(gòu)圖的抗蝕劑膜(抗蝕劑圖案)來蝕刻臺(tái)階結(jié)構(gòu)，以形成三維結(jié)構(gòu)。在三維結(jié)構(gòu)的另一側(cè)表面上形成柵絕緣膜和柵電極。因此，可以以少量的工藝來制造半導(dǎo)體器件。


從下面結(jié)合附圖對(duì)某些優(yōu)選實(shí)施例進(jìn)行的描述中，本發(fā)明的以上和其他目的、優(yōu)點(diǎn)和特征將更清楚，其中 圖1A和圖IB是示意性示出根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件結(jié)構(gòu)的一部分的
圖示；
圖示；
圖示；
圖示；
圖示；
圖示；
圖示；
圖2A和圖2B是示意性示出制造根據(jù)第-圖3A和圖3B是示意性示出制造根據(jù)第-圖4A和圖4B是示意性示出制造根據(jù)第-圖5A和圖5B是示意性示出制造根據(jù)第-圖6A和圖6B是示意性示出制造根據(jù)第-圖7A和圖7B是示意性示出制造根據(jù)第-
-實(shí)施例的半導(dǎo)體器件的工藝的--實(shí)施例的半導(dǎo)體器件的工藝的--實(shí)施例的半導(dǎo)體器件的工藝的--實(shí)施例的半導(dǎo)體器件的工藝的--實(shí)施例的半導(dǎo)體器件的工藝的--實(shí)施例的半導(dǎo)體器件的工藝的-
-部分的-部分的-部分的-部分的-部分的-部分的
圖8A和圖8B是示意性示出制造根據(jù)第一實(shí)施例的半導(dǎo)體器件的工藝的一部分的圖示； 圖9A和圖9B是示意性示出制造根據(jù)第一實(shí)施例的半導(dǎo)體器件的工藝的一部分的圖示； 圖IOA和圖IOB是示意性示出制造根據(jù)第一實(shí)施例的半導(dǎo)體器件的工藝的一部分的圖示； 圖IIA和圖IIB是示意性示出制造根據(jù)第一實(shí)施例的半導(dǎo)體器件的工藝的一部分的圖示； 圖12A和圖12B是示意性示出制造根據(jù)第一實(shí)施例的半導(dǎo)體器件的工藝的一部分的圖示； 圖13A和圖13B是示意性示出制造根據(jù)第一實(shí)施例的半導(dǎo)體器件的工藝的一部分的圖示； 圖14A和圖14B是示意性示出制造根據(jù)第一實(shí)施例的半導(dǎo)體器件的工藝的一部分的圖示； 圖15A和圖15B是示意性示出根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件結(jié)構(gòu)的一部分的圖示； 圖16A至圖16D是示意性示出制造根據(jù)第二實(shí)施例的半導(dǎo)體器件的工藝的一部分的圖示； 圖17A至圖17D是示意性示出制造根據(jù)第二實(shí)施例的半導(dǎo)體器件的工藝的一部分的圖示； 圖18A和圖18B是示意性示出根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件結(jié)構(gòu)的一部分的閱S .
的圖示
的圖示 圖21是示意性示出制造根據(jù)第四實(shí)施例的半導(dǎo)體器件的工藝的一部分的圖示； 圖22A和圖22B是示意性示出根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體器件結(jié)構(gòu)的一部分的圖示； 圖23A和圖23B是示意性示出根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體器件結(jié)構(gòu)的一部分的圖示； 圖24A和圖24B是示意性示出制造根據(jù)第六實(shí)施例的半導(dǎo)體器件的工藝的一部分的圖示； 圖25A和圖25B是示意性示出制造根據(jù)第六實(shí)施例的半導(dǎo)體器件的工藝的一部分的圖示； 圖26A和圖26B是示意性示出制造根據(jù)第六實(shí)施例的半導(dǎo)體器件的工藝的一部分的圖示； 圖27是示意性示出根據(jù)本發(fā)明第七實(shí)施例的半導(dǎo)體器件結(jié)構(gòu)的一部分的圖示； 圖28A至圖28C是示意性示出制造根據(jù)第七實(shí)施例的半導(dǎo)體器件的工藝的一部分
6h閱^ —
圖29A至圖29C是示意性示出制造根據(jù)第七實(shí)施例的半導(dǎo)體器件的工藝的一部分 的圖示； 圖30A和圖30B是示意性示出制造根據(jù)第七實(shí)施例的半導(dǎo)體器件的工藝的一部分 的圖示； 圖31A和圖31B是示意性示出制造根據(jù)第七實(shí)施例的半導(dǎo)體器件的工藝的一部分 的圖示； 圖32A和圖32B是示意性示出制造根據(jù)第七實(shí)施例的半導(dǎo)體器件的工藝的一部分 的圖示。
具體實(shí)施例方式
現(xiàn)在將參照示例性實(shí)施例在此描述本發(fā)明。本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，可以使 用本發(fā)明的教導(dǎo)來完成許多可替選的實(shí)施例，并且本發(fā)明不限于為了說明目的而示出的實(shí) 施例。 下文中，將參照附圖來描述本發(fā)明的示例性實(shí)施例。
(第一實(shí)施例) 圖1A是示意性示出根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件1的結(jié)構(gòu)的一部分的橫 截面圖，并且圖1B是示意性示出半導(dǎo)體器件1的主要結(jié)構(gòu)的頂視圖。圖1A是示出沿著圖 1B的線Nl-N2截取的半導(dǎo)體器件1的橫截面圖。然而，為了便于說明，在圖1B中未示出絕 緣膜22。 如圖lA的橫截面圖所示，半導(dǎo)體器件l包括支撐襯底ll以及溝道區(qū)13Qa和13Qb， 所述溝道區(qū)13Qa和13Qb形成在支撐襯底11的主表面上并且其間插入了氧化物膜12Q。溝 道區(qū)13Qa和13Qb中的每個(gè)都具有鰭形的三維結(jié)構(gòu)。三維結(jié)構(gòu)中的每個(gè)在溝道方向(與圖 的平面垂直的方向)上延伸。形成溝道區(qū)13Qa的三維結(jié)構(gòu)具有兩個(gè)側(cè)表面，所述兩個(gè)側(cè)表 面在與平行于支撐襯底11的面內(nèi)方向的溝道方向(與圖的平面垂直的方向)交叉的方向 上彼此相對(duì)。在這兩個(gè)側(cè)表面中的一個(gè)上形成應(yīng)力膜16Sa，并且在另一個(gè)側(cè)表面上形成柵 氧化物膜19a。類似地，形成溝道區(qū)13Qb的三維結(jié)構(gòu)具有兩個(gè)側(cè)表面，所述兩個(gè)側(cè)表面在與 平行于支撐襯底ll的面內(nèi)方向的溝道方向(與圖的平面垂直的方向)交叉的方向上彼此 相對(duì)。在這兩個(gè)側(cè)表面中的一個(gè)上形成應(yīng)力膜16Sb，并且在另一個(gè)側(cè)表面上形成柵氧化物 膜19b。另外，分別在溝道區(qū)13Qa和13Qb的上表面上形成應(yīng)力膜16Ua和16Ub。
應(yīng)力膜16Sa和16Sb中的每個(gè)具有作用在三維結(jié)構(gòu)側(cè)表面上的殘留應(yīng)力。與應(yīng)力 膜16Sa和16Sb相類似，應(yīng)力膜16Ua和16Ub中的每個(gè)具有作用在三維結(jié)構(gòu)側(cè)表面上的殘 留應(yīng)力。應(yīng)力膜16Sa、16Sb、16Ua和16Ub的殘留應(yīng)力在表面的面內(nèi)方向上使拉伸應(yīng)變或壓 縮應(yīng)變施加到三維結(jié)構(gòu)表面，由此在溝道區(qū)13Qa和13Qb中產(chǎn)生晶體畸變。晶體畸變使得 可以提高溝道區(qū)13Qa和13Qb中的載流子遷移率。當(dāng)形成n型FET半導(dǎo)體器件1時(shí)，應(yīng)力 膜16Sa、16Sb、16Ua和16Ub被形成為使得由三維結(jié)構(gòu)表面產(chǎn)生拉伸應(yīng)變。當(dāng)形成p型FET 半導(dǎo)體器件1時(shí)，應(yīng)力膜16Sa、16Sb、16Ua和16Ub被形成為使得由三維結(jié)構(gòu)表面產(chǎn)生壓縮 應(yīng)變。 如圖1A和圖1B所示，柵電極IOP連續(xù)形成，以便從而在三維結(jié)構(gòu)的兩個(gè)側(cè)表面彼 此相對(duì)的方向上延伸。如圖1A所示，柵電極IOP覆蓋溝道區(qū)13Qa且柵氧化物膜19a插入其間，并且柵電極10P覆蓋溝道區(qū)13Qb且柵氧化物膜19b插入其間。 如圖1A所示，溝道區(qū)13Qa和13Qb形成在柵電極10P下方。如圖IB所示，源電極 13Sa和13Sb在溝道方向上形成在柵電極10P的一側(cè)，并且漏電極13Da和13Db在溝道方向 上形成在柵電極10P的另一側(cè)。溝道區(qū)13Qa、源電極13Sa和漏電極13Da形成一個(gè)三維結(jié) 構(gòu)，并且溝道區(qū)13Qb、源電極13Sb和漏電極13Db形成另一個(gè)三維結(jié)構(gòu)。
如圖IB所示，應(yīng)力膜16Ua延伸到形成源電極13Sa和漏電極13Da的一個(gè)三維結(jié) 構(gòu)的上表面，并且應(yīng)力膜16Ub延伸到形成源電極13Sb和漏電極13Db的另一個(gè)三維結(jié)構(gòu)的 上表面。另外，應(yīng)力膜16Sa延伸到形成源電極13Sa和漏電極13Da的一個(gè)三維結(jié)構(gòu)的側(cè)表 面，并且應(yīng)力膜16Sb延伸到形成源電極13Sb和漏電極13Db的另一個(gè)三維結(jié)構(gòu)的側(cè)表面。 因此，應(yīng)力膜16Ua和16Sa形成在載流子可以移動(dòng)的整個(gè)區(qū)域中，使得在一個(gè)三維結(jié)構(gòu)中出 現(xiàn)晶體畸變，并且應(yīng)力膜16Ub和16Sb形成在載流子可以移動(dòng)的整個(gè)區(qū)域中，使得在另一個(gè) 三維結(jié)構(gòu)中出現(xiàn)晶體畸變。 例如，可以使用氮化硅膜或者氧化硅膜作為應(yīng)力膜16Sa、16Ua、16Sb和16Ub?？梢?改變沉積條件來控制應(yīng)力膜16Sa、16Ua、16Sb和16Ub的殘留應(yīng)力。例如，可以使用以下材料 作為向硅晶體的三維結(jié)構(gòu)施加拉伸應(yīng)變的應(yīng)力膜通過低壓化學(xué)氣相沉積法(LPCVD法)、 在70(TC至80(TC的溫度范圍下、在硅烷氣體和氨氣的混合氣體氣氛中形成的氮化硅膜。例 如，可以使用以下材料作為向三維結(jié)構(gòu)施加壓縮應(yīng)變的應(yīng)力膜通過熱氧化法形成的氧化 硅膜；通過LPCVD法、在850°C至900°C的溫度范圍中、在乙硅烷氣體和一氧化二氮?dú)怏w的混 合氣氛中形成的氧化硅膜；或者通過等離子體增強(qiáng)化學(xué)氣相沉積法(PECVD法)或者原子層 沉積法(ALD法)在例如60(TC或更低的溫度下形成氮化硅膜，該氮化硅膜包含15at^或更 多的氫、可優(yōu)選地為20at^至25at^的氫。 然后，形成覆蓋元件結(jié)構(gòu)的絕緣膜22。在絕緣膜22中形成的貫通孔中設(shè)置接觸插 塞25，以便達(dá)到柵電極IOP。另外，如圖1B所示，在絕緣膜22中，設(shè)置與源電極13Sa連接 的接觸插塞23S、與漏電極13Da連接的接觸插塞23D、與源電極13Sb連接的接觸插塞24S 以及與漏電極13Db連接的接觸插塞24D。 接著，將描述制造具有上述結(jié)構(gòu)的半導(dǎo)體器件1的優(yōu)選方法。圖2A至圖14B是示 意性示出制造圖1A所示半導(dǎo)體器件1的工藝的圖示，該半導(dǎo)體器件1使用通過LPCVD法形 成的氮化硅膜作為應(yīng)力膜16Sa、16Ua、16Sb和16Ub。應(yīng)力膜16Sa、 16Ua、 16Sb和16Ub具有 引起拉伸應(yīng)變施加到溝道區(qū)13Qa和13Qb的殘留應(yīng)力。在制造工藝的過程中，假設(shè)制造了 n型FET。圖2A是示出沿著線A1-A2截取的圖2B的頂視圖中所示出結(jié)構(gòu)的橫截面圖。圖 3A是示出沿著線B1-B2截取的圖3B的頂視圖中所示出結(jié)構(gòu)的橫截面圖。圖4A是示出沿著 線Cl-C2截取的圖4B的頂視圖中所示出結(jié)構(gòu)的橫截面圖。圖5A是示出沿著線D1-D2截取 的圖5B的頂視圖中所示出結(jié)構(gòu)的橫截面圖。圖6A是示出沿著線E1-E2截取的圖6B的頂 視圖中所示出結(jié)構(gòu)的橫截面圖。圖7A是示出沿著線F1-F2截取的圖7B的頂視圖中所示出 結(jié)構(gòu)的橫截面圖。圖8A是示出沿著線G1-G2截取的圖8B的頂視圖中所示出結(jié)構(gòu)的橫截面 圖。圖9A是示出沿著線H1-H2截取的圖9B的頂視圖中所示出結(jié)構(gòu)的橫截面圖。圖10A是 示出沿著線11-12截取的圖IOB的頂視圖中所示出結(jié)構(gòu)的橫截面圖。圖IIA是示出沿著線 Jl-J2截取的圖11B的頂視圖中所示出結(jié)構(gòu)的橫截面圖。圖12A是示出沿著線Kl-K2截取 的圖12B的頂視圖中所示出結(jié)構(gòu)的橫截面圖。圖13A是示出沿著線Ll-L2截取的圖13B的
11頂視圖中所示出結(jié)構(gòu)的橫截面圖。圖14A是示出沿著線M1-M2截取的圖14B的頂視圖中所 示出結(jié)構(gòu)的橫截面圖。 首先，如圖2A的橫截面圖所示，制備絕緣體上硅(SOI)襯底，該SOI襯底具有由半 導(dǎo)體材料制成的支撐襯底11、掩埋氧化物膜(BOX膜)12以及在其上形成的SOI層13。
然后，如圖3A的橫截面圖所示，通過LPCVD法，在SOI層13上形成作為氧化硅膜 的掩模層14。 BOX膜12的厚度可以是例如500nm， SOI層13的厚度可以是例如200nm，以 及掩模層14的厚度可以是例如100nm。 然后，在SOI層13上涂覆抗蝕劑膜，并且通過光刻技術(shù)處理抗蝕劑膜中的三維結(jié) 構(gòu)(鰭)之間的區(qū)域。結(jié)果，如圖4A所示，形成具有在其中設(shè)置的開口 15a的構(gòu)圖的抗蝕 劑膜15。然后，使用抗蝕劑膜15作為蝕刻掩模，對(duì)掩模層14和SOI層13執(zhí)行干法蝕刻來 處理掩模層14和S0I層13，由此形成凹槽。接著，去除抗蝕劑膜15。因此，形成了圖5A所 示的具有兩個(gè)臺(tái)階結(jié)構(gòu)的硅層13Pa和13Pb以及掩模層14P。將凹槽的寬度調(diào)節(jié)成例如約 150nm。 然后，用稀釋的氫氟酸(DHF)將圖5A和圖5B所示的掩模層14P選擇性地蝕刻了 20nm，以暴露凹槽側(cè)壁附近的硅層13Pa和13Pb中的每個(gè)的一部分(圖6A和圖6B)。表面 所暴露部分的寬度(在水平方向上的寬度)是20nm，所述寬度基本上等于用DHF蝕刻的掩 模層14P的量。同時(shí)，還蝕刻B0X膜12，以形成圖6A所示的具有凹陷部的硅層12P。然而， 由于BOX膜12的厚度足夠大，因此沒有由于蝕刻而暴露出支撐襯底11。
然后，通過LPCVD技術(shù)在圖6A和圖6B所示的元件上保形地沉積應(yīng)力膜16 (圖7A 和圖7B)。應(yīng)力膜16的厚度大于20nm，這是用DHF蝕刻掩模層14P的量。例如，可以將應(yīng) 力膜16的厚度調(diào)節(jié)成約50nm?？梢允褂酶邷叵滦纬傻牡枘ぷ鳛閼?yīng)力膜16，使得拉伸 應(yīng)力施加到溝道區(qū)。作為圖5A和圖5B所示的掩模層14P的蝕刻量的應(yīng)力膜16的厚度大 于20nm的原因在于防止三維結(jié)構(gòu)(鰭)的上表面由于使用應(yīng)力膜作為蝕刻掩模、在隨后制 造過程(圖11A)中執(zhí)行蝕刻時(shí)應(yīng)力膜的凹陷而被暴露出來。 然后，通過干法蝕刻技術(shù)在垂直方向上蝕刻應(yīng)力膜16，使得應(yīng)力膜16Sa保留在硅 層13Pa的側(cè)表面上，并且掩模層14Q以及應(yīng)力膜16Ta和16Tb保留在硅層13Pa和13Pb暴 露的上表面上(圖8A和圖8B)。 接著，將用于元件隔離的抗蝕劑膜覆蓋在圖8A所示的結(jié)構(gòu)上，并且通過光刻技術(shù) 將元件區(qū)中的抗蝕劑膜構(gòu)圖。結(jié)果，如圖9A和圖9B所示，形成構(gòu)圖的抗蝕劑膜17。然后，蝕 刻元件區(qū)外部的硅層13Pa和13Pb上的應(yīng)力膜16，以暴露硅層13Pa和13Pb中的每個(gè)的上 表面的一部分，并且抗蝕劑膜17剝離。在蝕刻工藝中，在元件區(qū)外部，在硅層13Pa和13Pb 的側(cè)表面上形成的應(yīng)力膜16Sa和16Sb被部分蝕刻。然而，在元件區(qū)中，應(yīng)力膜不受蝕刻工 藝影響。然后，用DHF溶液選擇性地蝕刻作為氧化硅膜的掩模層，由此得到圖IOA和圖10B 所示的結(jié)構(gòu)。在蝕刻工藝期間，氧化物膜12P的一部分被蝕刻成獲得具有在其內(nèi)形成圖10A 所示的凹陷部的氧化物膜12Q。然而，由于氧化物膜12P厚，所以支撐襯底11沒有被暴露。
然后，使用應(yīng)力膜16Ua和16Ub作為蝕刻掩模，對(duì)硅層13Pa和13Pb執(zhí)行干法蝕 亥lj，以形成圖11A所示的具有溝道區(qū)(鰭溝道)13Qa和13Qb的三維結(jié)構(gòu)(鰭)。鰭的寬度 為約20nm。通過側(cè)應(yīng)力膜16Sa和上應(yīng)力膜16Ua在溝道區(qū)13Qa中產(chǎn)生雙軸拉伸應(yīng)力。類 似地，通過側(cè)應(yīng)力膜16Sb和上應(yīng)力膜16Ub在溝道區(qū)13Qb中產(chǎn)生雙軸拉伸應(yīng)力。這些拉伸應(yīng)力使得可以提高載流子遷移率(電子)。 然后，如果有必要，則將諸如硼的III族元件通過離子注入技術(shù)注入到溝道區(qū) 13Qa和13Qb中，并且接著通過熱處理來活性化。 接著，如圖12A所示，分別在溝道區(qū)13Qa和13Qb的表面上形成柵氧化物膜19a和 19b，并且在元件的整個(gè)表面上形成電極層10。例如，可以使用通過熱氧化方法和等離子體 氮化法形成的氮氧化硅膜作為柵氧化物膜19a和19b。例如，使用通過LPCVD法形成的多晶 硅膜作為電極層10。 然后，在圖12A所示的結(jié)構(gòu)上沉積抗蝕劑膜，并且通過光刻技術(shù)來處理抗蝕劑膜， 以形成構(gòu)圖的抗蝕劑膜21(圖13A和圖13B)。然后，使用抗蝕劑膜21作為掩模，對(duì)電極層 10執(zhí)行干法蝕亥lJ，以形成圖14A和圖14B所示的柵電極10P。然后，剝離抗蝕劑膜21。由于 溝道區(qū)13Qa和13Qb由作為氮化物膜的應(yīng)力膜16Ua、16Ub、16Sa和16Sb保護(hù)，因此它們沒 有被蝕刻。 然后，如圖14A所示，使用柵電極10P作為掩模，通過離子注入技術(shù)，將諸如砷或磷 的V族元素注入到在溝道方向上的柵電極10P兩側(cè)設(shè)置的區(qū)域中，并且進(jìn)行熱處理以活性 化雜質(zhì)，由此形成源電極13Sa和13Sb以及漏電極13Da和13Db(圖1B)。
接著，如果有必要，形成用于電連接到外部電路的布線。具體地，在圖14A所示的 結(jié)構(gòu)上沉積絕緣膜，并且通過CMP技術(shù)將絕緣膜平坦化。然后，通過光刻技術(shù)在絕緣膜上涂 覆抗蝕劑膜，并且將接觸孔圖案轉(zhuǎn)移到抗蝕劑膜上。另外，通過干法蝕刻技術(shù)來蝕刻絕緣 膜，并且將源電極13Sa和13Sb以及漏電極13Da和13Db(圖1A和圖1B)上的應(yīng)力膜16Ua 和16Ub(圖14B)被部分地蝕刻，以形成接觸孔。然后，抗蝕劑膜剝離，并且用諸如鎢的金屬 材料填充所形成的接觸孔，由此形成接觸插塞23S、23D、24S、24D和25(圖1A和圖1B)。
以下是根據(jù)第一實(shí)施例的半導(dǎo)體器件1的效果和制造半導(dǎo)體器件1的方法。
如上所述，在半導(dǎo)體器件1中，應(yīng)力膜16Sa、16Sb、16Ua和16Ub形成在包括溝道區(qū) 13Qa和13Qb的三維結(jié)構(gòu)的側(cè)表面和上表面上。以此方式，在溝道區(qū)13Qa和13Qb中出現(xiàn)晶 體畸變。因此，可以提高溝道區(qū)13Qa和13Qb中的載流子遷移率。結(jié)果，可以制造具有高電 流驅(qū)動(dòng)能力的FET。 根據(jù)制造半導(dǎo)體器件1的方法，形成了形成臺(tái)階結(jié)構(gòu)的硅層13Pa和13Pb(圖 6A和圖6B)，并且在臺(tái)階結(jié)構(gòu)的上表面和側(cè)表面上形成構(gòu)圖的應(yīng)力膜16Ua、16Ub、16Sa和 16Sb(圖IOA和圖IOB)。然后，使用應(yīng)力膜16Ua、16Ub、16Sa和16Sb作為蝕刻掩模，來蝕刻 臺(tái)階結(jié)構(gòu)，以形成包括溝道區(qū)13Qa和13Qb的三維結(jié)構(gòu)(圖IIA和圖IIB)。以此方式，可 以使用自對(duì)準(zhǔn)方法來形成作為三維結(jié)構(gòu)的一部分的溝道區(qū)13Qa和13Qb，并且因此精確定 位溝道區(qū)13Qa和13Qb。因此，可以形成微小的鰭，該鰭超出了光刻技術(shù)中掩模的限制。結(jié) 果，可以使用晶體畸變技術(shù)來提高漏電流，并且用微小結(jié)構(gòu)來制造半導(dǎo)體器件1 。
在根據(jù)該實(shí)施例的制造方法中，通過相同的制造工藝來形成包括溝道區(qū)13Qa和 13Qb的兩個(gè)鰭。S卩，如圖IIA和圖11B所示，形成了一對(duì)溝道區(qū)13Qa和13Qb，且在其間插入 凹槽。該形成被稱作"成對(duì)形成"或"孤立的形成"。由于鰭通過自對(duì)準(zhǔn)來形成，因此可以將 鰭之間的間隙減小成小于可以通過光刻技術(shù)進(jìn)行分割的微小的線間隔和微小的空間間隔。
(第二實(shí)施例) 接著，將描述第二實(shí)施例。圖15A是示意性示出根據(jù)第二實(shí)施例的半導(dǎo)體器件2結(jié)構(gòu)的一部分的橫截面圖，并且圖15B是示意性示出半導(dǎo)體器件2的主要結(jié)構(gòu)的頂視圖。圖 15A是示出沿著圖15B的線Pl-P2截取的半導(dǎo)體器件2的橫截面圖。 如圖15A所示，除了應(yīng)力膜16Sa、16Ua、16Sb和16Ub是氧化硅膜以外，半導(dǎo)體器件 2具有與根據(jù)第一實(shí)施例的半導(dǎo)體器件l(圖1A和圖1B)的結(jié)構(gòu)相同的結(jié)構(gòu)。由于通過作 為氧化硅膜的應(yīng)力膜16Sa、16Ua、16Sb和16Ub的影響向溝道區(qū)(鰭溝道)13Qa和13Qb施 加壓縮應(yīng)力，因此在提高p型FET的性能方面，半導(dǎo)體器件2的FET結(jié)構(gòu)是有效的。
接著，將描述制造半導(dǎo)體器件2的優(yōu)選方法。圖16A至圖16D以及圖17A至圖17D 是示意性示出制造包括P型FET的半導(dǎo)體器件2的工藝的一部分的橫截面圖。
首先，如圖16A所示，制備SOI襯底，該SOI襯底具有支撐襯底11、 BOX膜12以及 在其上形成的SOI層13。 然后，如圖16B所示，作為氧化硅膜的薄掩模表面氧化物膜30和作為氮化硅膜的 掩模層14順序地形成在SOI層13上?？梢酝ㄟ^熱氧化法將氧化物膜30形成為例如約2nm 的厚度，并且可以通過LPCVD法將掩模層14形成為例如約100nm的厚度。
然后，通過與第一實(shí)施例的制造工藝(圖4A和圖4B以及圖5A和圖5B)相同的制 造工藝，通過光刻技術(shù)在掩模層14上形成構(gòu)圖的抗蝕劑膜。然后，使用抗蝕劑膜作為蝕刻 掩模，對(duì)掩模層14、氧化物膜30和SOI層13執(zhí)行干法蝕刻，以形成用于形成臺(tái)階結(jié)構(gòu)的凹 槽。然后，抗蝕劑膜剝離。接著，對(duì)暴露的S0I層13的側(cè)壁選擇性地執(zhí)行熱氧化。結(jié)果，如 圖16C所示，形成硅層13Pa和13Pb、氧化物膜30Ta、30Tb、30Sa和30Sb以及掩模層14P。在 硅層13Pa和13Pb的側(cè)表面上分別形成的氧化物膜30Sa和30Sb是厚度為約2nm的氧化硅 膜。 然后，用磷酸將掩模層14P蝕刻了約20nm，以暴露凹槽側(cè)壁附近的氧化物膜30Ta 和30Tb中的每個(gè)的上表面的一部分。在這種情況下，蝕刻掩模層14P從凹槽的側(cè)壁開始， 并且凹槽附近的掩模層14P凹陷。然而，當(dāng)使用磷酸時(shí)，用于氧化硅膜的蝕刻速率顯著低于 用于硅晶體的蝕刻速率。因此，氧化硅膜用作保護(hù)膜，并且磷不蝕刻硅層13Pa和13Pb。結(jié) 果，如圖17A所示，保留覆蓋有掩模層14Qa和14Qb的氧化物膜30Ua和30Ub。
然后，通過LPCVD法保形地沉積作為氧化硅膜的應(yīng)力膜16 (圖17A)。應(yīng)力膜16的 厚度大于用磷酸蝕刻掩模層14的量。例如，應(yīng)力膜16的厚度為50nm。
然后，通過垂直干法蝕刻技術(shù)來蝕刻應(yīng)力膜16。結(jié)果，如圖17B所示，分別在硅層 13Pa和13Pb的側(cè)表面上形成應(yīng)力膜16Sa和16Sb，并且分別在硅層13Pa和13Pb的上表面 上形成應(yīng)力膜16Ta和16Tb。然后，用磷酸蝕刻掩模層14Qa和14Qb (氮化硅膜)，以將其去 除。在這種情況下，由于硅層13Pa和13Pb由氧化物膜30Ua和30Ub覆蓋和保護(hù)，因此它們 不被磷酸蝕刻。 然后，通過與第一實(shí)施例中的制造工藝(圖9A和圖9B、圖IOA和圖10B以及圖 IIA和圖11B)相同的制造工藝，通過光刻技術(shù)，在元件區(qū)中形成構(gòu)圖的抗蝕劑膜，并且使用 抗蝕劑膜作為蝕刻掩模，對(duì)硅層13Pa和13Pb上形成的應(yīng)力膜16Ta和16Tb執(zhí)行干法蝕刻。 結(jié)果，應(yīng)力膜16Ua和16Ub僅保留在元件區(qū)中(圖17C)。接著，抗蝕劑膜剝離。
然后，通過垂直干法蝕刻技術(shù)，將保留在硅層13Pa和13Pb上的掩模表面氧化物膜 30 (氧化硅膜)蝕刻了約2nm。然后，使用硅層13Pa和13Pb上的應(yīng)力膜16Ua和16Ub (氧 化硅膜)作為掩模，對(duì)掩模表面氧化物膜30選擇性地執(zhí)行垂直干法蝕刻。結(jié)果，如圖17D
14所示，形成具有溝道區(qū)(鰭溝道)13Qa和13Qb的三維結(jié)構(gòu)(鰭)。鰭的寬度為約20nm。通 過側(cè)應(yīng)力膜16Sa和上應(yīng)力膜16Ua，在溝道區(qū)13Qa中產(chǎn)生雙軸壓縮應(yīng)力。類似地，通過側(cè)應(yīng) 力膜16Sb和上應(yīng)力膜16Ub，在溝道區(qū)13Qb中產(chǎn)生雙軸壓縮應(yīng)力。這些壓縮應(yīng)力使得可以 提高載流子遷移率(空穴)。 隨后的處理工藝與第一實(shí)施例中的相同。即，如果有必要，通過離子注入，將諸如 砷或磷的V族元素注入到溝道區(qū)13Qa和13Qb中，并且執(zhí)行熱處理來活性化雜質(zhì)。然后，形 成圖15A所示的柵氧化物膜19a和19b以及柵電極10P。然后，使用柵電極10P作為掩模， 通過離子注入技術(shù)，將諸如B或BF2的III族元素在溝道方向上注入到柵電極10P兩側(cè)上設(shè) 置的區(qū)域中，并且執(zhí)行熱處理來活性化雜質(zhì)，由此形成源電極13Sa和13Sb以及漏電極13Da 和13Db (圖15B)。接著，形成具有在其中設(shè)置有接觸插塞23S、23D、24S、24D和25 (圖15A 和圖15B)的絕緣膜22。 以下是根據(jù)第二實(shí)施例的半導(dǎo)體器件2的效果和制造半導(dǎo)體器件2的方法。
如上所述，由于根據(jù)本實(shí)施例的半導(dǎo)體器件2具有與根據(jù)第一實(shí)施例的結(jié)構(gòu)基本 相同的結(jié)構(gòu)，因此可以提高溝道區(qū)13Qa和13Qb中的載流子遷移率。根據(jù)半導(dǎo)體器件2的 結(jié)構(gòu)，由于在p型FET的溝道區(qū)13Qa和13Qb中容易出現(xiàn)晶體畸變，因此可以容易制造出具 有高電流驅(qū)動(dòng)能力的P型FET。作為另一個(gè)效果，可以得到與根據(jù)第一實(shí)施例的半導(dǎo)體器件 1及其制造方法的效果相同的效果。
(第三和第四實(shí)施例) 接著，將描述本發(fā)明的第三實(shí)施例和第四實(shí)施例。圖18A是示意性示出根據(jù)第三 實(shí)施例的半導(dǎo)體器件3結(jié)構(gòu)的一部分的橫截面圖，并且圖18B是示意性示出半導(dǎo)體器件3 的主要結(jié)構(gòu)的頂視圖。圖18A是示出沿著圖18B的線Ql-Q2截取的半導(dǎo)體器件3的橫截面 圖。然而，為了便于說明，在圖18B中沒有示出絕緣膜22R。 根據(jù)第一和第二實(shí)施例的半導(dǎo)體器件1和2均包括通過相同制造工藝形成的一對(duì) 鰭。該對(duì)鰭共享一個(gè)柵電極10P。與此相比，根據(jù)第三實(shí)施例的半導(dǎo)體器件3包括孤立的 鰭，并且不共享柵電極IOR。類似地，以下將描述的根據(jù)第四實(shí)施例的半導(dǎo)體器件4(圖20A) 包括孤立的鰭。 根據(jù)第三實(shí)施例的半導(dǎo)體器件3的結(jié)構(gòu)與根據(jù)第一實(shí)施例的半導(dǎo)體器件1的一對(duì) 鰭左邊的一個(gè)基本相同。即，半導(dǎo)體器件3包括支撐襯底11和溝道區(qū)13R，所述溝道區(qū)13R 形成在支撐襯底11的主表面上且其間插入氧化物膜12R。溝道區(qū)13R形成鰭形三維結(jié)構(gòu) (鰭)，并且三維結(jié)構(gòu)在溝道方向(垂直于圖平面的方向)上延伸。三維結(jié)構(gòu)具有在與溝道 方向(垂直于圖平面的方向)交叉的方向上彼此相對(duì)的兩個(gè)側(cè)表面。在兩個(gè)側(cè)表面的一個(gè) 上形成應(yīng)力膜16Sr，并且在另一個(gè)側(cè)表面上形成柵氧化物膜19r。另外，在溝道區(qū)13R的上 表面上形成應(yīng)力膜16Ur。應(yīng)力膜16Sr和16Ur中的每個(gè)具有作用在三維結(jié)構(gòu)的側(cè)表面上的殘留應(yīng)力。應(yīng)力 膜16Sr和16Ur的殘留應(yīng)力在表面的面內(nèi)方向上使拉伸應(yīng)力或壓縮應(yīng)力施加到三維結(jié)構(gòu)的 表面，由此在溝道區(qū)中產(chǎn)生晶體畸變。當(dāng)形成n型FET半導(dǎo)體器件3時(shí)，應(yīng)力膜16Sr被形 成為使得由三維結(jié)構(gòu)的表面產(chǎn)生拉伸應(yīng)變。當(dāng)形成P型FET半導(dǎo)體器件3時(shí)，應(yīng)力膜16Sr 被形成為使得由三維結(jié)構(gòu)的表面產(chǎn)生壓縮應(yīng)變。
以下將簡(jiǎn)要描述制造半導(dǎo)體器件3的方法。
首先，與根據(jù)第一實(shí)施例的制造工藝(圖2A和圖2B)相類似，制備SOI襯底。然 后，通過LPCVD法，在SOI層13上沉積作為氧化硅膜的掩模層14。然后，在SOI層13上涂 覆抗蝕劑膜，并且通過光刻技術(shù)處理抗蝕劑膜。結(jié)果，形成具有臺(tái)階差的抗蝕劑膜(未示 出)。然后，使用抗蝕劑膜作為蝕刻掩模，對(duì)掩模層14和SOI層13執(zhí)行干法蝕刻，以處理掩 模層14和SOI層13，由此形成臺(tái)階結(jié)構(gòu)。然后，去除抗蝕劑膜。 結(jié)果，如圖19所示，形成具有臺(tái)階差的硅層(溝道區(qū))13R和掩模層14R。隨后的 制造工藝與第一實(shí)施例中的制造工藝(圖6A至圖14B)基本上相同，并且因此將不再重復(fù) 對(duì)其的描述。最后，形成具有在其中設(shè)置的接觸插塞24S、24D和25的絕緣膜22R，以制造圖 18A和圖18B所示的半導(dǎo)體器件3。 圖20A是示意性示出根據(jù)第四實(shí)施例的半導(dǎo)體器件4結(jié)構(gòu)的一部分的橫截面圖， 并且圖20B是示意性示出半導(dǎo)體器件4的主要結(jié)構(gòu)的頂視圖。圖20A是示出沿著圖20B的 線Rl-R2截取的半導(dǎo)體器件4的橫截面圖。然而，為了便于說明，在圖20B中未示出絕緣膜 22R。 除了氧化物膜12的上表面是平坦的以外，根據(jù)第四實(shí)施例的半導(dǎo)體器件4的結(jié)構(gòu) 與根據(jù)第三實(shí)施例的半導(dǎo)體器件3的結(jié)構(gòu)(圖18A和圖18B)基本上相同，并且因此將不再 重復(fù)對(duì)結(jié)構(gòu)的詳細(xì)描述。另外，半導(dǎo)體器件4的結(jié)構(gòu)與根據(jù)第二實(shí)施例的半導(dǎo)體器件2的 一對(duì)鰭的左邊一個(gè)的結(jié)構(gòu)基本上相同。
以下將簡(jiǎn)要描述制造半導(dǎo)體器件4的方法。 首先，與根據(jù)第二實(shí)施例的制造工藝(圖16A)相類似，制備S0I襯底。然后，通過 與圖16B所示的制造工藝相同的制造工藝，在S0I層13上順序地形成作為氧化硅膜的薄掩 模表面氧化物膜30和作為氮化硅膜的掩模層14。然后，在SOI層13上涂覆抗蝕劑膜，并且 通過光刻技術(shù)處理該抗蝕劑膜。結(jié)果，形成具有臺(tái)階差的抗蝕劑膜(未示出)。接著，使用 抗蝕劑膜作為蝕刻掩模，對(duì)掩模層14、氧化物膜30和SOI層13執(zhí)行干法蝕刻，以處理掩模 層14、氧化物膜30和S0I層13，由此形成臺(tái)階結(jié)構(gòu)。然后，去除抗蝕劑膜。此后，對(duì)暴露的 SOI層13的側(cè)壁選擇性地執(zhí)行熱氧化。 結(jié)果，如圖21所示，形成具有臺(tái)階差的硅層(溝道區(qū))13R和掩模層14R。在硅層 13R的上表面上形成氧化物膜30T，并且在硅層13R的側(cè)表面上形成氧化物膜30S。隨后的 制造工藝與第二實(shí)施例中的制造工藝(圖16D至圖17D)基本上相同，并且因此將不再重復(fù) 對(duì)其的詳細(xì)描述。最后，形成具有在其中設(shè)置有接觸插塞24S、24D和25的絕緣膜22R，以制 造圖20A和圖20B所示的半導(dǎo)體器件4。 根據(jù)第三實(shí)施例的半導(dǎo)體器件3的效果與根據(jù)第一實(shí)施例的半導(dǎo)體器件1的效果 基本上相同。另外，根據(jù)第四實(shí)施例的半導(dǎo)體器件4的效果與根據(jù)第二實(shí)施例的半導(dǎo)體器 件2的效果基本上相同。
(第五實(shí)施例) 接著，將描述本發(fā)明的第五實(shí)施例。圖22A是示意性示出根據(jù)第五實(shí)施例的半導(dǎo) 體器件5結(jié)構(gòu)的一部分的橫截面圖，并且圖22B是示意性示出半導(dǎo)體器件5的主要結(jié)構(gòu)的 頂視圖。圖22A是示出沿著圖22B中的線X1-X2截取的半導(dǎo)體器件5的橫截面圖。然而， 為了便于說明，在圖22B中未示出圖22A所示的絕緣膜22R和22K。根據(jù)該實(shí)施例的半導(dǎo)體器件5是n型FET和p型FET集成在同一支撐襯底11上的CMOS半導(dǎo)體器件。 n型FET包括溝道區(qū)13K，所述溝道區(qū)13K形成在支撐襯底11的主表面上且其間插 入氧化物膜12。溝道區(qū)13K形成鰭形三維結(jié)構(gòu)(鰭)，并且該三維結(jié)構(gòu)在溝道方向(與圖平 面垂直的方向)上延伸。該三維結(jié)構(gòu)具有兩個(gè)側(cè)表面，所述兩個(gè)側(cè)表面在與溝道方向(與 圖平面垂直的方向)交叉的方向上彼此相對(duì)。在這兩個(gè)側(cè)表面的一個(gè)上形成應(yīng)力膜16Sk， 并且在另一個(gè)側(cè)表面上形成柵氧化物膜19K。另外，在溝道區(qū)13K的上表面上形成應(yīng)力膜 16Tk。 應(yīng)力膜16Sk和16Tk中的每個(gè)具有作用在該三維結(jié)構(gòu)的側(cè)表面上的殘留應(yīng)力。應(yīng) 力膜16Sk和16Tk的殘留應(yīng)力在表面的面內(nèi)方向上使拉伸應(yīng)力施加到三維結(jié)構(gòu)的表面，由 此在溝道區(qū)13K中產(chǎn)生晶體畸變。以此方式，可以提高作為載流子的電子的遷移率。
p型FET包括溝道區(qū)13R，所述溝道區(qū)13R形成在支撐襯底11的主表面上且其間插 入氧化物膜12。溝道區(qū)13R形成鰭形三維結(jié)構(gòu)(鰭)，并且該三維結(jié)構(gòu)在溝道方向(與圖平 面垂直的方向)上延伸。該三維結(jié)構(gòu)具有兩個(gè)側(cè)表面，所述兩個(gè)側(cè)表面在與溝道方向(與 圖平面垂直的方向)交叉的方向上彼此相對(duì)。在這兩個(gè)側(cè)表面的一個(gè)上形成應(yīng)力膜16Sr， 并且在另一個(gè)側(cè)表面上形成柵氧化物膜19r。另外，在溝道區(qū)13R的上表面上形成應(yīng)力膜 16Tr。應(yīng)力膜16Sr和16Tr中的每個(gè)具有作用在該三維結(jié)構(gòu)的側(cè)表面上的殘留應(yīng)力。應(yīng) 力膜16Sr和16Tr的殘留應(yīng)力在表面的面內(nèi)方向上使壓縮應(yīng)變施加到三維結(jié)構(gòu)的表面，由 此在溝道區(qū)13R中產(chǎn)生晶體畸變。以此方式，可以提高作為載流子的空穴的遷移率。
n型FET和p型FET可以通過根據(jù)第三實(shí)施例或第四實(shí)施例的制造方法來單獨(dú)制 造。 如上所述，在根據(jù)該實(shí)施例的半導(dǎo)體器件5中，n型FET和p型FET集成在同一支 撐襯底11上。因此，半導(dǎo)體器件5具有高電流驅(qū)動(dòng)能力的CMOS結(jié)構(gòu)。
(第六實(shí)施例) 接著，將描述本發(fā)明的第六實(shí)施例。圖23A是示意性示出根據(jù)第六實(shí)施例的半導(dǎo) 體器件6結(jié)構(gòu)的一部分的橫截面圖，并且圖23B是示意性示出半導(dǎo)體器件6的主要結(jié)構(gòu)的 頂視圖。圖23A是示出沿著圖23B中的線Wl-W2截取的半導(dǎo)體器件6的橫截面圖。
在根據(jù)該實(shí)施例的半導(dǎo)體器件6中，通過光刻技術(shù)形成溝道區(qū)(鰭溝道)。當(dāng)使用 光刻技術(shù)時(shí)，與根據(jù)第一至第五實(shí)施例的鰭自對(duì)準(zhǔn)方法相比，可以減少制造工藝的數(shù)目。
如圖23A的橫截面圖所示，半導(dǎo)體器件6包括支撐襯底11和溝道區(qū)13R，所述溝道 區(qū)13R形成在支撐襯底11的主表面上且其間插入氧化物膜12。溝道區(qū)13R形成鰭形三維 結(jié)構(gòu)(鰭)，并且該三維結(jié)構(gòu)在溝道方向(與圖平面垂直的方向)上延伸。該三維結(jié)構(gòu)具有 兩個(gè)側(cè)表面，所述兩個(gè)側(cè)表面在平行于支撐襯底ll的面內(nèi)方向的溝道方向(與圖平面垂直 的方向)交叉的方向上彼此相對(duì)。在這兩個(gè)側(cè)表面的一個(gè)上形成應(yīng)力膜16R，并且在另一個(gè) 側(cè)表面上形成柵氧化物膜19s。另外，在溝道區(qū)13R的上表面上形成掩模層14S。
應(yīng)力膜16R具有作用在三維結(jié)構(gòu)的側(cè)表面上的殘留應(yīng)力。應(yīng)力膜16R的殘留應(yīng)力 在側(cè)表面的面內(nèi)方向上使拉伸應(yīng)變或壓縮應(yīng)變施加到三維結(jié)構(gòu)的側(cè)表面，由此在溝道區(qū)中 產(chǎn)生晶體畸變。晶體畸變使得可以提高溝道區(qū)中的載流子遷移率。當(dāng)形成n型FET半導(dǎo)體 器件6時(shí)，應(yīng)力膜16R被形成為使得由三維結(jié)構(gòu)的側(cè)表面產(chǎn)生拉伸應(yīng)變。當(dāng)形成p型FET
17半導(dǎo)體器件6時(shí)，應(yīng)力膜16R被形成為使得由三維結(jié)構(gòu)的側(cè)表面產(chǎn)生壓縮應(yīng)變。
如圖23A和圖23B所示，柵電極IOS連續(xù)形成，以在三維結(jié)構(gòu)的兩個(gè)側(cè)表面彼此相 對(duì)的方向上延伸。如圖23A所示，柵電極IOS覆蓋溝道區(qū)13R，且其間插入柵氧化物膜19s。
如圖23A所示，在柵電極IOS下方形成溝道區(qū)13R。如圖23B所示，在溝道方向上 在柵電極10S的一側(cè)形成源電極13Ss，并且在溝道方向上在柵電極10S的另一側(cè)形成漏電 極13Ds。溝道區(qū)13R、源電極13Ss和漏電極13Ds形成三維結(jié)構(gòu)。如圖23B所示，應(yīng)力膜 16R延伸到三維結(jié)構(gòu)(鰭)的源電極13Ss的側(cè)表面和漏電極13Ds的側(cè)表面。因此，應(yīng)力 膜16R形成在載流子可以移動(dòng)的整個(gè)區(qū)域中，使得在三維結(jié)構(gòu)中出現(xiàn)晶體畸變。在與第一 實(shí)施例的沉積條件相同的沉積條件下，采用與形成根據(jù)第一實(shí)施例的應(yīng)力膜16Ua的材料 相同的材料制成應(yīng)力膜16R。 然后，形成覆蓋元件結(jié)構(gòu)的絕緣膜22R。接觸插塞25設(shè)置在絕緣膜22R中形成的 貫通孔中，以達(dá)到柵電極IOS。另外，如圖23B所示，在絕緣膜22R中設(shè)置與源電極13Ss連 接的接觸插塞24S以及與漏電極13Ds連接的接觸插塞24D。 接著，將描述制造具有上述結(jié)構(gòu)的半導(dǎo)體器件6的優(yōu)選方法。圖24A至圖26B示 意性示出制造具有n型FET或p型FET的半導(dǎo)體器件6的工藝的圖示。圖25A是示出沿著 線S1-S2截取的圖25B的頂視圖中所示的結(jié)構(gòu)的橫截面圖，并且圖26A是示出沿著線T1-T2 截取的圖26B的頂視圖中所示的結(jié)構(gòu)的橫截面圖。 首先，與根據(jù)第一實(shí)施例的制造工藝相類似，制備具有由半導(dǎo)體材料制成的支撐 襯底11、掩埋氧化物膜12和在其上形成的SOI層13的SOI襯底(圖2A)。然后，與根據(jù)第 一實(shí)施例的制造工藝相類似，通過LPCVD法在SOI層13上沉積厚度為約100nm的掩模層 14。然后，通過光刻工藝和干法蝕刻工藝蝕刻掩模層14和S0I層13，以形成臺(tái)階結(jié)構(gòu)。例 如，使用氮化硅膜作為掩模層14。圖24A是示出形成臺(tái)階結(jié)構(gòu)的硅層(溝道區(qū))13R和掩模 層14R的圖示。 然后，當(dāng)形成n型FET時(shí)，通過LPCVD法，將厚度為例如50nm的氮化硅膜保形地形 成為應(yīng)力膜。當(dāng)形成P型FET時(shí)，通過LPCVD法，將厚度為例如50nm的氧化硅膜保形地形 成為應(yīng)力膜。然后，通過干法蝕刻技術(shù)垂直蝕刻應(yīng)力膜，以在硅層13R的側(cè)表面上形成厚度 為50nm的應(yīng)力膜16R，如圖24B所示。 接著，如圖25A所示，構(gòu)圖的抗蝕劑膜23被形成為覆蓋將形成鰭的區(qū)域和應(yīng)力膜 16R。使用抗蝕劑膜23作為蝕刻掩模，對(duì)硅層13R和掩模層(氮化硅膜)14R垂直地執(zhí)行具 有高選擇性的干法蝕刻。然后，抗蝕劑膜23剝離。結(jié)果，如圖26A所示，形成溝道區(qū)13R和 鰭。溝道區(qū)13R的寬度可以是例如80nm。 可替選地，可以使用氧化硅膜替代氮化硅膜作為掩模層14R。在這種情況下，當(dāng)蝕 刻圖25A所示的掩模層14R和硅層13R時(shí)，元件區(qū)外部的掩埋氧化物膜12有可能被蝕刻， 使得支撐襯底11被暴露。當(dāng)為了防止暴露而充分地增加掩埋氧化物膜12的厚度時(shí)，可以 防止當(dāng)源電極或漏電極與支撐襯底11短路時(shí)出現(xiàn)的錯(cuò)誤?？梢允褂贸搜趸枘ぶ獾?氧化物膜作為掩模層14R。 接著，如果有必要，通過離子注入技術(shù)將雜質(zhì)元素注入到溝道區(qū)13R中，并且執(zhí)行 熱處理來活性化雜質(zhì)元素。隨后的制造工藝與第一實(shí)施例中的制造工藝(圖12A至圖13B) 基本上相同，因此將不再重復(fù)對(duì)其的詳細(xì)描述。最后，形成具有在其中設(shè)置有接觸插塞24S、24D和25的絕緣膜22R，以制造圖23A和圖23B所示的半導(dǎo)體器件6。根據(jù)鰭型FET是n型 還是P型，來選擇注入到溝道區(qū)13R、源電極13Ss和漏電極13Ds的雜質(zhì)。
以下是根據(jù)第六實(shí)施例的半導(dǎo)體器件6的效果和制造該半導(dǎo)體器件6的方法。
如上所述，在半導(dǎo)體器件6中，在臺(tái)階結(jié)構(gòu)的側(cè)表面上形成應(yīng)力膜16R(圖24B)之 后，通過使用構(gòu)圖的抗蝕劑膜(抗蝕劑圖案)來蝕刻臺(tái)階結(jié)構(gòu)，由此形成三維結(jié)構(gòu)(圖25A 和圖25B以及圖26A和圖26B)。在三維結(jié)構(gòu)的第二側(cè)表面上形成柵氧化物膜19s和柵電 極10S。因此，可以以少量的工藝來形成高性能的鰭型FET。因?yàn)橛捎趹?yīng)力16R導(dǎo)致溝道區(qū) 13R中出現(xiàn)晶體畸變，所以可以提高漏電流。 以上已經(jīng)描述了制造具有孤立的鰭的半導(dǎo)體器件6的方法。然而，通過根據(jù)該實(shí) 施例的制造方法，可以形成具有一對(duì)鰭的結(jié)構(gòu)。即，當(dāng)通過使用構(gòu)圖的抗蝕劑膜來蝕刻SOI 層13和掩模層14時(shí)，可以形成凹槽，并且在形成凹槽的兩個(gè)臺(tái)階結(jié)構(gòu)中可以形成鰭。
(第七實(shí)施例) 接著，將描述本發(fā)明的第七實(shí)施例。圖27是示出根據(jù)第七實(shí)施例的半導(dǎo)體器件7 的結(jié)構(gòu)的一部分的橫截面圖。下文中，將描述將P型鰭FET和n型鰭FET集成在同一襯底 上的制造方法。該制造方法可以實(shí)現(xiàn)具有微小結(jié)構(gòu)的高性能的CMOS。如以下將描述的，由 于使用應(yīng)力膜作為掩模，通過自對(duì)準(zhǔn)方法來形成鰭，因此在不受光刻技術(shù)中掩模限制的影 響的情況下，可以得到微小元件。 圖28A至圖32B是示意性示出制造半導(dǎo)體器件7的工藝的圖示。
首先，如圖28A所示，制備具有由半導(dǎo)體材料制成的支撐襯底11、掩埋氧化物膜12 和在其上形成的SOI層13的SOI襯底。掩埋氧化物膜12的厚度可以是例如500nm，并且 SOI層13的厚度可以是例如200nm。 然后，如圖28B所示，通過熱氧化，在S0I層13的上表面上形成作為氧化硅膜的掩 模表面氧化物膜30，并且通過LPCVD法，在掩模表面氧化物膜30上沉積作為氮化硅膜的掩 模層14。掩模表面氧化物膜30的厚度可以是例如2nm，并且掩模層14的厚度可以是例如 100nm。 然后，通過光刻技術(shù)，在掩模層14上形成構(gòu)圖的抗蝕劑膜(未示出)。使用抗蝕劑 膜作為掩模，在垂直方向上蝕刻掩模層14、掩模表面氧化物膜30和硅層13，以形成凹槽，并 且抗蝕劑膜剝離。在這種情況下，凹槽的寬度是例如150nm。然后，通過蝕刻而暴露的硅層 13P的側(cè)表面通過熱氧化法來氧化，以形成掩模側(cè)表面氧化物膜30S(圖28C)，所述掩模側(cè) 表面氧化物膜30S是厚度為例如約2nm的氧化硅膜。在這種情況下，只有硅被選擇性地氧 化，并且在氮化物膜上沒有形成氧化物膜。結(jié)果，如圖28C所示，獲得具有在其中形成的凹 槽14a的結(jié)構(gòu)。如以下將描述的，分別在形成凹槽14a的兩個(gè)臺(tái)階結(jié)構(gòu)上形成p型FET。
然后，通過光刻技術(shù)，在掩模層14上形成構(gòu)圖的抗蝕劑膜(未示出)。使用抗蝕劑 膜作為掩模，在垂直方向上蝕刻圖28C所示的掩模層14P，并且隨后抗蝕劑膜剝離。結(jié)果，形 成具有圖29A所示的凹槽14b的掩模層14Q。如以下將描述的，在凹槽14b附近形成n型 FET。 接著，用磷酸處理掩模層14Q，然后對(duì)其進(jìn)行各向同性地蝕刻了例如20nm(圖 29B)。在這種情況下，由于蝕刻是從掩模層14Q中形成的凹槽的側(cè)表面開始的，因此硅層 13P上的掩模層14Q在寬度上凹陷20nm。在磷酸處理期間，由于硅層13P由掩模表面氧化物膜30T和掩模側(cè)表面氧化物膜30S保護(hù)，因此硅層13P沒有被蝕刻。結(jié)果，如圖29B所示， 形成蝕刻的掩模層14Qa、14Qb和14Qc。 然后，如圖29C所示，在高溫下，通過LPCVD法，保形地形成作為氧化硅膜的應(yīng)力膜 16。應(yīng)力膜16的厚度可以是例如50nm。 接著，在垂直方向上對(duì)第一應(yīng)力膜16執(zhí)行干法蝕刻。結(jié)果，如圖30A所示，應(yīng)力膜 16Sa和16Sb以及應(yīng)力膜16Ta和16Tb分別形成在臺(tái)階結(jié)構(gòu)的側(cè)表面和上表面上，以成為形 成P型FET的鰭。當(dāng)在隨后工藝中通過自對(duì)準(zhǔn)形成鰭時(shí)，在側(cè)表面上形成的應(yīng)力膜16Sa和 16Sb用作保護(hù)掩模。 接著，使用圖30A所示的掩模層14Qa和14Qc以及應(yīng)力膜16Tc和16Td作為蝕刻 掩模，在硅層13P上在垂直方向上選擇性地執(zhí)行干法蝕刻。結(jié)果，如圖30B所示，形成具有 達(dá)到氧化物膜12的凹槽13a的硅層13Q。 然后，如圖31A所示，在高溫下，通過LPCVD法，在圖30B所示的結(jié)構(gòu)上保形地形成 作為氮化硅膜的第二應(yīng)力膜36。應(yīng)力膜36的厚度可以是例如50nm。 接著，如圖31B所示，在垂直方向上對(duì)應(yīng)力膜36執(zhí)行干法蝕刻。結(jié)果，應(yīng)力膜36S 形成在臺(tái)階結(jié)構(gòu)的側(cè)表面上，以成為形成n型FET的鰭。 然后，與根據(jù)第一實(shí)施例的制造工藝相類似，通過光刻技術(shù)，在元件區(qū)中形成構(gòu)圖 的抗蝕劑膜(未示出)。然后，與根據(jù)第一實(shí)施例的制造工藝相類似，對(duì)元件區(qū)外部的應(yīng)力 膜16Ta、16Tb、16Tc、16Td和36S、掩模層14Qa、14Qb和14Qc以及掩模表面氧化物膜30Ua、 30Ub和30Uc執(zhí)行干法蝕刻，以暴露硅層13Q。然后，抗蝕劑膜剝離。另外，在垂直方向上， 對(duì)元件區(qū)中的掩模層14Qa、 14Qb和14Qc (氮化硅膜)以及掩模表面氧化物膜30Ua、30Ub和 30Uc選擇性地執(zhí)行干法蝕刻。結(jié)果，如圖32A所示，應(yīng)力膜36Sc和36Sd保留在臺(tái)階結(jié)構(gòu)的 側(cè)表面上，以成為形成n型FET的鰭。另外，應(yīng)力膜16Sa和16Sb保留在臺(tái)階結(jié)構(gòu)的側(cè)表面 上，以成為形成P型FET的鰭，并且應(yīng)力膜16Ua和16Ub保留在臺(tái)階結(jié)構(gòu)的上表面上。 [OH8] 然后，使用應(yīng)力膜16Ua、16Ub、36Sc和36Sd(氧化硅膜)作為蝕刻掩模，在垂直方 向上對(duì)硅層13Q選擇性地執(zhí)行干法蝕刻，以形成用于形成p型FET的一對(duì)溝道區(qū)13Qa和 13Qb以及用于形成n型FET的一對(duì)溝道區(qū)13Qc和13Qd，如圖32B所示。
隨后的制造工藝與第一實(shí)施例或第二實(shí)施例中的制造工藝相同，并且因此將不再 重復(fù)對(duì)其的詳細(xì)描述。如圖27所示，在p型FET中，分別在溝道區(qū)13Qa和13Qb的側(cè)表面上 形成柵氧化物膜19a和19b。柵電極10a和10b被形成為分別覆蓋柵氧化物膜19a和19b。 在n型FET中，分別在溝道區(qū)13Qc和13Qd的側(cè)表面上形成柵氧化物膜19c和19d。柵電極 10c和10d被形成為分別覆蓋柵氧化物膜19c和19d。然后，形成絕緣膜22，并且在絕緣膜 22中設(shè)置接觸插塞25、26A、26B、27、28C、28D。 在形成p型鰭FET的三維結(jié)構(gòu)和形成n型鰭FET的三維結(jié)構(gòu)中，將不同的雜質(zhì)注 入到鰭溝道、柵電極以及源/漏電極中。因此，可以使用如下方法使用抗蝕劑膜(未示出) 作為掩模，單獨(dú)地且選擇性地將離子注入到n型區(qū)域和p型區(qū)域中。 根據(jù)第七實(shí)施例的制造方法，可以將p型鰭FET和n型鰭FET集成在同一襯底上。 可以在最佳方向上將晶體畸變施加到P型鰭FET和n型鰭FET的溝道區(qū)。因此，可以實(shí)現(xiàn) 包括載流子(空穴和電子)遷移率得以改進(jìn)的鰭型FET的CMOS。另外，在不依靠光刻技術(shù) 的掩模精確度的情況下，通過使用自對(duì)準(zhǔn)方法形成鰭溝道，可以實(shí)現(xiàn)微小的CMOS結(jié)構(gòu)。
20
在該實(shí)施例中，n型FET和p型FET的鰭成對(duì)形成。然而，n型FET和p型FET的 鰭可以以孤立的方式形成。 以上參照附圖已經(jīng)描述了本發(fā)明的示例性實(shí)施例。 根據(jù)上述實(shí)施例的半導(dǎo)體器件1至7的結(jié)構(gòu)都是所謂的單柵結(jié)構(gòu)，在該單柵結(jié)構(gòu) 中，柵電極形成在鰭(三維結(jié)構(gòu))的側(cè)表面和上表面上且其間插入了柵氧化物膜。其他結(jié)構(gòu) 包括其中柵電極形成在鰭的兩個(gè)表面(兩個(gè)側(cè)表面)或三個(gè)表面(兩個(gè)側(cè)表面和上表面) 上且其間插入柵氧化物膜的雙柵結(jié)構(gòu)或三柵結(jié)構(gòu)，以及其中柵電極形成在柱形三維結(jié)構(gòu)的 整個(gè)周圍表面上的結(jié)構(gòu)(全包圍柵結(jié)構(gòu))。在這些結(jié)構(gòu)中，與單柵結(jié)構(gòu)相比，作為電流流過 的區(qū)域?qū)挾鹊脑挾萕更有效地增大，以提高漏電流的量。然而，在鰭的寬度等于或小于 20nm的納米區(qū)中，由于反型層的量子影響導(dǎo)致有效寬度W的差消失，使得上述結(jié)構(gòu)的電特 性可以與單柵結(jié)構(gòu)的電特性基本上相同。在微小的元件結(jié)構(gòu)中，為了提高元件的驅(qū)動(dòng)能力， 重要的是提高載流子傳輸特性。因此，在提高納米區(qū)域中的微小元件的性能方面，積極地使 用晶體畸變技術(shù)的根據(jù)本發(fā)明的結(jié)構(gòu)是有效的。 當(dāng)使用了硅晶體時(shí)，鰭溝道表面的晶體取向的代表性示例包括例如(100)面、 (110)面和(111)面。另外，在溝道電流流動(dòng)的方向上的晶體取向示例包括〈100〉方向、 〈110〉方向和〈111〉方向。然而，本發(fā)明不限于這些晶體取向。 本發(fā)明的上述實(shí)施例僅是示例性的，并且本發(fā)明可以包括各種其他結(jié)構(gòu)。例如，在 上述實(shí)施例中，包括溝道區(qū)的三維結(jié)構(gòu)具有從支撐襯底的上表面向上突出的鰭形，但是本 發(fā)明不限于此?？梢允褂镁哂袌A柱形的柱子形狀或納米尺寸的布線形狀的晶體制成的三維 結(jié)構(gòu)，替代鰭形三維結(jié)構(gòu)。 在根據(jù)上述實(shí)施例的半導(dǎo)體器件1至7中，鰭形三維結(jié)構(gòu)的寬度沒有具體限制，但 是優(yōu)選地等于或小于約20nm。由于三維結(jié)構(gòu)的溝道區(qū)的寬度小，因此可以減小半導(dǎo)體器件 1至7的尺寸，并且因此加強(qiáng)從應(yīng)力膜施加到溝道區(qū)中晶體的畸變。 在根據(jù)上述實(shí)施例的半導(dǎo)體器件1至7中，使用SOI襯底用于易于元件分離，但是 本發(fā)明不限于此?？梢允褂冒雽?dǎo)體襯底來替代SOI襯底。在這種情況下，可以得到與上述 實(shí)施例的效果基本上相同的效果。 在根據(jù)上述實(shí)施例的半導(dǎo)體器件1至7中，通過使用離子注入技術(shù)在三維結(jié)構(gòu) (鰭)中形成pn結(jié)，得到源電極13Sa、13Sb、13Sr和13Ss以及漏電極13Da、 13Db、 13Dr和 13Ds，但是本發(fā)明不限于此。例如，可以在三維結(jié)構(gòu)(鰭)中形成肖特基勢(shì)壘結(jié)，以形成源 電極13Sa、13Sb、13Sr和13Ss以及漏電極13Da、 13Db、 13Dr和13Ds。 顯然，本發(fā)明不限于以上實(shí)施例，但是在不脫離本發(fā)明的范圍和精神的情況下，可 以進(jìn)行修改和變化。
權(quán)利要求
一種半導(dǎo)體器件，包括襯底；三維結(jié)構(gòu)，其形成在所述襯底的主表面上方，所述三維結(jié)構(gòu)包括第一側(cè)表面和第二側(cè)表面并且在所述溝道方向上延伸，所述第一側(cè)表面和所述第二側(cè)表面在與平行于所述襯底的面內(nèi)方向的溝道方向交叉的方向上彼此相對(duì)；應(yīng)力膜，其形成在所述第一側(cè)表面上方，并且包括作用在所述第一側(cè)表面上的殘留應(yīng)力；柵絕緣膜，其形成在所述第二側(cè)表面上方；以及柵電極，其覆蓋所述三維結(jié)構(gòu)的至少所述第二側(cè)表面且所述柵絕緣膜插入在所述三維結(jié)構(gòu)與所述柵電極之間，并且所述柵電極在所述第一側(cè)表面和所述第二側(cè)表面彼此相對(duì)的方向上延伸，其中，所述三維結(jié)構(gòu)包括在所述溝道方向上在所述柵電極的兩側(cè)上的源電極和漏電極，以及包括在所述源電極與所述漏電極之間的溝道區(qū)。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述應(yīng)力膜延伸到所述源電極的側(cè)表面和所述漏電極的側(cè)表面。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述應(yīng)力膜延伸到所述源電極的上表面和所述漏電極的上表面。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述應(yīng)力膜的殘留應(yīng)力在所述第一側(cè)表面的面內(nèi)方向上使拉伸應(yīng)變施加到所述 第一側(cè)表面。
5. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述應(yīng)力膜的殘留應(yīng)力在所述第一側(cè)表面的面內(nèi)方向上使壓縮應(yīng)變施加到所述 第一側(cè)表面。
6. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述應(yīng)力膜是包括氮化硅膜和氧化硅膜中的至少一個(gè)的絕緣膜。
7. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括 上應(yīng)力膜，其形成在所述三維結(jié)構(gòu)的上表面上方，其中，所述上應(yīng)力膜包括作用在所述三維結(jié)構(gòu)的上表面上的殘留應(yīng)力。
8. 根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中，所述上應(yīng)力膜的殘留應(yīng)力在所述上表面的面內(nèi)方向上使拉伸應(yīng)變施加到所述上 表面。
9. 根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中，所述上應(yīng)力膜的殘留應(yīng)力在所述上表面的面內(nèi)方向上使壓縮應(yīng)變施加到所述上 表面。
10. 根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中，所述上應(yīng)力膜是包括氮化硅膜和氧化硅膜中的至少一個(gè)的絕緣膜。
11. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述襯底包括支撐襯底以及在所述支撐襯底上方形成的氧化物膜，以及 所述三維結(jié)構(gòu)形成在所述氧化物膜上方。
12. —種制造半導(dǎo)體器件的方法，包括蝕刻在襯底上方形成的半導(dǎo)體層，以形成包括第一側(cè)表面的臺(tái)階結(jié)構(gòu)； 在所述臺(tái)階結(jié)構(gòu)的上表面和所述第一側(cè)表面上方，形成構(gòu)圖的應(yīng)力膜； 使用所述應(yīng)力膜作為蝕刻掩模，對(duì)所述臺(tái)階結(jié)構(gòu)執(zhí)行蝕刻，以形成與所述第一側(cè)表面相對(duì)的第二側(cè)表面，由此形成三維結(jié)構(gòu)，所述三維結(jié)構(gòu)包括所述第一側(cè)表面和所述第二側(cè)表面并且在與所述襯底的面內(nèi)方向平行的溝道方向上延伸； 在所述第二側(cè)表面上方，形成柵絕緣膜；以及形成柵電極，所述柵電極覆蓋所述三維結(jié)構(gòu)的至少所述第二側(cè)表面且所述柵絕緣膜插 入在所述三維結(jié)構(gòu)與所述柵電極之間，并且所述柵電極在所述第一側(cè)表面和所述第二側(cè)表 面彼此相對(duì)的方向上延伸，其中，所述應(yīng)力膜包括作用在所述第一側(cè)表面上的殘留應(yīng)力，以及所述三維結(jié)構(gòu)包括在所述溝道方向上在所述柵電極的兩側(cè)上的源電極和漏電極，并且 包括在所述源電極與所述漏電極之間的溝道區(qū)。
13. 根據(jù)權(quán)利要求12所述的制造半導(dǎo)體器件的方法，其中，所述應(yīng)力膜延伸到所述源電極的側(cè)表面以及所述漏電極的側(cè)表面。
14. 根據(jù)權(quán)利要求12所述的制造半導(dǎo)體器件的方法， 其中，所述應(yīng)力膜延伸到所述源電極的上表面以及所述漏電極的上表面。
15. 根據(jù)權(quán)利要求12所述的制造半導(dǎo)體器件的方法，其中，所述應(yīng)力膜的殘留應(yīng)力在所述第一側(cè)表面的面內(nèi)方向上使拉伸應(yīng)變施加到所述 第一側(cè)表面。
16. 根據(jù)權(quán)利要求12所述的制造半導(dǎo)體器件的方法，其中，所述應(yīng)力膜的殘留應(yīng)力在所述第一側(cè)表面的面內(nèi)方向上使壓縮應(yīng)變施加到所述 第一側(cè)表面。
17. 根據(jù)權(quán)利要求12所述的制造半導(dǎo)體器件的方法， 其中，所述應(yīng)力膜是包括氮化硅膜和氧化硅膜中的至少一個(gè)的絕緣膜。
18. 根據(jù)權(quán)利要求12所述的制造半導(dǎo)體器件的方法， 其中，形成所述臺(tái)階結(jié)構(gòu)的所述步驟包括 在所述襯底上方，形成將形成所述應(yīng)力膜的膜； 在所述膜上方，形成構(gòu)圖的掩模層；使用所述掩模層作為蝕刻掩模，對(duì)所述膜執(zhí)行蝕刻，以形成所述臺(tái)階結(jié)構(gòu)；以及 通過蝕刻，去除所述第一側(cè)表面附近的所述掩模層的一部分，以暴露所述臺(tái)階結(jié)構(gòu)的 上表面的一部分。
19. 根據(jù)權(quán)利要求12所述的制造半導(dǎo)體器件的方法， 其中，形成所述臺(tái)階結(jié)構(gòu)的所述步驟包括 在所述襯底上方，形成第一保護(hù)膜； 在所述第一保護(hù)膜上方，形成將形成所述應(yīng)力膜的膜； 在所述膜上方，形成構(gòu)圖的掩模層；以及使用所述掩模層作為蝕刻掩模，對(duì)所述膜執(zhí)行蝕刻，以形成所述臺(tái)階結(jié)構(gòu)，以及 形成所述應(yīng)力膜的所述步驟包括在形成所述臺(tái)階結(jié)構(gòu)的所述步驟之后，在所述第一側(cè)表面上方，形成第二保護(hù)膜； 使用所述第一保護(hù)膜和所述第二保護(hù)膜作為蝕刻掩模，對(duì)所述掩模層執(zhí)行蝕刻，以暴露所述第一保護(hù)膜的上表面的一部分；以及去除所述第一保護(hù)膜和所述第二保護(hù)膜的暴露部分，以暴露所述臺(tái)階結(jié)構(gòu)的所述上表面的一部分和所述第一側(cè)表面。
20. 根據(jù)權(quán)利要求12所述的制造半導(dǎo)體器件的方法， 其中，形成所述結(jié)構(gòu)的所述步驟包括蝕刻所述半導(dǎo)體層以形成凹槽，由此同時(shí)形成包括所述第一側(cè)表面的臺(tái)階結(jié)構(gòu)和包括 第三側(cè)表面的臺(tái)階結(jié)構(gòu)，形成所述應(yīng)力膜的所述步驟包括形成所述應(yīng)力膜作為第一應(yīng)力膜，以及在包括所述第三側(cè)表面的所述臺(tái)階結(jié)構(gòu)的上表 面和所述第三側(cè)表面上形成構(gòu)圖的第二應(yīng)力膜， 形成所述三維結(jié)構(gòu)的所述步驟包括使用所述第一應(yīng)力膜和所述第二應(yīng)力膜作為蝕刻掩模，對(duì)包括所述第一側(cè)表面的所述 臺(tái)階結(jié)構(gòu)和包括所述第三側(cè)表面的所述臺(tái)階結(jié)構(gòu)執(zhí)行蝕刻，以形成所述第二側(cè)表面和與所 述第三側(cè)表面相對(duì)的第四側(cè)表面，由此同時(shí)形成包括所述第一側(cè)表面和所述第二側(cè)表面的 三維結(jié)構(gòu)以及包括所述第三側(cè)表面和所述第四側(cè)表面并且在所述溝道方向上延伸的三維 結(jié)構(gòu)，形成所述柵絕緣膜的所述步驟包括在所述第二側(cè)表面上方形成所述柵絕緣膜作為第一柵絕緣膜，并且在所述第四側(cè)表面 上方形成第二柵絕緣膜，所述柵電極延伸以便覆蓋所述第四側(cè)表面，且所述第二柵絕緣膜插入在所述三維結(jié)構(gòu) 與所述柵電極之間，所述第二應(yīng)力膜包括作用在所述第三側(cè)表面上的殘留應(yīng)力，以及包括所述第三側(cè)表面和所述第四側(cè)表面的所述三維結(jié)構(gòu)包括在所述溝道方向上在所 述第二柵電極的兩側(cè)上的源電極和漏電極，以及包括在所述源電極與所述漏電極之間的溝 道區(qū)。
21. 根據(jù)權(quán)利要求12所述的制造半導(dǎo)體器件的方法，其中，所述襯底包括支撐襯底、在所述支撐襯底上方形成的掩埋氧化物膜以及在所述 掩埋氧化物膜上方形成的所述半導(dǎo)體層。
22. —種制造半導(dǎo)體器件的方法，包括 在襯底上方形成的半導(dǎo)體層上方，形成構(gòu)圖的掩模層；使用所述掩模層作為蝕刻掩模，對(duì)所述半導(dǎo)體層執(zhí)行蝕刻，以形成包括第一側(cè)表面的 臺(tái)階結(jié)構(gòu)；在所述第一側(cè)表面上方，形成應(yīng)力膜； 形成構(gòu)圖的抗蝕劑膜，以覆蓋所述第一側(cè)表面；使用所述抗蝕劑膜作為蝕刻掩模，對(duì)層壓的所述臺(tái)階結(jié)構(gòu)和所述掩模層執(zhí)行蝕刻，以 形成與所述第一側(cè)表面相對(duì)的第二側(cè)表面，由此形成三維結(jié)構(gòu)，所述三維結(jié)構(gòu)包括所述第 一側(cè)表面和所述第二側(cè)表面并且在與所述襯底的面內(nèi)方向平行的溝道方向上延伸；在所述第二側(cè)表面上方，形成柵絕緣膜；以及形成柵電極，所述柵電極覆蓋所述三維結(jié)構(gòu)的至少所述第二側(cè)表面且所述柵絕緣膜插 入在所述三維結(jié)構(gòu)與所述柵電極之間，并且所述柵電極在所述第一側(cè)表面和所述第二側(cè)表 面彼此相對(duì)的方向上延伸，其中，所述應(yīng)力膜包括作用在所述第一側(cè)表面上的殘留應(yīng)力，以及所述三維結(jié)構(gòu)包括在所述溝道方向上的在所述柵電極的兩側(cè)上的源電極和漏電極，并 且所述三維結(jié)構(gòu)包括在所述源電極與所述漏電極之間的溝道區(qū)。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件及其制造方法。該半導(dǎo)體器件包括三維結(jié)構(gòu)，該三維結(jié)構(gòu)在溝道方向上延伸；應(yīng)力膜，該應(yīng)力膜具有作用在三維結(jié)構(gòu)的第一側(cè)表面上的殘留應(yīng)力；柵絕緣膜，該柵絕緣膜形成在該三維結(jié)構(gòu)的第二側(cè)表面上方；以及柵電極，該柵電極覆蓋三維結(jié)構(gòu)且在其間插入柵絕緣膜，并且在第一側(cè)表面和第二側(cè)表面彼此相對(duì)的方向上延伸。三維結(jié)構(gòu)具有在源電極與漏電極之間的溝道區(qū)。
文檔編號(hào)H01L29/78GK101740624SQ20091022203
公開日2010年6月16日 申請(qǐng)日期2009年11月13日 優(yōu)先權(quán)日2008年11月14日
發(fā)明者田中圣康 申請(qǐng)人:恩益禧電子股份有限公司