專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法，特別涉及具有向溝道區(qū)域?qū)肓?br>
變形的MIS晶體管的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
迄今為止，通過促進(jìn)微細(xì)化來實(shí)現(xiàn)MOS晶體管的高集成化，由此實(shí)現(xiàn)MOS晶體管的高速化、低消耗功率化。但是，遵循比例定律(scaling law)的MOS晶體管的微細(xì)化逐漸接近極限。因此，積極研究利用不依賴于微細(xì)化的方法來實(shí)現(xiàn)MOS晶體管的高性能化的技術(shù)。
例如，對于如下技術(shù)的研究非?；钴S，S卩，通過向MOS晶體管的溝道區(qū)域?qū)胱冃蝸砀淖儨系啦牧系奈镄?，以此提高載體移動性。
作為向溝道區(qū)域?qū)胱冃蔚募夹g(shù)的一例，已知如下技術(shù)利用形成接觸孔時的蝕刻阻止膜，向溝道區(qū)域施加應(yīng)力(stress)，從而向溝道區(qū)域?qū)胱冃?。作為上述蝕刻阻止膜，在NMOS晶體管上形成具有拉伸應(yīng)力(tensilestress)的拉伸應(yīng)力膜。在PMOS晶體管上形成具有壓縮應(yīng)力(compressivestress)的壓縮應(yīng)力膜。
圖24是表示利用拉伸應(yīng)力膜以及壓縮應(yīng)力膜向溝道區(qū)域?qū)肓俗冃蔚?、具有CMOS結(jié)構(gòu)的現(xiàn)有的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖。
如圖所示，在硅襯底100的主面上形成有用于劃分元件區(qū)域的元件分離膜102。假設(shè)附圖左側(cè)的元件區(qū)域是NMOS晶體管形成區(qū)域，附圖右側(cè)的元件區(qū)域是PMOS晶體管形成區(qū)域。
在NMOS晶體管形成區(qū)域的硅襯底100上，隔著柵極絕緣膜104形成有柵電極106n。在柵電極106的側(cè)壁部分形成有側(cè)壁絕緣膜108。
在柵電極106n兩側(cè)的硅襯底100中形成有延伸源極及漏極結(jié)構(gòu)的N型源極/漏極區(qū)域110n。
在柵電極106n上以及N型源極/漏極區(qū)域110n上形成有金屬硅化物膜
112。這樣，在NMOS晶體管形成區(qū)域的硅襯底100上形成有具有柵電極106n和N型源極/漏極區(qū)域110n的NMOS晶體管114n。
在NMOS晶體管114n上，以覆蓋NMOS晶體管114n的方式形成有具有拉伸應(yīng)力的拉伸應(yīng)力膜116。形成具有拉伸應(yīng)力的硅氮化膜作為拉伸應(yīng)力膜116。在NMOS晶體管114n的溝道區(qū)域，利用拉伸應(yīng)力膜116所施加的應(yīng)力來導(dǎo)入變形。
在PMOS晶體管形成區(qū)域的硅襯底100上，隔著柵極絕緣膜104形成有柵電極106p。在柵電極106p的側(cè)壁部分形成有側(cè)壁絕緣膜108。
在柵電極106p兩側(cè)的硅襯底100中形成有延伸源極及漏極結(jié)構(gòu)的P型源極/漏極區(qū)域110p。
在柵電極106p上以及P型源極/漏極區(qū)域110p上形成有金屬硅化物膜
112。
這樣，在PMOS晶體管形成區(qū)域的硅襯底100上形成有具有柵電極106p和P型源極/漏極區(qū)域110p的PMOS晶體管114p。
在PMOS晶體管114p上，以覆蓋PMOS晶體管114p的方式形成有具有壓縮應(yīng)力的壓縮應(yīng)力膜118。形成具有壓縮應(yīng)力的硅氮化膜作為壓縮應(yīng)力膜118。在PMOS晶體管114p的溝道區(qū)域，利用壓縮應(yīng)力膜118所施加的應(yīng)力來導(dǎo)入變形。
這樣，在利用拉伸應(yīng)力膜116向溝道區(qū)域?qū)肓俗冃蔚腘MOS晶體管114n和利用壓縮應(yīng)力膜118向溝道區(qū)域?qū)肓俗冃蔚腜MOS晶體管114p組合而成的CMOS結(jié)構(gòu)中，對NMOS晶體管114n和PMOS晶體管114p的各自的剖面結(jié)構(gòu)進(jìn)行最佳化，由此能夠以低成本增大導(dǎo)入至溝道區(qū)域的變形，從而能夠提高載體移動性。由此，能夠使MOS晶體管的驅(qū)動電流增大。
非專禾ll文獻(xiàn)1: S.E. Thompson et al., "A 90-nm Logic Technology FeaturingStrained-Silicon," IEEE Trans.Elec.Dev.，Vol.51,No. 11,pp. 1790-1797,November2004
非專利文獻(xiàn)2: C,H.Ge et al.，"Process畫Strained畫Si(PSS) CMOS TechnologyFeaturing 3D Strain Engineering," IEDM Tech.Dig.,2003,pp. 73-76
非專禾ll文獻(xiàn)3: C.S.Smith, "Piezoresistance Effect in Germanium andSilicon," Phys.Rev.，vol.94,No.l，pp.42-49，1954.
發(fā)明內(nèi)容
發(fā)明要解決的課題
然而，在上述圖24所示的CMOS結(jié)構(gòu)的半導(dǎo)體器件中，由于NMOS晶 體管以及PMOS晶體管使用了相同結(jié)構(gòu)的側(cè)壁絕緣膜，所以難以同時提高兩 者的特性。
本發(fā)明的目的在于提供一種能夠同時提高利用拉伸應(yīng)力膜向溝道區(qū)域 導(dǎo)入了變形的N型MIS晶體管以及利用壓縮應(yīng)力膜向溝道區(qū)域?qū)肓俗冃?的P型MIS晶體管的特性的CMOS結(jié)構(gòu)的半導(dǎo)體器件及其制造方法。
用于解決課題的方法
根據(jù)本發(fā)明的一個觀點(diǎn)，提供一種半導(dǎo)體器件，具有硅襯底，其具有 第一元件區(qū)域和第二元件區(qū)域；N型晶體管，其具有第一源極/漏極區(qū)域和第 一柵電極，所述第一源極/漏極區(qū)域在所述第一元件區(qū)域內(nèi)夾著第一溝道區(qū)域 形成，所述第一柵電極隔著第一柵極絕緣膜形成在所述第一溝道區(qū)域上；第 一側(cè)壁絕緣膜，其形成在所述第一柵電極的側(cè)壁部分，該第一側(cè)壁絕緣膜的 楊氏模量比硅的楊氏模量小；P型晶體管，其具有第二源極/漏極區(qū)域和第二 柵電極，所述第二源極/漏極區(qū)域在所述第二元件區(qū)域內(nèi)夾著第二溝道區(qū)域形 成，所述第二柵電極隔著第二柵極絕緣膜形成在所述第二溝道區(qū)域上；第二 側(cè)壁絕緣膜，其形成在所述第二柵電極的側(cè)壁部分，該第二側(cè)壁絕緣膜的楊 氏模量比硅的楊氏模量大且比所述第一側(cè)壁絕緣膜的楊氏模量大；拉伸應(yīng)力 膜，其覆蓋所述N型晶體管，用于對所述第一溝道區(qū)域施加垂直于溝道面的 方向上的壓縮應(yīng)力和溝道長度方向上的拉伸應(yīng)力；以及壓縮應(yīng)力膜，其覆蓋 所述P型晶體管，用于對所述第二溝道區(qū)域施加垂直于溝道面的方向上的拉 伸應(yīng)力和溝道長度方向上的壓縮應(yīng)力。
另外，根據(jù)本發(fā)明的其他觀點(diǎn)，提供一種半導(dǎo)體器件的制造方法，該半 導(dǎo)體器件具有形成在硅襯底的第一元件區(qū)域上的N型晶體管和形成在所述硅 襯底的第二區(qū)域上的P型晶體管，所述半導(dǎo)體器件的制造方法包括在所述 第一元件區(qū)域上，隔著第一柵極絕緣膜形成所述N型晶體管的第一柵電極， 在所述第二區(qū)域上，隔著第二柵極絕緣膜形成所述P型晶體管的第二柵電極電極的工序；在形成有所述第一柵電極以及所述第二柵電極的所述硅襯底 上，形成楊氏模量比硅的楊氏模量小的第一絕緣膜的工序；選擇性地對所述
第二區(qū)域的所述第一絕緣膜進(jìn)行蝕刻，使所述第二區(qū)域的所述第一絕緣膜比
所述第一元件區(qū)域的所述第一絕緣膜薄的工序；在所述第一絕緣膜上形成楊 氏模量比硅的楊氏模量大的第二絕緣膜的工序；對所述第二絕緣膜以及所述 第一絕緣膜進(jìn)行各向異性蝕刻，由此在所述第一柵電極的側(cè)壁部分形成包含 所述第一絕緣膜且楊氏模量比硅的楊氏模量小的第一側(cè)壁絕緣膜，在所述第 二柵電極的側(cè)壁部分形成具有由所述第一絕緣膜和所述第二絕緣膜構(gòu)成的 層疊結(jié)構(gòu)的第二側(cè)壁絕緣膜的工序，其中，所述第二側(cè)壁絕緣膜的楊氏模量 比硅的楊氏模量大且比所述第一側(cè)壁絕緣膜的楊氏模量大；以覆蓋所述N型 晶體管的方式形成用于對所述N型晶體管的溝道區(qū)域施加垂直于溝道面的方 向上的壓縮應(yīng)力和溝道長度方向上的拉伸應(yīng)力的拉伸應(yīng)力膜，以覆蓋所述P 型晶體管的方式形成用于對所述P型晶體管的溝道區(qū)域施加垂直于溝道面的 方向上的拉伸應(yīng)力和溝道長度方向上的壓縮應(yīng)力的壓縮應(yīng)力膜的工序。
另外，本發(fā)明的另一技術(shù)方案，提供一種半導(dǎo)體器件的制造方法，該半 導(dǎo)體器件具有形成在硅襯底的第一元件區(qū)域上的N型晶體管和形成在所述硅 襯底的第二區(qū)域上的P型晶體管，所述半導(dǎo)體器件的制造方法包括在所述 第一元件區(qū)域上，隔著第一柵極絕緣膜形成所述N型晶體管的第一柵電極， 在所述第二區(qū)域上，隔著第二柵極絕緣膜形成所述P型晶體管的第二柵電極 的工序；在形成有所述第一柵電極以及所述第二柵電極的所述硅襯底上，形 成楊氏模量比硅的楊氏模量小的第一絕緣膜的工序；在所述第一絕緣膜上形 成楊氏模量比硅的楊氏模量大的第二絕緣膜的工序；對所述第二絕緣膜以及 所述第一絕緣膜進(jìn)行各向異性蝕刻，由此在所述第一柵電極的側(cè)壁部分以及 所述第二柵電極的側(cè)壁部分分別形成具有由所述第一絕緣膜和所述第二絕 緣膜構(gòu)成的層疊結(jié)構(gòu)的第一側(cè)壁絕緣膜以及第二側(cè)壁絕緣膜的工序，其中， 所述第一側(cè)壁絕緣膜以及第二側(cè)壁絕緣膜的楊氏模量比硅的楊氏模量大；選 擇性地去除所述第一側(cè)壁絕緣膜的所述第二絕緣膜的工序；以覆蓋所述N型 晶體管的方式形成用于對所述N型晶體管的溝道區(qū)域施加垂直于溝道面的方 向上的壓縮應(yīng)力和溝道長度方向上的拉伸應(yīng)力的拉伸應(yīng)力膜，以覆蓋所述P 型晶體管的方式形成用于對所述P型晶體管的溝道區(qū)域施加垂直于溝道面的溝道面的方向上的拉伸應(yīng)力和溝道長度方向上的壓縮應(yīng)力的壓縮應(yīng)力膜的 工序。
發(fā)明的效果
根據(jù)本發(fā)明，在拉伸應(yīng)力膜所覆蓋的N型晶體管的柵電極的側(cè)壁部分形 成楊氏模量比硅的楊氏模量小的側(cè)壁絕緣膜，在壓縮應(yīng)力膜所覆蓋的P型晶 體管的柵電極的側(cè)壁部分形成楊氏模量比硅的楊氏模量大且比N型晶體管的
側(cè)壁絕緣膜的楊氏模量大的側(cè)壁絕緣膜，由此在N型晶體管的溝道區(qū)域，將
垂直于溝道面的方向上的壓縮應(yīng)力設(shè)定為與溝道長度方向上的拉伸應(yīng)力相 等或其以上，并在p型晶體管的溝道區(qū)域中，將溝道長度方向上的壓縮應(yīng)力 設(shè)定為比垂直于溝道面的方向上的拉伸應(yīng)力大，因此針對利用拉伸應(yīng)力膜向
溝道區(qū)域?qū)肓俗冃蔚腘型MIS晶體管以及利用壓縮應(yīng)力膜向溝道區(qū)域?qū)?入了變形的P型MIS晶體管，均可以使其驅(qū)動電流增大，從而能夠提高其特 性。因此，根據(jù)本發(fā)明，能夠提高具有CMOS結(jié)構(gòu)的半導(dǎo)體器件的特性。
圖1是表示本發(fā)明的第一實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略圖。 圖2是表示記載在非專利文獻(xiàn)1中的提高載體移動性所需的應(yīng)力的種類 的圖。
圖3是表示對側(cè)壁絕緣膜的楊氏模量和溝道區(qū)域的變形之間的關(guān)系進(jìn)行 了模擬的MOS晶體管的結(jié)構(gòu)的概略剖面圖。
圖4是表示對于側(cè)壁絕緣膜的楊氏模量和溝道區(qū)域的變形之間的關(guān)系的 模擬結(jié)果的曲線圖。
圖5是表示本發(fā)明第一實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面圖 (其一)。
圖6是表示本發(fā)明第一實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面圖 (其二)。
圖7是表示本發(fā)明第一實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面圖 (其三)。
圖8是表示本發(fā)明第一實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面圖(其四)。
圖9是表示本發(fā)明第一實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面圖 (其五)。
圖10是表示本發(fā)明第一實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面 圖(其六)。
圖11是表示本發(fā)明第二實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略圖。 圖12是表示本發(fā)明第二實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面 圖(其一)。
圖13是表示本發(fā)明第二實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面 圖(其二)。
圖14是表示本發(fā)明第二實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面
圖(其三)。
圖15是表示本發(fā)明第三實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖。 圖16是表示本發(fā)明第三實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面 圖(其一)。
圖17是表示本發(fā)明第三實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面 圖(其二)。
圖18是表示本發(fā)明第三實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面 圖(其三)。
圖19是表示本發(fā)明第四實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖。 圖20是表示本發(fā)明第四實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面圖。
圖21是表示本發(fā)明第五實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖。 圖22是表示本發(fā)明第五實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面 圖(其一)。
圖23是表示本發(fā)明第五實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面 圖(其二)。
圖24是表示利用拉伸應(yīng)力膜以及壓縮應(yīng)力膜向溝道區(qū)域?qū)肓俗冃蔚摹?具有CMOS結(jié)構(gòu)的現(xiàn)有的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖。附圖標(biāo)記說明
10硅襯底
12元件分離膜
14柵極絕緣膜
16、 16n、 16p 柵電極
18a側(cè)壁絕緣膜(硅氧化膜)
18、 18b、 18c、 18d、 18e硅氧化膜
20n、 22n N型雜質(zhì)擴(kuò)散區(qū)域
20p、 22p P型雜質(zhì)擴(kuò)散區(qū)域
24源極/漏極區(qū)域
24n N型源極/漏極區(qū)域
24p P型源極/漏極區(qū)域
26p P型袋區(qū)域(P-type pocket region)
26n N型袋區(qū)域(N-type pocket region)
28金屬硅化物膜
30 MOS晶體管
30n NMOS晶體管
30p PMOS晶體管
32拉伸應(yīng)力膜
34、 34a、 34b、 34c、 34d硅氮化膜 36、 40、 54、 56、 60、 62、 66 側(cè)壁絕緣膜 38壓縮應(yīng)力膜 42應(yīng)力膜
50、 58、 64、 68光致抗蝕膜
52硅氮氧化膜
100 硅襯底
102元件分離膜
104柵極絕緣膜
106n、 106p柵電極
108側(cè)壁絕緣膜110n N型源極/漏極區(qū)域
110p P型源極/漏極區(qū)域 112金屬硅化物膜 114n NMOS晶體管 114p PMOS晶體管 116拉伸應(yīng)力膜 118壓縮應(yīng)力膜
具體實(shí)施例方式
第一實(shí)施方式
利用圖1至圖10對本發(fā)明第一實(shí)施方式的半導(dǎo)體器件及其制造方法進(jìn) 行說明。圖l是表示本實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖；圖2是 表示記載在非專利文獻(xiàn)1中的提高載體移動性所需的應(yīng)力的種類的圖；圖3 是表示對側(cè)壁絕緣膜的楊氏模量和溝道區(qū)域的變形之間的關(guān)系進(jìn)行了模擬 的MOS晶體管的結(jié)構(gòu)的概略剖面圖；圖4是表示對于側(cè)壁絕緣膜的楊氏模 量和溝道區(qū)域的變形之間的關(guān)系的模擬結(jié)果的曲線圖；圖5至圖10是表示 本實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面圖。
首先，利用圖1至圖4對本實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)進(jìn)行說明。
如圖1所示，在硅襯底10的主面上形成有用于劃分元件區(qū)域的元件分 離膜12。假設(shè)附圖左側(cè)的元件區(qū)域是NMOS晶體管形成區(qū)域，附圖右側(cè)的 元件區(qū)域是PMOS晶體管形成區(qū)域。在NMOS晶體管形成區(qū)域的硅襯底10 內(nèi)形成有P型阱(未圖示)。在PMOS晶體管形成區(qū)域的硅襯底10內(nèi)形成 有N型阱(未圖示)。
在NMOS晶體管形成區(qū)域的硅襯底10上，隔著柵極絕緣膜14形成有柵 電極16n。在柵電極16n的側(cè)壁部分形成有由硅氧化膜構(gòu)成的側(cè)壁絕緣膜18a， 其中，該硅氧化膜的楊氏模量比硅的楊氏模量小。
在柵電極16n兩側(cè)的硅襯底10中形成有N型源極/漏極區(qū)域24n，該N 型源極/漏極區(qū)域24n由用于構(gòu)成延伸源極及漏極結(jié)構(gòu)的延伸區(qū)域的淺N型 雜質(zhì)擴(kuò)散區(qū)域20n和深N型雜質(zhì)擴(kuò)散區(qū)域22n構(gòu)成。在淺N型雜質(zhì)擴(kuò)散區(qū)域 20n的正下方形成有發(fā)揮穿通現(xiàn)象抑制區(qū)域(punch through stopper)的功能能的P型袋區(qū)域26p。被N型源極/漏極區(qū)域24n夾著的區(qū)域成為溝道區(qū)域。 在柵電極16n上以及N型源極/漏極區(qū)域24n上形成有金屬硅化物膜28。 這樣，在NMOS晶體管形成區(qū)域的硅襯底10上形成有具有柵電極16n 和N型源極/漏極區(qū)域24n的NMOS晶體管30n。
在NMOS晶體管30n上，以覆蓋NMOS晶體管30n的方式形成有具有 拉伸應(yīng)力的拉伸應(yīng)力膜32。形成具有拉伸應(yīng)力的硅氮化膜作為拉伸應(yīng)力膜 32。此外，拉伸應(yīng)力膜32是發(fā)揮通過蝕刻形成接觸孔時的蝕刻阻止層的功 能的絕緣膜，上述接觸孔與NMOS晶體管30n相連接。
拉伸應(yīng)力膜32是用于對NMOS晶體管30n的溝道區(qū)域施加應(yīng)力的膜。 如圖1的箭頭所示，對NMOS晶體管30n的溝道區(qū)域，利用拉伸應(yīng)力膜32 來施加垂直于溝道面的方向上的壓縮應(yīng)力，并施加源極及漏極方向即溝道長 度方向上的拉伸應(yīng)力。如后所述，垂直于溝道面的方向上的壓縮應(yīng)力與溝道 長度方向上的拉伸應(yīng)力相等或其以上。這樣，利用拉伸應(yīng)力膜32所施加的 應(yīng)力，向NMOS晶體管30n的溝道區(qū)域分別導(dǎo)入垂直于溝道面的方向上的壓 縮變形以及溝道長度方向上的拉伸變形。
在PMOS晶體管形成區(qū)域的硅襯底10上，隔著柵極絕緣膜14形成有柵 電極16p。在柵電極16p的側(cè)壁部分形成有由硅氧化膜18b和硅氮化膜34a 構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜36，其中，上述硅氧化膜18b的楊氏模量比硅 的楊氏模量小，上述硅氮化膜34a的楊氏模量比硅的楊氏模量大。硅氧化膜 18b比作為NMOS晶體管30n的側(cè)壁絕緣膜18a的硅氧化膜更薄。由于存在 硅氮化膜34a，側(cè)壁絕緣膜36的平均楊氏模量變?yōu)楸裙璧臈钍夏Ａ看笄冶扔?硅氧化膜構(gòu)成的側(cè)壁絕緣膜18a的楊氏模量大。
在柵電極16p兩側(cè)的硅襯底10中形成有P型源極/漏極區(qū)域24p，該P(yáng) 型源極/漏極區(qū)域24p由用于構(gòu)成延伸源極及漏極結(jié)構(gòu)的延伸區(qū)域的淺P型雜 質(zhì)擴(kuò)散區(qū)域20p和深P型雜質(zhì)擴(kuò)散區(qū)域22p構(gòu)成。在淺P型雜質(zhì)擴(kuò)散區(qū)域20p 的正下方形成有發(fā)揮穿通現(xiàn)象抑制區(qū)域的功能的N型袋區(qū)域26n。被P型源 極/漏極區(qū)域24p夾著的區(qū)域成為溝道區(qū)域。
在柵電極16p上以及P型源極/漏極區(qū)域24p上形成有金屬硅化物膜28。 這樣，在PMOS晶體管形成區(qū)域的硅襯底10上形成有具有柵電極16p 和P型源極/漏極區(qū)域24p的PMOS晶體管30p。在PMOS晶體管30p上，以覆蓋PMOS晶體管30p的方式形成有具有壓 縮應(yīng)力的壓縮應(yīng)力膜38。形成具有壓縮應(yīng)力的硅氮化膜作為壓縮應(yīng)力膜38。 此外，壓縮應(yīng)力膜38是發(fā)揮通過蝕刻形成接觸孔時的蝕刻阻止層的功能的 絕緣膜，其中，上述接觸孔與PMOS晶體管30p相連接。
壓縮應(yīng)力膜38是用于對PMOS晶體管30p的溝道區(qū)域施加應(yīng)力的膜。 如圖1的箭頭所示，對PMOS晶體管30p的溝道區(qū)域，利用拉伸應(yīng)力膜32 來施加垂直于溝道面的方向上的拉伸應(yīng)力，并施加源極及漏極方向即溝道長 度方向上的壓縮應(yīng)力。如后所述，溝道長度方向上的壓縮應(yīng)力比垂直于溝道 面的方向上的拉伸應(yīng)力大。這樣，利用壓縮應(yīng)力膜38所施加的應(yīng)力，向PMOS 晶體管30p的溝道區(qū)域分別導(dǎo)入垂直于溝道面的方向上的拉伸變形以及溝道 長度方向上的壓縮變形。
這樣，構(gòu)成了具有CMOS結(jié)構(gòu)的本實(shí)施方式的半導(dǎo)體器件。
本實(shí)施方式的半導(dǎo)體器件的主要特征在于，在被拉伸應(yīng)力膜32覆蓋的 NMOS晶體管30n中，形成有由楊氏模量比硅的楊氏模量小的硅氧化膜構(gòu)成 的側(cè)壁絕緣膜18a，在被壓縮應(yīng)力膜38覆蓋的PMOS晶體管30p中，形成有 由比側(cè)壁絕緣膜18a更薄的硅氧化膜18b和楊氏模量比硅的楊氏模量大的硅 氮化膜34a構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜36。
由此，在NMOS晶體管30n中，側(cè)壁絕緣膜18a的楊氏模量比硅的楊氏 模量小，而在PMOS晶體管30p中，側(cè)壁絕緣膜36的楊氏模量比硅的楊氏 模量大且比側(cè)壁絕緣膜18a的楊氏模量大。
在被拉伸應(yīng)力膜覆蓋的NMOS晶體管以及被壓縮應(yīng)力膜覆蓋的PMOS 晶體管使用了相同結(jié)構(gòu)的側(cè)壁絕緣膜的情況下，如上所述，難以同時提高兩 者的特性。這是因為，要提高載體移動性所需的應(yīng)力的種類在NMOS晶體管 和PMOS晶體管中不同。
圖2是表示記載在非專利文獻(xiàn)1中的提高載體移動性所需的應(yīng)力的種類 的圖。在圖2中，關(guān)于NMOS晶體管以及PMOS晶體管分別示出了在"溝 道長度方向(Longitudinal)"、"溝道寬度方向(Transverse)"以及"垂 直于溝道面的方向(Out-ofplane)"這三個方向上，"拉伸應(yīng)力(tension)" 以及"壓縮應(yīng)力(compression)"中的哪一個是提高載體移動性所需的應(yīng)力。 與應(yīng)力的種類一同示出的+記號表示該應(yīng)力對提高載體移動性的有效程度，其數(shù)目越多，則意味著對提高載體移動性的越有效。
根據(jù)圖2可知，對于NMOS晶體管來說，在施加于溝道區(qū)域的應(yīng)力中， 對提高載體移動性最有效的應(yīng)力為垂直于溝道面的方向上的壓縮應(yīng)力，其次 為溝道長度方向上的拉伸應(yīng)力。另外，根據(jù)圖2可知，對于PMOS晶體管來 說，在施加于溝道區(qū)域的應(yīng)力中，對提高載體移動性有效的應(yīng)力為溝道長度 方向上的壓縮應(yīng)力。
另一方面，本申請的發(fā)明人為了弄清楚側(cè)壁絕緣膜對利用覆蓋MOS晶 體管的應(yīng)力膜的應(yīng)力導(dǎo)入至溝道區(qū)域的變形所帶來的影響，通過模擬求出了 導(dǎo)入至溝道區(qū)域的變形和側(cè)壁絕緣膜的楊氏模量之間的關(guān)系。圖3是表示進(jìn) 行了模擬的MOS晶體管的結(jié)構(gòu)的概略剖面圖；圖4是表示模擬結(jié)果的曲線 圖。
如圖3所示，進(jìn)行了模擬的MOS晶體管30具有隔著柵極絕緣膜14形 成在硅襯底10上的柵電極16、形成在柵電極16兩側(cè)的硅襯底10內(nèi)的源極/ 漏極區(qū)域24。在柵電極16的側(cè)壁部分形成有側(cè)壁絕緣膜40。在柵電極16 上以及源極/漏極區(qū)域24上形成有金屬硅化物膜28。在MOS晶體管30上， 以覆蓋MOS晶體管30的方式形成有應(yīng)力膜42，該應(yīng)力膜42用于對溝道區(qū) 域施加應(yīng)力。
在模擬中，將側(cè)壁絕緣膜40的楊氏模量設(shè)為Ysw，將硅的楊氏模量設(shè)為 YSi，并以Ysw/Ysi求出利用應(yīng)力膜42的應(yīng)力來導(dǎo)入至溝道區(qū)域的溝道長度方 向上的變形e xx以及垂直于溝道面的方向上的變形e zz。
圖4是表示該模擬結(jié)果的曲線圖。曲線圖的橫軸表示Ysw/Ysi，縱軸表示 變形。參記號的線表示溝道長度方向上的變形e xx， 口記號的線表示垂直于 溝道面的方向上的變形e zz。
如圖4所示，若側(cè)壁絕緣膜的楊氏模量Ysw增加，則垂直于溝道面的方 向上的變形ezz減少，而溝道長度方向上的變形e xx增大。而且，將 Ysw/Ysrl.6附近作為邊界值，在Ysw/Ysi小于該邊界值的情況下，垂直于溝 道面的方向上的變形e zz大于溝道長度方向上的變形e xx，在Ysw/Ysi大于 該邊界值的情況下，溝道長度方向上的變形exx大于垂直于溝道面的方向上 的變形e zz。
從圖2所示的提高載體移動性所需的應(yīng)力的種類以及圖4所示的模擬結(jié)果可知，要提高NMOS晶體管以及PMOS晶體管的載體移動性，則只要如 下設(shè)定施加于溝道區(qū)域的應(yīng)力即可。
首先，針對NMOS晶體管，在溝道區(qū)域中，只要將垂直于溝道面的方向
上的壓縮應(yīng)力設(shè)定為與溝道長度方向上的拉伸應(yīng)力相等或其以上即可。
另夕卜，針對PMOS晶體管，在溝道區(qū)域中，只要將溝道長度方向上的壓 縮應(yīng)力設(shè)定為比垂直于溝道面的方向上的拉伸應(yīng)力大即可。
然而，由于NMOS晶體管以及PMOS晶體管使用了相同結(jié)構(gòu)的側(cè)壁絕 緣膜，因此在NMOS晶體管和PMOS晶體管中側(cè)壁絕緣膜的楊氏模量相同。 因此，針對各個晶體管無法獨(dú)立地使施加于溝道區(qū)域的應(yīng)力最佳化。即，在 使側(cè)壁絕緣膜的楊氏模量變小以使在NMOS晶體管中對載體移動性的提高 有效的垂直于溝道面的方向上的壓縮應(yīng)力增大的情況下，無法同時使在 PMOS晶體管中對載體移動性的提高有效的溝道長度方向上的壓縮應(yīng)力增 大。反之，在使側(cè)壁絕緣膜的楊氏模量變大以在PMOS晶體管中使溝道長度 方向上的壓縮應(yīng)力增大的情況下，無法同時在NMOS晶體管中使垂直于溝道 面的方向上的壓縮應(yīng)力增大。
與此相對，在本實(shí)施方式的半導(dǎo)體器件中，在NMOS晶體管30n中形成 有楊氏模量比硅的楊氏模量小的側(cè)壁絕緣膜18a，在PMOS晶體管30p中形 成有楊氏模量比硅的楊氏模量大且比側(cè)壁絕緣膜18a的楊氏模量大的側(cè)壁絕 緣膜36。
因此，針對NMOS晶體管30n，在溝道區(qū)域中，能夠使垂直于溝道方向 的方向上的壓縮應(yīng)力增大，所以垂直于溝道面的方向上的壓縮應(yīng)力被設(shè)定為 與溝道長度方向上的拉伸應(yīng)力相等或其以上。由此，能夠提高NMOS晶體管 30n的載體移動性。
另外，針對PMOS晶體管30p，在溝道區(qū)域中，能夠使溝道長度方向上 的壓縮應(yīng)力增大，所以溝道長度方向上的壓縮應(yīng)力被設(shè)定為比垂直于溝道面 的方向上的拉伸應(yīng)力大。由此，能夠提高PMOS晶體管30p的載體移動性。
這樣，根據(jù)本實(shí)施方式，針對NMOS晶體管30n以及PMOS晶體管30p 均可以使其驅(qū)動電流增大，能夠提高其特性。因此，根據(jù)本實(shí)施方式，能夠 提高具有CMOS結(jié)構(gòu)的半導(dǎo)體器件的特性。
接著，利用圖5至圖10對本實(shí)施方式的半導(dǎo)體器件的制造方法進(jìn)行說明。
首先，例如通過STI法，在硅襯底10的主面上形成用于劃分元件區(qū)域
的元件分離膜12。此外，在圖中，假設(shè)左側(cè)的元件區(qū)域為NMOS晶體管形 成區(qū)域，右側(cè)的元件區(qū)域為PMOS晶體管形成區(qū)域。
接著，在N型MOS晶體管的形成區(qū)域形成P阱(未圖示)，在P型 MOS晶體管的形成區(qū)域形成N阱(未圖示)。
接著，例如通過CVD法，例如堆積膜厚為1.2nm的硅氮氧化膜，從而 形成由硅氮氧化膜構(gòu)成的柵極絕緣膜14。此外，柵極絕緣膜14不僅限定于 硅氮氧化膜，可以適宜地形成其他任何絕緣膜。例如，也可以通過熱氧化法 來形成硅氧化膜作為柵極絕緣膜14。
接著，例如通過CVD法，堆積例如膜厚為100nm的多晶硅膜。
接著，通過光刻法以及干式蝕刻法，在該多晶硅膜上形成圖案，從而形 成由多晶硅膜構(gòu)成的柵電極16n、 16p (圖5 (a))。在此，柵電極16n是 NMOS晶體管30n的柵電極，柵電極16p是PMOS晶體管30p的柵電極。
接著，在形成用于覆蓋PMOS晶體管形成區(qū)域且使NMOS晶體管形成 區(qū)域露出的光致抗蝕膜后，將柵電極16n作為掩模進(jìn)行離子注入，從而在 NMOS晶體管形成區(qū)域形成P型袋區(qū)域26p。
接著，將柵電極16n作為掩模進(jìn)行離子注入，從而在柵電極16n兩側(cè)的 硅襯底10中形成用于構(gòu)成延伸源極及漏極結(jié)構(gòu)的延伸區(qū)域的淺N型雜質(zhì)擴(kuò) 散區(qū)域20n。在進(jìn)行離子注入后，去除光致抗蝕膜。
接著，在形成用于覆蓋NMOS晶體管形成區(qū)域且使PMOS晶體管形成 區(qū)域露出的光致抗蝕膜后，將柵電極16p作為掩模進(jìn)行離子注入，從而在 PMOS晶體管形成區(qū)域形成N型袋區(qū)域26n。
接著，將柵電極16p作為掩模進(jìn)行離子注入，從而在柵電極16p兩側(cè)的 硅襯底10中形成用于構(gòu)成延伸源極及漏極結(jié)構(gòu)的延伸區(qū)域的淺P型雜質(zhì)擴(kuò) 散區(qū)域20p。在進(jìn)行離子注入后，去除光致抗蝕膜(圖5 (b))。
接著，例如通過CVD法，在整個面上堆積楊氏模量比硅的楊氏模量小 的膜厚例如為40nm的硅氧化膜18 (圖6 (a))。
接著，通過光刻法，形成用于覆蓋NMOS晶體管形成區(qū)域且使PMOS 晶體管形成區(qū)域露出的光致抗蝕膜50。接著，將光致抗蝕膜50作為掩模，例如利用氟酸類水溶液進(jìn)行濕式蝕
亥lj，使PMOS晶體管形成區(qū)域的硅氧化膜18變薄，直至膜厚變成例如5nm 左右為止。這樣，使PMOS晶體管形成區(qū)域的硅氧化膜18比NMOS晶體管 形成區(qū)域的硅氧化膜18薄。
接著，去除光致抗蝕膜50 (圖6 (b))。
接著，例如通過等離子體CVD法，在硅氧化膜18上堆積楊氏模量比硅 的楊氏模量大的膜厚例如為40nm的硅氮化膜34 (圖7 (a))。
接著，例如通過RIE法等干式蝕刻法，對硅氮化膜34以及硅氧化膜18 進(jìn)行各向異性蝕刻。由此，在NMOS晶體管區(qū)域中，由于硅氧化膜18相對 厚，所以硅氮化膜34被去除，因此在柵電極16n的側(cè)壁部分形成由硅氧化 膜構(gòu)成的側(cè)壁絕緣膜18a。另一方面，在PMOS晶體管區(qū)域中，由于硅氧化 膜18相對薄，因此在柵電極16p的側(cè)壁部分形成由硅氧化膜18b和硅氮化 膜34a構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜36 (圖7 (b))。
這樣，在本實(shí)施方式中，通過濕式蝕刻法，使PMOS晶體管形成區(qū)域的 硅氧化膜18比NMOS晶體管形成區(qū)域的硅氧化膜18薄，由此在NMOS晶 體管和PMOS晶體管中形成結(jié)構(gòu)不同的側(cè)壁絕緣膜18a、 36。因此，不使制
造工序變得復(fù)雜，另外能夠抑制制造工序數(shù)的增加。
接著，在形成用于覆蓋PMOS晶體管形成區(qū)域且使NMOS晶體管形成 區(qū)域露出的光致抗蝕膜后，將柵電極16n以及側(cè)壁絕緣膜18a作為掩模進(jìn)行 離子注入，從而在NMOS晶體管形成區(qū)域形成用于構(gòu)成N型源極/漏極區(qū)域 的深區(qū)域的N型雜質(zhì)擴(kuò)散區(qū)域22n。在進(jìn)行離子注入后，去除光致抗蝕膜。
接著，在形成用于覆蓋NMOS晶體管形成區(qū)域且使PMOS晶體管形成 區(qū)域露出的光致抗蝕膜后，將柵電極16p以及側(cè)壁絕緣膜36作為掩模進(jìn)行 離子注入，從而在PMOS晶體管形成區(qū)域形成用于構(gòu)成P型源極/漏極區(qū)域 的深區(qū)域的P型雜質(zhì)擴(kuò)散區(qū)域22p。在進(jìn)行離子注入后，去除光致抗蝕膜。
接著，進(jìn)行規(guī)定的熱處理，對所注入的雜質(zhì)進(jìn)行活性化。這樣，在NMOS 晶體管形成區(qū)域形成由N型雜質(zhì)擴(kuò)散區(qū)域20n、 22n構(gòu)成的延伸源極及漏極 結(jié)構(gòu)的N型源極/漏極區(qū)域24n。另外，在PMOS晶體管形成區(qū)域形成由P 型雜質(zhì)擴(kuò)散區(qū)域20p、 22p構(gòu)成的延伸源極及漏極結(jié)構(gòu)的P型源極/漏極區(qū)域 24p (圖8 (a))。這樣，在NMOS晶體管形成區(qū)域的硅襯底10上形成NMOS晶體管30n， 在PMOS晶體管形成區(qū)域的硅襯底10上形成PMOS晶體管30p。
接著，通過通常的自對準(zhǔn)硅化物工藝，在柵電極16n、 16p上以及源極/ 漏極區(qū)域24n、 24p上形成金屬硅化物膜28 (圖8 (b))。例如，可以形成 鎳硅化物膜作為金屬硅化物膜28。
接著，例如通過等離子體CVD法，在整個面上堆積具有壓縮應(yīng)力的膜 厚例如為50nm的硅氮化膜38 (圖9 (a))。
接著，在形成用于覆蓋PMOS晶體管形成區(qū)域且使NMOS晶體管形成 區(qū)域露出的光致抗蝕膜(未圖示)后，將光致抗蝕膜作為掩模進(jìn)行濕式蝕刻， 去除NMOS晶體管形成區(qū)域的硅氮化膜38。在進(jìn)行濕式蝕刻后，去除光致 抗蝕膜。
這樣，在PMOS晶體管30p上，以覆蓋PMOS晶體管30p的方式形成具 有壓縮應(yīng)力的由硅氮化膜構(gòu)成的壓縮應(yīng)力膜38 (圖9 (b))。
接著，例如通過等離子體CVD法，在整個面上堆積具有拉伸應(yīng)力的膜 厚例如為50nm的硅氮化膜32 (圖IO (a))。
接著，在形成用于覆蓋NMOS晶體管形成區(qū)域且使PMOS晶體管形成 區(qū)域露出的光致抗蝕膜(未圖示)后，將光致抗蝕膜作為掩模進(jìn)行濕式蝕刻， 去除PMOS晶體管形成區(qū)域的硅氮化膜32。在進(jìn)行濕式蝕刻后，去除光致抗 蝕膜。
這樣，在NMOS晶體管30n上，以覆蓋NMOS晶體管30n的方式形成 具有拉伸應(yīng)力的由硅氮化膜構(gòu)成的拉伸應(yīng)力膜32 (圖IO (b))。 這樣，形成圖l所示的本實(shí)施方式的半導(dǎo)體器件。
這樣，根據(jù)本實(shí)施方式，在被拉伸應(yīng)力膜32覆蓋的NMOS晶體管30n 中，形成由楊氏模量比硅的楊氏模量小的硅氧化膜構(gòu)成的側(cè)壁絕緣膜18a， 在被壓縮應(yīng)力膜38覆蓋的PMOS晶體管30p中，形成具有由硅氧化膜18b 和硅氮化膜34a構(gòu)成的層疊結(jié)構(gòu)、楊氏模量比硅的楊氏模量大且比側(cè)壁絕緣 膜18a的楊氏模量大的側(cè)壁絕緣膜36，因此能夠抑制制造工序數(shù)的增加，并 能夠同時提高NMOS晶體管30n以及PMOS晶體管30p的特性。因此，根 據(jù)本實(shí)施方式，能夠提高具有CMOS結(jié)構(gòu)的半導(dǎo)體器件的特性。第二實(shí)施方式
利用圖11至圖14對本發(fā)明第二實(shí)施方式的半導(dǎo)體器件及其制造方法進(jìn) 行說明。圖11是表示本實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖；圖12
至圖14是表示本實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面圖。此外，
對與第一實(shí)施方式的半導(dǎo)體器件及其制造方法相同的構(gòu)成要素標(biāo)注相同的
附圖標(biāo)記，并省略或簡化其說明。
首先，利用圖ll對本實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)進(jìn)行說明。
如圖所示，在本實(shí)施方式的半導(dǎo)體器件中，在被拉伸應(yīng)力膜32覆蓋的 NMOS晶優(yōu)管30n的柵由秘16n的側(cè)l樓都分，形成有由硅氧化臘1 8c和硅氮
氧化膜52構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜54，其中，上述硅氧化膜18c的楊 氏模量比硅的楊氏模量小，上述硅氮氧化膜52的楊氏模量與硅的楊氏模量 相等或其以下。側(cè)壁絕緣膜54的平均楊氏模量比硅的楊氏模量小。
另外，在被壓縮應(yīng)力膜38覆蓋的PMOS晶體管30p的柵電極16p的側(cè) 壁部分，形成有由硅氧化膜18c和硅氮化膜34b構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣 膜56，其中，上述硅氧化膜18c的楊氏模量比硅的楊氏模量小，上述硅氮化 膜34b的楊氏模量比硅的楊氏模量大。構(gòu)成側(cè)壁絕緣膜56的硅氧化膜18c 的膜厚與構(gòu)成側(cè)壁絕緣膜54的硅氧化膜18c的膜厚大致相同。由于存在硅氮 化膜34b，側(cè)壁絕緣膜56的平均楊氏模量比硅的楊氏模量大且比側(cè)壁絕緣膜 54的平均楊氏模量大。
這樣，本實(shí)施方式的半導(dǎo)體器件的主要特征在于，在被拉伸應(yīng)力膜32 覆蓋的NMOS晶體管30n中，形成有由硅氧化膜18c和硅氮氧化膜52構(gòu)成 的層疊結(jié)構(gòu)的側(cè)壁絕緣膜54，其中，上述硅氧化膜18c的楊氏模量比硅的楊 氏模量小，上述硅氮氧化膜52的楊氏模量與硅的楊氏模量相等或其以下； 在被壓縮應(yīng)力膜38覆蓋的PMOS晶體管30p中，形成有由硅氧化膜18c和 硅氮化膜34b構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜56，其中，上述硅氧化膜18c的 楊氏模量比硅的楊氏模量小，上述硅氮化膜34b的楊氏模量比硅的楊氏模量 大。
通過如此構(gòu)成側(cè)壁絕緣膜54、 56，在本實(shí)施方式的半導(dǎo)體器件中，在 NMOS晶體管30n中的側(cè)壁絕緣膜54的平均楊氏模量比硅的楊氏模量小， 而在PMOS晶體管30p中的側(cè)壁絕緣膜56的平均楊氏模量比硅的楊氏模量大且比側(cè)壁絕緣膜54的平均楊氏模量大。
因此，與第一實(shí)施方式的半導(dǎo)體器件同樣，在本實(shí)施方式的半導(dǎo)體器件
中，針對NMOS晶體管30n，也在溝道區(qū)域中將垂直于溝道面的方向上的壓 縮應(yīng)力設(shè)定為與溝道長度方向上的拉伸應(yīng)力相等或其以上。由此，能夠提高 NMOS晶體管30n的載體移動性。
另外，針對PMOS晶體管30p，在溝道區(qū)域中將溝道長度方向上的壓縮 應(yīng)力設(shè)定為比垂直于溝道面的方向上的拉伸應(yīng)力大。由此，能夠提高PMOS 晶體管30p的載體移動性。
這樣，根據(jù)本實(shí)施方式，針對NMOS晶體管30n以及PMOS晶體管30p， 均可以使其驅(qū)動電流增大，從而能夠提高其特性。因此，根據(jù)本實(shí)施方式， 能夠提高具有CMOS結(jié)構(gòu)的半導(dǎo)體器件的特性。
接著，利用圖12至圖14對本實(shí)施方式的半導(dǎo)體器件的制造方法進(jìn)行說明。
首先，通過與圖5 (a)以及圖5 (b)所示的第一實(shí)施方式的半導(dǎo)體器件 的制造方法同樣的方法，執(zhí)行到雜質(zhì)擴(kuò)散區(qū)域20n、 20p的形成為止。
接著，例如通過CVD法，在整個面上堆積例如膜厚為20nm的硅氧化膜18。
接著，例如通過等離子體CVD法，在硅氧化膜18上形成例如膜厚為 50nm的硅氮化膜34 (圖12 (a))。
接著，例如通過RIE法等干式蝕刻法，對硅氮化膜34以及硅氧化膜18 進(jìn)行各向異性蝕刻。由此，在柵電極16n、 16p的側(cè)壁部分形成由硅氧化膜 18c和硅氮化膜34b構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜56 (圖12 (b))。
接著，通過光刻法，形成用于覆蓋PMOS晶體管形成區(qū)域且使NMOS 晶體管形成區(qū)域露出的光致抗蝕膜58。
接著，將光致抗蝕膜58作為掩模進(jìn)行濕式蝕刻，相對硅氧化膜18c選擇 性地去除NMOS晶體管形成區(qū)域的硅氮化膜34b (圖13 (a))。
接著，去除光致抗蝕膜58。
接著，例如通過CVD法，在整個面上堆積楊氏模量與硅的楊氏模量相 等或其以下的膜厚例如為40nm的硅氮氧化膜52 (圖13 (b))。
接著，例如通過RIE法等干式蝕刻法，對硅氮氧化膜52進(jìn)行各向異性蝕刻。由此，在NMOS晶體管區(qū)域中，在柵電極16n的側(cè)壁部分形成由硅氧 化膜18c和硅氮氧化膜52構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜54。另一方面，在 PMOS晶體管區(qū)域中，去除硅氮氧化膜52，從而使由硅氧化膜18c和硅氮化 膜34b構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜56露出(圖14 (a))。
這樣，在本實(shí)施方式中，在去除NMOS晶體管形成區(qū)域的硅氮化膜34b 后，形成硅氮氧化膜52，并對該硅氮氧化膜52進(jìn)行各向異性蝕刻，由此形 成在NMOS晶體管和PMOS晶體管中結(jié)構(gòu)不同的側(cè)壁絕緣膜54、 56。因此， 不會使制造工序變得復(fù)雜，另外，能夠抑制制造工序數(shù)的增加。
接著，與第一實(shí)施方式的半導(dǎo)體器件的制造方法同樣，將柵電極16n以 及側(cè)壁絕緣膜54作為掩模進(jìn)行離子注入，從而在NMOS晶體管形成區(qū)域形 成N型雜質(zhì)擴(kuò)散區(qū)域22n。另外，將柵電極16p以及側(cè)壁絕緣膜56作為掩 模進(jìn)行離子注入，從而在PMOS晶體管形成區(qū)域形成P型雜質(zhì)擴(kuò)散區(qū)域22p。
接著，進(jìn)行規(guī)定的熱處理，對所注入的雜質(zhì)進(jìn)行活性化。這樣，在NMOS 晶體管形成區(qū)域形成由N型雜質(zhì)擴(kuò)散區(qū)域20n、 22n構(gòu)成的延伸源極及漏極 結(jié)構(gòu)的N型源極/漏極區(qū)域24n。另外，在PMOS晶體管形成區(qū)域形成由P 型雜質(zhì)擴(kuò)散區(qū)域20p、 22p構(gòu)成的延伸源極及漏極結(jié)構(gòu)的P型源極/漏極區(qū)域 24p (圖14 (b))。
然后，通過與圖8 (b)至圖10 (b)所示的第一實(shí)施方式的半導(dǎo)體器件 的制造方法同樣的方法，形成金屬硅化物膜28、壓縮應(yīng)力膜38以及拉伸應(yīng) 力膜32。
這樣，制造圖11所示的本實(shí)施方式的半導(dǎo)體器件。
這樣，根據(jù)本實(shí)施方式，在被拉伸應(yīng)力膜32覆蓋的NMOS晶體管30n 中，形成具有由硅氧化膜18c和硅氮氧化膜52構(gòu)成的層疊結(jié)構(gòu)且楊氏模量比 硅的楊氏模量小的側(cè)壁絕緣膜54，在被壓縮應(yīng)力膜38覆蓋的PMOS晶體管 30p中，形成具有由硅氧化膜18c和硅氮化膜34b構(gòu)成的層疊結(jié)構(gòu)、楊氏模 量比硅的楊氏模量大且比側(cè)壁絕緣膜54的楊氏模量大的側(cè)壁絕緣膜56，因 此能夠抑制制造工序數(shù)的增加，并能夠同時提高NMOS晶體管30n以及 PMOS晶體管30p的特性。因此，根據(jù)本實(shí)施方式，能夠提高具有CMOS結(jié) 構(gòu)的半導(dǎo)體器件的特性。第三實(shí)施方式
利用圖15至圖18對本發(fā)明第三實(shí)施方式的半導(dǎo)體器件及其制造方法進(jìn) 行說明。圖15是表示本實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖；圖16 至圖18是表示本實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面圖。此外，
對與第一以及第二實(shí)施方式的半導(dǎo)體器件及其制造方法相同的構(gòu)成要素標(biāo) 注相同的附圖標(biāo)記，并省略或簡化其說明。
首先，利用圖15對本實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)進(jìn)行說明。 如圖所示，在本實(shí)施方式的半導(dǎo)體器件中，在被拉伸應(yīng)力膜32覆蓋的 NMOS晶體管30n的柵電極16n的側(cè)壁部分，形成有由硅氧化膜18d和硅氮 化膜34c構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜60，其中，上述硅氧化膜18d的楊氏 模量比硅的楊氏模量小，上述硅氮化膜34c的楊氏模量比硅的楊氏模量大。
另外，在被壓縮應(yīng)力膜38覆蓋的PMOS晶體管30p的柵電極16p的側(cè) 壁部分，形成有由硅氧化膜18e和硅氮化膜34d構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣 膜62，其中，上述硅氧化膜18e比硅氧化膜18d薄且其楊氏模量比硅的楊氏 模量小，上述硅氮化膜34d比硅氮化膜34c厚且其楊氏模量比硅的楊氏模量 大。
在側(cè)壁絕緣膜62中硅氮化膜34d所占的比例大于在側(cè)壁絕緣膜60中硅 氮化膜34c所占的比例。因此，側(cè)壁絕緣膜62的平均楊氏模量大于側(cè)壁絕緣 膜60的平均楊氏模量。硅氮化膜34c所占的比例相對小的側(cè)壁絕緣膜60的 平均楊氏模量比硅的楊氏模量小。硅氮化膜34d所占的比例相對大的側(cè)壁絕 緣膜62的平均楊氏模量比硅的楊氏模量大。
這樣，本實(shí)施方式的半導(dǎo)體器件的主要特征在于，在被拉伸應(yīng)力膜32 覆蓋的NMOS晶體管30n中，形成有由硅氧化膜18d和硅氮化膜34c構(gòu)成的 層疊結(jié)構(gòu)的側(cè)壁絕緣膜60，在被壓縮應(yīng)力膜38覆蓋的PMOS晶體管30p中， 形成有由硅氧化膜18e和硅氮化膜34d構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜62，在 側(cè)壁絕緣膜62中硅氮化膜所占的比例大于在側(cè)壁絕緣膜60中硅氮化膜所占 的比例，側(cè)壁絕緣膜62的平均楊氏模量大于側(cè)壁絕緣膜60的平均楊氏模量。
通過如此構(gòu)成側(cè)壁絕緣膜60、 62，在本實(shí)施方式的半導(dǎo)體器件中，在 NMOS晶體管30n中的側(cè)壁絕緣膜60的平均楊氏模量比硅的楊氏模量小， 而在PMOS晶體管30p中的側(cè)壁絕緣膜62的平均楊氏模量比硅的楊氏模量大且比側(cè)壁絕緣膜60的平均楊氏模量大。
因此，與第一實(shí)施方式的半導(dǎo)體器件同樣，在本實(shí)施方式的半導(dǎo)體器件
中，針對NMOS晶體管30n，也在溝道區(qū)域中將垂直于溝道面的方向上的壓 縮應(yīng)力設(shè)定為與溝道長度方向上的拉伸應(yīng)力相等或其以上。由此，能夠提高 NMOS晶體管30n的載體移動性。
另外，針對PMOS晶體管30p，在溝道區(qū)域中將溝道長度方向上的壓縮 應(yīng)力設(shè)定為比垂直于溝道面的方向上的拉伸應(yīng)力大。由此，能夠提高PMOS 晶體管30p的載體移動性。
這樣，根據(jù)本實(shí)施方式，針對NMOS晶體管30n以及PMOS晶體管30p， 均可以使其驅(qū)動電流增大，從而能夠提高其特性。因此，根據(jù)本實(shí)施方式， 能夠提高具有CMOS結(jié)構(gòu)的半導(dǎo)體器件的特性。
接著，利用圖16至圖18對本實(shí)施方式的半導(dǎo)體器件的制造方法進(jìn)行說明。
首先，通過與圖5 (a)以及圖5 (b)所示的第一實(shí)施方式的半導(dǎo)體器件 的制造方法同樣的方法，執(zhí)行雜質(zhì)擴(kuò)散區(qū)域20n、 20p的形成為止。
接著，例如通過CVD法，在整個面上堆積例如膜厚為40nm的硅氧化膜 18 (圖16 (a))。
接著，通過光刻法，形成用于覆蓋NMOS晶體管形成區(qū)域且使PMOS 晶體管形成區(qū)域露出的光致抗蝕膜64。
接著，將光致抗蝕膜64作為掩模，例如利用氟酸類水溶液進(jìn)行濕式蝕 亥U，使PMOS晶體管形成區(qū)域的硅氧化膜18變薄，直至膜厚例如變成15nm 左右為止(圖16 (b))。這樣，使PMOS晶體管形成區(qū)域的硅氧化膜18 比NMOS晶體管形成區(qū)域的硅氧化膜18薄。
接著，去除光致抗蝕膜64。
接著，針對NMOS晶體管形成區(qū)域以及PMOS晶體管形成區(qū)域的硅氧 化膜18，例如利用氟酸類水溶液進(jìn)行濕式蝕刻。由此，使NMOS晶體管形 成區(qū)域的硅氧化膜18變薄，直至膜厚例如變成30nm左右為止，使PMOS 晶體管形成區(qū)域的硅氧化膜18變薄，直至膜厚例如變成5nm左右為止(圖 17 (a))。
接著，例如通過等離子體CVD法，在硅氧化膜18上堆積例如膜厚為40nm的硅氮化膜34 (圖17 (b))。
接著，例如通過RIE法等干式蝕刻法，對硅氮化膜34以及硅氧化膜18 進(jìn)行各向異性蝕刻。由此，在NMOS晶體管區(qū)域中，在柵電極16n的側(cè)壁部 分形成由相對厚的硅氧化膜18d和相對薄的硅氮化膜34c構(gòu)成的層疊結(jié)構(gòu)的 側(cè)壁絕緣膜60。另一方面，在PMOS晶體管區(qū)域中，在柵電極16p的側(cè)壁部 分形成由相對薄的硅氧化膜18e和相對厚的硅氮化膜34d構(gòu)成的層疊結(jié)構(gòu)的 側(cè)壁絕緣膜62 (圖18 (a))。在側(cè)壁絕緣膜62中硅氮化膜34d所占的比例 大于在側(cè)壁絕緣膜60中硅氮化膜34c所占的比例。
這樣，在本實(shí)施方式中，通過濕式蝕刻，使PMOS晶體管形成區(qū)域的硅 氧化膜18比NMOS晶體管形成區(qū)域的硅氧化膜18薄，由此在NMOS晶體 管和PMOS晶體管中形成硅氮化膜所占的比例不同的側(cè)壁絕緣膜60、 62。因
此，不會使制造工序變得復(fù)雜，另外，能夠抑制制造工序數(shù)的增加。
接著，與第一實(shí)施方式的半導(dǎo)體器件的制造方法同樣，將柵電極16n以
及側(cè)壁絕緣膜60作為掩模進(jìn)行離子注入，從而在NMOS晶體管形成區(qū)域形 成N型雜質(zhì)擴(kuò)散區(qū)域22n。另外，將柵電極16p以及側(cè)壁絕緣膜62作為掩 模進(jìn)行離子注入，從而在PMOS晶體管形成區(qū)域形成P型雜質(zhì)擴(kuò)散區(qū)域22p。
接著，進(jìn)行規(guī)定的熱處理，對所注入的雜質(zhì)進(jìn)行活性化。這樣，在NMOS 晶體管形成區(qū)域形成由N型雜質(zhì)擴(kuò)散區(qū)域20n、 22n構(gòu)成的延伸源極及漏極 結(jié)構(gòu)的N型源極/漏極區(qū)域24n。另外，在PMOS晶體管形成區(qū)域形成由P 型雜質(zhì)擴(kuò)散區(qū)域20p、 22p構(gòu)成的延伸源極及漏極結(jié)構(gòu)的P型源極/漏極區(qū)域 24p (圖18 (b))。
然后，通過與圖8 (b)至圖IO (b)所示的第一實(shí)施方式的半導(dǎo)體器件 的制造方法同樣的方法，形成金屬硅化物膜28、壓縮應(yīng)力膜38以及拉伸應(yīng) 力膜32。
這樣，制造圖15所示的本實(shí)施方式的半導(dǎo)體器件。
這樣，根據(jù)本實(shí)施方式，在被拉伸應(yīng)力膜32覆蓋的NMOS晶體管30n 中，形成硅氮化膜34c所占的比例相對小且其楊氏模量比硅的楊氏模量小的 側(cè)壁絕緣膜60，在被壓縮應(yīng)力膜38覆蓋的PMOS晶體管30p中，形成硅氮 化膜34d所占的比例相對大、其楊氏模量比硅的楊氏模量大且比側(cè)壁絕緣膜 60的楊氏模量大的側(cè)壁絕緣膜62，因此能夠抑制制造工序數(shù)的增加，并能夠同時提高NMOS晶體管30n以及PMOS晶體管30p的特性。因此，根據(jù) 本實(shí)施方式，能夠提高具有CMOS結(jié)構(gòu)的半導(dǎo)體器件的特性。
第四實(shí)施方式
利用圖19和圖20對本發(fā)明第四實(shí)施方式的半導(dǎo)體器件及其制造方法進(jìn) 行說明。圖19是表示本實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖；圖20 是表示本實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面圖。此外，對與第一 至第三實(shí)施方式的半導(dǎo)體器件及其制造方法相同的構(gòu)成要素標(biāo)注相同的附 圖標(biāo)記，并省略或簡化其說明。
在第三實(shí)施方式中，說明了針對NMOS晶體管30n形成由硅氧化膜18d 和硅氮化膜34c構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜60的情況。但也可以在用于形 成側(cè)壁絕緣膜60、 62的干式蝕刻中去除該硅氮化膜34c。
在本實(shí)施方式中，對在第三實(shí)施方式的半導(dǎo)體器件中去除了硅氮化膜 34c的情況進(jìn)行說明。
首先，利用圖19對本實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)進(jìn)行說明。
如圖所示，在本實(shí)施方式的半導(dǎo)體器件中，在被拉伸應(yīng)力膜32覆蓋的 NMOS晶體管30n的柵電極16n的側(cè)壁部分，形成有由楊氏模量比硅的楊氏 模量小的硅氧化膜18d構(gòu)成的側(cè)壁絕緣膜60。在本實(shí)施方式中，去除了在第 三實(shí)施方式的半導(dǎo)體器件中所形成的硅氮化膜34c。
另外，與第三實(shí)施方式的半導(dǎo)體器件同樣，在被壓縮應(yīng)力膜38覆蓋的 PMOS晶體管30p的柵電極16p的側(cè)壁部分，形成有由硅氧化膜18e和硅氮 化膜34d構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜62。此外，硅氮化膜34d比第三實(shí)施 方式的半導(dǎo)體器件中的硅氮化膜34d薄。
這樣，在第三實(shí)施方式的半導(dǎo)體器件中，也可以去除用于構(gòu)成NMOS晶 體管30n的側(cè)壁絕緣膜60的硅氮化膜34c。
接著，例如圖20對本實(shí)施方式的半導(dǎo)體器件的制造方法進(jìn)行說明。
在用于形成第三實(shí)施方式的側(cè)壁絕緣膜60、 62的干式蝕刻(參照圖18 (a))中，通過進(jìn)一步增加硅氮化膜34的蝕刻量，能夠制造本實(shí)施方式的 半導(dǎo)體器件。
首先，通過與圖16 (a)至圖17 (b)所示的第三實(shí)施方式的半導(dǎo)體器件件的制造方法同樣的方法，執(zhí)行至硅氮化膜34的形成為止(圖20 (a))。 接著，例如通過RIE法等干式蝕刻法，對硅氮化膜34以及硅氧化膜18 進(jìn)行各向異性蝕刻。此時，例如通過使硅氮化膜34的蝕刻量比第三實(shí)施方 式中的蝕刻量多50%，去除NMOS晶體管形成區(qū)域的硅氮化膜34。由此， 在NMOS晶體管區(qū)域中，在柵電極16n的側(cè)壁部分形成由厚的硅氧化膜18d 構(gòu)成的側(cè)壁絕緣膜60。不殘留地去除硅氮化膜34c。另一方面，在PMOS晶 體管區(qū)域中，在柵電極16p的側(cè)壁部分形成由相對薄的硅氧化膜18e和相對 厚的硅氮化膜34d構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜62 (圖20 (b))。此外， 硅氮化膜34d比第三實(shí)施方式的半導(dǎo)體器件中的硅氮化膜34d薄。
之后的工序與第三實(shí)施方式的半導(dǎo)體器件的制造方法相同，因此省略其 說明。
第五實(shí)施方式
利用圖21至圖23對本發(fā)明第五實(shí)施方式的半導(dǎo)體器件及其制造方法進(jìn) 行說明。圖21是表示本實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖；圖22 和圖23是表示本實(shí)施方式的半導(dǎo)體器件的制造方法的工序剖面圖。此外， 對與第一至第四實(shí)施方式的半導(dǎo)體器件及其制造方法相同的構(gòu)成要素標(biāo)注 相同的附圖標(biāo)記，并省略或簡化其說明。
首先，利用圖21對本實(shí)施方式的半導(dǎo)體器件的結(jié)構(gòu)進(jìn)行說明。
如圖所示，在本實(shí)施方式的半導(dǎo)體器件中，在被拉伸應(yīng)力膜32覆蓋的 NMOS晶體管30n的柵電極16n的側(cè)壁部分，形成有由楊氏模量比硅的楊氏 模量小的硅氧化膜18c構(gòu)成的側(cè)壁絕緣膜66。
另外，與第二實(shí)施方式的半導(dǎo)體器件同樣，在被壓縮應(yīng)力膜38覆蓋的 PMOS晶體管30p的柵電極16p的側(cè)壁部分，形成有由楊氏模量比硅的楊氏 模量小的硅氧化膜18c和楊氏模量比硅的楊氏模量大的硅氮化膜34b構(gòu)成的 層疊結(jié)構(gòu)的側(cè)壁絕緣膜56。構(gòu)成側(cè)壁絕緣膜56的硅氧化膜18c的膜厚與作 為側(cè)壁絕緣膜66的硅氧化膜18c的膜厚大致相同。
這樣，本實(shí)施方式的半導(dǎo)體器件的主要特征在于，在被拉伸應(yīng)力膜32 覆蓋的NMOS晶體管30n中，形成有由楊氏模量比硅的楊氏模量小的硅氧化 膜18c構(gòu)成的側(cè)壁絕緣膜66，在被壓縮應(yīng)力膜38覆蓋的PMOS晶體管30p中，形成有由楊氏模量比硅的楊氏模量小的硅氧化膜18c和楊氏模量比硅的 楊氏模量大的硅氮化膜34b構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜56。
通過如此構(gòu)成側(cè)壁絕緣膜66、 56，在本實(shí)施方式的半導(dǎo)體器件中，在 NMOS晶體管30n中的側(cè)壁絕緣膜66的楊氏模量比硅的楊氏模量小，而在 PMOS晶體管30p中的側(cè)壁絕緣膜56的平均楊氏模量比硅的楊氏模量大且比 側(cè)壁絕緣膜66的楊氏模量大。
因此，與第一實(shí)施方式的半導(dǎo)體器件同樣，在本實(shí)施方式的半導(dǎo)體器件 中，針對NMOS晶體管30n，也在溝道區(qū)域中將垂直于溝道面的方向上的壓 縮應(yīng)力設(shè)定為與溝道長度方向上的拉伸應(yīng)力相等或其以上。由此，能夠提高 NMOS晶體管30n的載體移動性。
另外，針對PMOS晶體管30p，在溝道區(qū)域中將溝道長度方向上的壓縮 應(yīng)力設(shè)定為比垂直于溝道面的方向上的拉伸應(yīng)力大。由此，能夠提高PMOS 晶體管30p的載體移動性。
這樣，根據(jù)本實(shí)施方式，針對NMOS晶體管30n以及PMOS晶體管30p， 均可以使其驅(qū)動電流增大，從而能夠提高其特性。因此，根據(jù)本實(shí)施方式， 能夠提高具有CMOS結(jié)構(gòu)的半導(dǎo)體器件的特性。
接著，利用圖22和圖23對本實(shí)施方式的半導(dǎo)體器件的制造方法進(jìn)行說明。
首先，通過與圖12 (a)以及圖12 (b)所示的第二實(shí)施方式的半導(dǎo)體器 件的制造方法同樣的方法，在柵電極16n、 16p的側(cè)壁部分形成由硅氧化膜 18c和硅氮化膜34b構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜56 (圖22 (a))。
接著，通過光刻法，形成用于覆蓋PMOS晶體管形成區(qū)域且使NMOS 晶體管形成區(qū)域露出的光致抗蝕膜68。
接著，將光致抗蝕膜68作為掩模進(jìn)行濕式蝕刻，從而相對硅氧化膜18c 選擇性地去除NMOS晶體管形成區(qū)域的硅氮化膜34b (圖22 (b))。
接著，去除光致抗蝕膜68。
這樣，在NMOS晶體管區(qū)域中，在柵電極16n的側(cè)壁部分形成由相對薄 的硅氧化膜18c構(gòu)成的側(cè)壁絕緣膜66。另一方面，在PMOS晶體管區(qū)域中， 在柵電極16p的側(cè)壁部分形成由膜厚與側(cè)壁絕緣膜66的硅氧化膜18c大致相 同的硅氧化膜18c和硅氮化膜34c構(gòu)成的層疊結(jié)構(gòu)的側(cè)壁絕緣膜56 (圖23(a))。
這樣，在本實(shí)施方式中，通過濕式蝕刻來去除NMOS晶體管形成區(qū)域的 硅氮化膜34b，由此在NMOS晶體管和PMOS晶體管中形成結(jié)構(gòu)不同的側(cè)壁 絕緣膜66、 56。因此，不會使制造工序變得復(fù)雜，另外，能夠抑制制造工序 數(shù)的增加。
接著，與第一實(shí)施方式的半導(dǎo)體器件的制造方法同樣，將柵電極16n以 及側(cè)壁絕緣膜66作為掩模進(jìn)行離子注入，從而在NMOS晶體管形成區(qū)域形 成N型雜質(zhì)擴(kuò)散區(qū)域22n。另外，將柵電極16p以及側(cè)壁絕緣膜56作為掩 模進(jìn)行離子注入，從而在PMOS晶體管形成區(qū)域形成P型雜質(zhì)擴(kuò)散區(qū)域22p。
接著，進(jìn)行規(guī)定的熱處理，對所注入的雜質(zhì)進(jìn)行活性化。這樣，在NMOS 晶體管形成區(qū)域形成由N型雜質(zhì)擴(kuò)散區(qū)域20n、 22n構(gòu)成的延伸源極及漏極 結(jié)構(gòu)的N型源極/漏極區(qū)域24n。另外，在PMOS晶體管形成區(qū)域形成由P 型雜質(zhì)擴(kuò)散區(qū)域20p、 22p構(gòu)成的延伸源極及漏極結(jié)構(gòu)的P型源極/漏極區(qū)域 24p (圖23 (b))。
然后，通過與圖8 (b)至圖IO (b)所示的第一實(shí)施方式的半導(dǎo)體器件 的制造方法同樣的方法，形成金屬硅化物膜28、壓縮應(yīng)力膜38以及拉伸應(yīng) 力膜32。
這樣，制造圖21所示的本實(shí)施方式的半導(dǎo)體器件。
這樣，根據(jù)本實(shí)施方式，在被拉伸應(yīng)力膜32覆蓋的NMOS晶體管30n 中，形成由楊氏模量比硅的楊氏模量小的硅氧化膜18c構(gòu)成的側(cè)壁絕緣膜66， 在被壓縮應(yīng)力膜38覆蓋的PMOS晶體管30p中，形成具有由硅氧化膜18c 和硅氮化膜34b構(gòu)成的層疊結(jié)構(gòu)、楊氏模量比硅的楊氏模量大且比側(cè)壁絕緣 膜66的楊氏模量大的側(cè)壁絕緣膜56，因此能夠抑制制造工序數(shù)的增加，并 能夠同時提高NMOS晶體管30n以及PMOS晶體管30p的特性。因此，根 據(jù)本實(shí)施方式，能夠提高具有CMOS結(jié)構(gòu)的半導(dǎo)體器件的特性。
變形實(shí)施方式
本發(fā)明不僅限于上述實(shí)施方式，可以進(jìn)行各種變形。
例如，在上述實(shí)施方式中說明了在NMOS晶體管30n上形成由硅氮化膜 構(gòu)成的拉伸應(yīng)力膜32的情況，但是拉伸應(yīng)力膜32不僅限于硅氮化膜。作為拉伸應(yīng)力膜32，除了具有拉伸應(yīng)力的硅氮化膜以外，還可以采用具有拉伸應(yīng) 力的各種絕緣膜。
另外，在上述實(shí)施方式中說明了在PMOS晶體管30p上形成由硅氮化膜 構(gòu)成的壓縮應(yīng)力膜38的情況，但是壓縮應(yīng)力膜38不僅限于硅氮化膜。作為 壓縮應(yīng)力膜38，除了具有壓縮應(yīng)力的硅氮化膜以外，還可以采用具有壓縮應(yīng) 力的各種絕緣膜。
另外，在上述實(shí)施方式中說明了形成含有楊氏模量比硅的楊氏模量小的 硅氧化膜的絕緣膜作為NMOS晶體管30n的側(cè)壁絕緣膜的情況，但是，也可 以形成楊氏模量比硅的楊氏模量小的各種絕緣膜來代替硅氧化膜。
另外，在上述實(shí)施方式中說明了形成含有楊氏模量與硅的楊氏模量相等 或其以下的硅氮氧化膜的絕緣膜作為NMOS晶體管30n的側(cè)壁絕緣膜的情 況，但是也可以形成楊氏模量與硅的楊氏模量相等或其以下的各種絕緣膜來 代替硅氮氧化膜。
另外，在上述實(shí)施方式中說明了形成含有楊氏模量比硅的楊氏模量大的 硅氮化膜的絕緣膜作為PMOS晶體管30p的側(cè)壁絕緣膜的情況，但是也可以 形成楊氏模量比硅的楊氏模量大的各種絕緣膜來代替硅氮化膜。
另外，在上述實(shí)施方式中說明了形成由硅氧化膜和硅氮化膜構(gòu)成的層疊 結(jié)構(gòu)的側(cè)壁絕緣膜36、 56、 62作為PMOS晶體管30p的側(cè)壁絕緣膜的情況， 但是也可以形成由楊氏模量比硅的楊氏模量大的硅氮化膜等絕緣膜構(gòu)成的 單層結(jié)構(gòu)的側(cè)壁絕緣膜來代替上述層疊結(jié)構(gòu)的側(cè)壁絕緣膜36、 56、 62。
另外，在上述實(shí)施方式中說明了在柵電極16n、 16p上以及源極/漏極區(qū) 域24n、 24p上形成金屬硅化物膜28的情況，但是也可以不形成金屬硅化物 膜28。
另外，在上述實(shí)施方式中說明了在形成壓縮應(yīng)力膜38后形成拉伸應(yīng)力 膜32的情況，但是形成拉伸應(yīng)力膜32、壓縮應(yīng)力膜38的先后順序不僅限于 此，也可以在形成拉伸應(yīng)力膜32后形成壓縮應(yīng)力膜38。
產(chǎn)業(yè)上的可利用性
針對被拉伸應(yīng)力膜覆蓋的N型MIS晶體管以及被壓縮應(yīng)力膜覆蓋的P 型MIS晶體管，本發(fā)明的半導(dǎo)體器件及其制造方法均可以使其驅(qū)動電流增大，從而能夠提高其特性。因此，極其有利于提高具有CMOS結(jié)構(gòu)的半導(dǎo)體 器件的特性。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，具有硅襯底，其具有第一元件區(qū)域和第二元件區(qū)域；N型晶體管，其具有第一源極/漏極區(qū)域和第一柵電極，所述第一源極/漏極區(qū)域在所述第一元件區(qū)域內(nèi)夾著第一溝道區(qū)域形成，所述第一柵電極隔著第一柵極絕緣膜形成在所述第一溝道區(qū)域上；第一側(cè)壁絕緣膜，其形成在所述第一柵電極的側(cè)壁部分，該第一側(cè)壁絕緣膜的楊氏模量比硅的楊氏模量??；P型晶體管，其具有第二源極/漏極區(qū)域和第二柵電極，所述第二源極/漏極區(qū)域在所述第二元件區(qū)域內(nèi)夾著第二溝道區(qū)域形成，所述第二柵電極隔著第二柵極絕緣膜形成在所述第二溝道區(qū)域上；第二側(cè)壁絕緣膜，其形成在所述第二柵電極的側(cè)壁部分，該第二側(cè)壁絕緣膜的楊氏模量比硅的楊氏模量大且比所述第一側(cè)壁絕緣膜的楊氏模量大；拉伸應(yīng)力膜，其覆蓋所述N型晶體管，用于對所述第一溝道區(qū)域施加垂直于溝道面的方向上的壓縮應(yīng)力和溝道長度方向上的拉伸應(yīng)力；以及壓縮應(yīng)力膜，其覆蓋所述P型晶體管，用于對所述第二溝道區(qū)域施加垂直于溝道面的方向上的拉伸應(yīng)力和溝道長度方向上的壓縮應(yīng)力。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 在所述第一溝道區(qū)域中，所述垂直于溝道面的方向上的壓縮應(yīng)力與所述溝道長度方向上的拉伸應(yīng)力相等或其以上，在所述第二溝道區(qū)域中，所述溝道長度方向上的壓縮應(yīng)力比所述垂直于 溝道面的方向上的拉伸應(yīng)力大。
3. 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于，所述第一側(cè)壁絕緣膜由楊氏模量比硅的楊氏模量小的第一絕緣膜構(gòu)成， 所述第二側(cè)壁絕緣膜具有由所述第一絕緣膜和楊氏模量比硅的楊氏模量大的第二絕緣膜構(gòu)成的層疊結(jié)構(gòu)，其中，所述第一絕緣膜的膜厚比由所述第一絕緣膜構(gòu)成的所述第一側(cè)壁絕緣膜薄。
4. 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于， 所述第一側(cè)壁絕緣膜具有由楊氏模量比硅的楊氏模量小的第一絕緣膜和楊氏模量與硅的楊氏模量相等或其以下的第三絕緣膜構(gòu)成的層疊結(jié)構(gòu)，所述第二側(cè)壁絕緣膜具有由膜厚與包含在所述第一側(cè)壁絕緣膜中的所述第一絕緣膜相同的所述第一絕緣膜和楊氏模量比硅的楊氏模量大的第二絕緣膜構(gòu)成的層疊結(jié)構(gòu)。
5. 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于，所述第一側(cè)壁絕緣膜具有由楊氏模量比硅的楊氏模量小的第一絕緣膜和楊氏模量比硅的楊氏模量大的第二絕緣膜構(gòu)成的層疊結(jié)構(gòu)，所述第二側(cè)壁絕緣膜具有由所述第一絕緣膜和所述第二絕緣膜構(gòu)成的層疊結(jié)構(gòu)，而且所述第二絕緣膜所占的比例比所述第一側(cè)壁絕緣膜大。
6. 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于，所述第一側(cè)壁絕緣膜由楊氏模量比硅的楊氏模量小的第一絕緣膜構(gòu)成，所述第二側(cè)壁絕緣膜具有由所述第一絕緣膜和楊氏模量比硅的楊氏模量大的第二絕緣膜構(gòu)成的層疊結(jié)構(gòu)，其中，所述第一絕緣膜的膜厚與由所述第一絕緣膜構(gòu)成的所述第一側(cè)壁絕緣膜相同。
7. 根據(jù)權(quán)利要求1至6中任一項所述的半導(dǎo)體器件，其特征在于，所述第一絕緣膜是硅氧化膜，所述第二絕緣膜是硅氮化膜。
8. 根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，所述第三絕緣膜是硅氮氧化膜。
9. 一種半導(dǎo)體器件的制造方法，用于制造具有形成在硅襯底的第一元件區(qū)域上的N型晶體管和形成在所述硅襯底的第二區(qū)域上的P型晶體管的半導(dǎo)體器件，其特征在于，包括在所述第一元件區(qū)域上，隔著第一柵極絕緣膜形成所述N型晶體管的第一柵電極，在所述第二區(qū)域上，隔著第二柵極絕緣膜形成所述p型晶體管的第二柵電極的工序；在形成有所述第一柵電極以及所述第二柵電極的所述硅襯底上，形成楊氏模量比硅的楊氏模量小的第一絕緣膜的工序；選擇性地對所述第二區(qū)域的所述第一絕緣膜進(jìn)行蝕刻，使所述第二區(qū)域的所述第一絕緣膜比所述第一元件區(qū)域的所述第一絕緣膜薄的工序；在所述第一絕緣膜上形成楊氏模量比硅的楊氏模量大的第二絕緣膜的工序；對所述第二絕緣膜以及所述第 一絕緣膜進(jìn)行各向異性蝕刻，由此在所述第一柵電極的側(cè)壁部分形成包含所述第一絕緣膜且楊氏模量比硅的楊氏模量小的第一側(cè)壁絕緣膜，在所述第二柵電極的側(cè)壁部分形成具有由所述第一絕緣膜和所述第二絕緣膜構(gòu)成的層疊結(jié)構(gòu)的第二側(cè)壁絕緣膜的工序，其中，所述第二側(cè)壁絕緣膜的楊氏模量比硅的楊氏模量大且比所述第一側(cè)壁絕緣膜的楊氏模量大；以覆蓋所述N型晶體管的方式形成用于對所述N型晶體管的溝道區(qū)域施加垂直于溝道面的方向上的壓縮應(yīng)力和溝道長度方向上的拉伸應(yīng)力的拉伸應(yīng)力膜，以覆蓋所述p型晶體管的方式形成用于對所述p型晶體管的溝道區(qū)域施加垂直于溝道面的方向上的拉伸應(yīng)力和溝道長度方向上的壓縮應(yīng)力的壓縮應(yīng)力膜的工序。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體器件的制造方法，其特征在于，在形成所述第一側(cè)壁絕緣膜以及所述第二側(cè)壁絕緣膜的工序中，去除所述第一元件區(qū)域上的所述第二絕緣膜，形成由所述第一絕緣膜構(gòu)成的所述第一側(cè)壁絕緣膜。
11. 根據(jù)權(quán)利要求9所述的半導(dǎo)體器件的制造方法，其特征在于，在形成所述第一側(cè)壁絕緣膜以及所述第二側(cè)壁絕緣膜的工序中，在所述第一柵電極的所述側(cè)壁部分形成具有由所述第一絕緣膜和所述第二絕緣膜構(gòu)成的層疊結(jié)構(gòu)的所述第一側(cè)壁絕緣膜，在所述第二柵電極的所述側(cè)壁部分形成具有由所述第一絕緣膜和所述第二絕緣膜構(gòu)成的層疊結(jié)構(gòu)的所述第二側(cè)壁絕緣膜，其中，在所述第二側(cè)壁絕緣膜中所述第二絕緣膜所占的比例比所述第一側(cè)壁絕緣膜大。
12. 根據(jù)權(quán)利要求9至11中任一項所述的半導(dǎo)體器件的制造方法，其特征在于，所述第一絕緣膜是硅氧化膜，所述第二絕緣膜是硅氮化膜。
13. —種半導(dǎo)體器件的制造方法，用于制造具有形成在硅襯底的第一元件區(qū)域上的N型晶體管和形成在所述硅襯底的第二區(qū)域上的P型晶體管的半導(dǎo)體器件，其特征在于，包括在所述第一元件區(qū)域上，隔著第一柵極絕緣膜形成所述N型晶體管的第一柵電極，在所述第二區(qū)域上，隔著第二柵極絕緣膜形成所述P型晶體管的第二柵電極的工序；在形成有所述第一柵電極以及所述第二柵電極的所述硅襯底上，形成楊氏模量比硅的楊氏模量小的第一絕緣膜的工序；在所述第一絕緣膜上形成楊氏模量比硅的楊氏模量大的第二絕緣膜的工序；對所述第二絕緣膜以及所述第一絕緣膜進(jìn)行各向異性蝕刻，由此在所述第一柵電極的側(cè)壁部分以及所述第二柵電極的側(cè)壁部分分別形成具有由所述第一絕緣膜和所述第二絕緣膜構(gòu)成的層疊結(jié)構(gòu)的第一側(cè)壁絕緣膜以及第二側(cè)壁絕緣膜的工序，其中，所述第一側(cè)壁絕緣膜以及第二側(cè)壁絕緣膜的楊氏模量比硅的楊氏模量大；選擇性地去除所述第一側(cè)壁絕緣膜的所述第二絕緣膜的工序；以覆蓋所述N型晶體管的方式形成用于對所述N型晶體管的溝道區(qū)域施加垂直于溝道面的方向上的壓縮應(yīng)力和溝道長度方向上的拉伸應(yīng)力的拉伸應(yīng)力膜，以覆蓋所述P型晶體管的方式形成用于對所述P型晶體管的溝道區(qū)域施加垂直于溝道面的方向上的拉伸應(yīng)力和溝道長度方向上的壓縮應(yīng)力的壓縮應(yīng)力膜的工序。
14. 根據(jù)權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其特征在于，在選擇性地去除所述第一側(cè)壁絕緣膜的所述第二絕緣膜的工序之后且在形成所述拉伸應(yīng)力膜以及所述壓縮應(yīng)力膜的工序之前，還包括在所述第一元件區(qū)域上以及所述第二元件區(qū)域上形成楊氏模量與硅的楊氏模量相等或其以下的第三絕緣膜的工序；對所述第三絕緣膜進(jìn)行各向異性蝕刻，由此在所述第一柵電極的所述側(cè)壁部分上形成具有由所述第一絕緣膜和所述第三絕緣膜構(gòu)成的層疊結(jié)構(gòu)的第三側(cè)壁絕緣膜，并去除所述第二元件區(qū)域的所述第三絕緣膜，使所述第二側(cè)壁絕緣膜露出的工序。
15. 根據(jù)權(quán)利要求13或14所述的半導(dǎo)體器件的制造方法，其特征在于，所述第一絕緣膜是硅氧化膜，所述第二絕緣膜是硅氮化膜。
16. 根據(jù)權(quán)利要求14所述的半導(dǎo)體器件的制造方法，其特征在于，所述第三絕緣膜是硅氮氧化膜。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件及其制造方法。半導(dǎo)體器件具有N型晶體管30，其具有N型源極/漏極區(qū)域24n和柵電極16n；側(cè)壁絕緣膜18a，其形成在柵電極16n的側(cè)壁部分，其楊氏模量比硅的楊氏模量小；P型晶體管30p，其具有P型源極/漏極區(qū)域24p和柵電極16p；側(cè)壁絕緣膜36，其形成在柵電極16p的側(cè)壁部分，其楊氏模量比硅的楊氏模量大且比側(cè)壁絕緣膜18a的楊氏模量大；拉伸應(yīng)力膜32，其覆蓋N型晶體管30n；以及壓縮應(yīng)力膜38，其覆蓋所述P型晶體管30p。
文檔編號H01L21/8238GK101636835SQ20078005222
公開日2010年1月27日 申請日期2007年3月19日 優(yōu)先權(quán)日2007年3月19日
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