專利名稱：可重編非易失性存儲(chǔ)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可重編非易失性存儲(chǔ)單元，其存儲(chǔ)特征是以介 電層的介電擊穿的產(chǎn)生為基礎(chǔ)的。另外，本發(fā)明涉及一種制造這種 存儲(chǔ)單元的方法，還涉及一種包括多個(gè)這種存儲(chǔ)單元的存儲(chǔ)單元陣列。
背景技術(shù)：
在各種數(shù)據(jù)處理系統(tǒng)和裝置中，使用了所謂的非易失性存儲(chǔ) 器。這些存儲(chǔ)器具有存儲(chǔ)單元，其中，即使在沒有外部電源的情況 下，仍能夠安全保持所存儲(chǔ)的信息。因此，與易失性數(shù)據(jù)存儲(chǔ)器相 反，在斷開存儲(chǔ)器的電源電壓之后，不會(huì)馬上丟失存儲(chǔ)器的內(nèi)容。一種已知類型的非易失性存儲(chǔ)器是所謂的PROM存儲(chǔ)器(可編 只讀存儲(chǔ)器)，通?？蓪⒈慌渲脼?例如)熔絲的存儲(chǔ)單元僅能夠 ,皮編禾呈一次。》匕外，已知可重編非易失性存4諸器，例如，EPROM 存儲(chǔ)器(可纟察可編只讀存儲(chǔ)器)和EEPROM存儲(chǔ)器(電可纟察可編 只讀存儲(chǔ)器)。在這些存儲(chǔ)器類型中，存儲(chǔ)單元各包括具有隔離輔 助電極(稱為"浮動(dòng)?xùn)艠O"的)的MOSFET晶體管(金屬氧化物 半導(dǎo)體場(chǎng)效應(yīng)晶體管)。在此，存儲(chǔ)器的編程操作是以將電荷施加至晶體管的輔助電極 為基礎(chǔ)的，從而設(shè)置了相關(guān)晶體管的驅(qū)動(dòng)電壓及其存儲(chǔ)內(nèi)容。為了 讀耳又存儲(chǔ)器，分別感應(yīng)(sense)晶體管的驅(qū)動(dòng)電壓。 通過使晶體管的輔助電極放電來實(shí)現(xiàn)擦除存儲(chǔ)器的內(nèi)容。為此，在EPROM存儲(chǔ)器中使用UV光。相反，在EEPROM存儲(chǔ)器 中，以電的方式才丸4于〗察除才喿作。然后，可通過4吏晶體管的輔助電極 再充電來再編程存4諸器。此外，已知可重編非易失性存儲(chǔ)器，其以利用其他電特征和現(xiàn) 象為基礎(chǔ)。US 6,956,258 B2披露了一種存儲(chǔ)器，其中，感生介電層 的介電擊穿來設(shè)置二進(jìn)制信息。在此存儲(chǔ)器中，通過擴(kuò)散到基板的 p 4參雜區(qū)域中的共n+ -觸點(diǎn)，將置于基板上的存儲(chǔ)單元各配置為 MOS選擇晶體管和數(shù)據(jù)存儲(chǔ)元件的串聯(lián)(也稱為MOS半晶體管)。 在此，存儲(chǔ)單元的選4奪晶體管和H據(jù)存々者元件大體上纟黃向并排地》文 置在平面中。本文中，數(shù)據(jù)存儲(chǔ)元件包括4是供用于編程的介電層，該介電層 為氧化層。為了對(duì)存儲(chǔ)單元進(jìn)行編程，可借助于對(duì)應(yīng)選擇晶體管在 各個(gè)數(shù)據(jù)存儲(chǔ)元件的介電層上產(chǎn)生充分的電位差，乂人而產(chǎn)生介電層 的介電擊穿，才艮據(jù)此介電擊穿i殳置通過存^f諸單元的漏電流的電平。 在讀取4喿作中，感應(yīng)各個(gè)存^者單元的漏電流電平。為了重編各個(gè)存儲(chǔ)單元，可多次重復(fù)將在存儲(chǔ)單元的數(shù)據(jù)存儲(chǔ) 元件的介電層上產(chǎn)生電位差的這個(gè)程序，從而分別逐漸增加介電層 的擊穿強(qiáng)度和程度，由此減少存儲(chǔ)單元的數(shù)據(jù)存儲(chǔ)元件的電阻。以流電平隨著介電擊穿的程度而增大。CMOS (互補(bǔ)金屬氧化物半導(dǎo)體)存儲(chǔ)技術(shù)的重要方面在于存 儲(chǔ)器的單個(gè)存儲(chǔ)單元的所需空間。在上述存儲(chǔ)器中，由于選擇晶體 管和凄t據(jù)存儲(chǔ)元件的平面排列，存儲(chǔ)單元要占用相對(duì)大的面積，在 平面排列中，數(shù)據(jù)存儲(chǔ)元件的介電層和選擇晶體管的柵極氧化層被 ;故置在基板表面上的平面中。因此，包括這些存儲(chǔ)單元的存儲(chǔ)單元 陣列具有相對(duì)大的橫向空間需求，從而，存儲(chǔ)器完全不足以滿足高 集成度半導(dǎo)體工業(yè)的要求。發(fā)明內(nèi)容本發(fā)明的目的在于提供一種以介電擊穿的產(chǎn)生為基礎(chǔ)的具有 小橫向空間要求的可重編非易失性存儲(chǔ)單元、 一種制造這種存儲(chǔ)單 元的方法、以及具有多個(gè)這種存儲(chǔ)單元的存儲(chǔ)單元陣列。通過根據(jù)權(quán)利要求1或7所述的可重編非易失性存儲(chǔ)單元、通 過根據(jù)權(quán)利要求13或18所述的制造這種存儲(chǔ)單元的方法、或通過 才艮據(jù)權(quán)利要求23或27的具有多個(gè)這種存儲(chǔ)單元的存4諸單元陣列來 解決這個(gè)目的。在附屬權(quán)利要求中指明了本發(fā)明的其他有利實(shí)施例。根據(jù)本發(fā)明，提出了一種可重編非易失性存儲(chǔ)單元。該存儲(chǔ)單 元包括選擇晶體管，其具有隔離層；位于隔離層上的第一端子； 位于隔離層下以及在第一端子下的區(qū)中的第二端子；以及位于隔離 層下以及在第一端子下的區(qū)i^中的第三端子，第三端子與第二端子 分離。該存儲(chǔ)單元還包括凄t據(jù)存儲(chǔ)元件，該凄t據(jù)存儲(chǔ)元件包括第四 端子、第五端子和可重編介電層，其中，數(shù)據(jù)存+者元件的第四端子 和第五端子彼此通過可重編介電層分離，以及其中，選擇晶體管的 第三端子電連接至數(shù)據(jù)存儲(chǔ)元件的第四端子。存儲(chǔ)元件的編程是以 通過借助于數(shù)據(jù)存儲(chǔ)元件的第四端子和第五端子在介電層上產(chǎn)生 電位差來產(chǎn)生數(shù)據(jù)存儲(chǔ)元件的介電層的擊穿為基礎(chǔ)的。為了重編存 儲(chǔ)單元，可增加介電擊穿的程度。本發(fā)明的存儲(chǔ)單元的特征在于數(shù) 據(jù)存儲(chǔ)元件的可重編介電層大體上被排列為垂直于選擇晶體管的 隔離層。
由于根據(jù)本發(fā)明的數(shù)據(jù)存儲(chǔ)元件的介電層和形成在基板表面 上的選擇晶體管的隔離層大體上被排列為彼此垂直，所以與上述平 面排列相反，選擇晶體管和數(shù)據(jù)存儲(chǔ)元件可彼此小距離地排列。因 此，本發(fā)明的形成在基板上的存儲(chǔ)單元對(duì)基才反表面具有小才黃向空間 要求。根據(jù)優(yōu)選實(shí)施例，選擇晶體管的第三端子和數(shù)據(jù)存儲(chǔ)元件的第 四端子是相同的端子。這使得存儲(chǔ)單元特別空間節(jié)省橫向延伸。根據(jù)另 一個(gè)優(yōu)選實(shí)施例，數(shù)據(jù)存儲(chǔ)元件的第四端子包括大體上 與選擇晶體管的隔離層垂直的接觸區(qū)。在第四端子的這個(gè)接觸區(qū)， 形成數(shù)據(jù)存儲(chǔ)元件的可重編介電層。在另一個(gè)優(yōu)選實(shí)施例中，通過大體上與選擇晶體管的隔離層垂 直的槽的側(cè)壁確定凄t據(jù)存^f諸元件的第四端子的^妾觸區(qū)。此實(shí)施例有 利地能夠借助于將槽蝕刻到另外的第四端子的區(qū)中的基板中來簡(jiǎn) 單制造數(shù)據(jù)存儲(chǔ)元件的第四端子的接觸區(qū)，該接觸區(qū)大體上被定向 為與選擇晶體管的隔離層垂直。才艮據(jù)另 一個(gè)優(yōu)選實(shí)施例，數(shù)據(jù)存儲(chǔ)元件的可重編介電層的厚度在2 nm至3 nm的范圍中。這種配置使得存儲(chǔ)單元能夠可靠操作， 這是因?yàn)榫幊袒蛑鼐幏謩e僅會(huì)擊穿數(shù)據(jù)存儲(chǔ)元件的介電層。然而， 防止選擇晶體管的隔離層的擊穿損壞存儲(chǔ)單元，例如，上述隔離層 具有大于5nm的厚度。根據(jù)本發(fā)明，還提出了一種制造可重編非易失性存儲(chǔ)單元的方 法。該方法包括^是供基板和形成初始結(jié)構(gòu)，上述初始結(jié)構(gòu)包括在基 4反表面上的隔離層、隔離層上的第一端子、隔離層下以及在第一端 子下的區(qū)域中的第二端子、位于隔離層下以及在第一端子下的區(qū)域 中的第三端子、以及關(guān)于在第一端子下的區(qū)^^中的第四端子的沖妄觸
區(qū)域(contact region),其中，第三端子與第二端子分離，接觸區(qū)域 與第二端子分離并連^妄至第三端子。該方法還包括在接觸區(qū)域形成 接觸區(qū)(contact area )(該接觸區(qū)大體上垂直于隔離層)，以提供第四端子，/人而在大體上與隔離層垂直的第四端子的4I:觸區(qū)處形成介電層，并通過介電層在與第四端子分離的介電層處形成第五端子。因此，由于用于(重)編程存儲(chǔ)單元的隔離層和介電層的大體 上垂直對(duì)齊，所以4艮據(jù)本發(fā)明的方法制造的存^f諸單元對(duì)基才反表面具 有小橫向空間要求。根據(jù)優(yōu)選實(shí)施例，形成用于第四端子的接觸區(qū)包括在接觸區(qū)域 的區(qū)中的基板中形成槽，該槽的側(cè)壁大體上與隔離層垂直。本實(shí)施 例有利于簡(jiǎn)單制造用于第四端子的接觸區(qū)，相對(duì)于隔離層大體上垂 直定向該4妄觸區(qū)。根據(jù)另 一個(gè)優(yōu)選實(shí)施例，槽的深度超過接觸區(qū)域的最大深度。 因此，在制造兩個(gè)相鄰存儲(chǔ)單元期間，可將以有利方式共同提供給儲(chǔ)單元相關(guān)聯(lián)的第四端子，兩個(gè)第四端子包括大體上與隔離層垂直 的4妾觸區(qū)。在另一個(gè)優(yōu)選實(shí)施例中，在形成槽之后，該方法包括在槽內(nèi)形 成氧化層，該氧化層將槽填充到第四端子的最大高度的程度。在大 體上關(guān)于隔離層垂直的第四端子的接觸區(qū)處的氧化層上形成介電 層。此允許其他存4諸單元的可靠纟乘作。在槽內(nèi)形成氧化層優(yōu)選包括在槽的側(cè)壁和底部形成中間氧化 層，以及用氧化層的氧化材料填充槽。然后，去除氧化材料和中間 氧化層達(dá)到第四端子的最大高度上的程度，從而在槽內(nèi)形成氧化 層。
根據(jù)另 一個(gè)優(yōu)選實(shí)施例，在大體上與隔離層垂直的第四端子的 接觸區(qū)處形成介電層座位氧化層。本實(shí)施例還有助于簡(jiǎn)化存^f渚單元 的可重編介電層的制造。此外，根據(jù)本發(fā)明，披露了一種存儲(chǔ)單元陣列，其具有多條字 線、多條位線、以及排列在字線與位線的各個(gè)交點(diǎn)處的本發(fā)明的可 重編非易失性存儲(chǔ)單元。從而，字線連接至存儲(chǔ)單元的選擇晶體管 的第 一端子，以及位線連接至存儲(chǔ)單元的數(shù)據(jù)存儲(chǔ)元件的第五端子。本發(fā)明的存儲(chǔ)單元陣列對(duì)應(yīng)地包括基板表面上的空間節(jié)省橫 向延展件，因?yàn)閭€(gè)別存儲(chǔ)單元的可重編介電層與隔離層之間的大體 上才黃向?qū)?zhǔn)。因此，才艮據(jù)本發(fā)明，可以高集成密度實(shí)現(xiàn)包括存儲(chǔ)單 元陣列的存儲(chǔ)器或存儲(chǔ)器芯片。根據(jù)優(yōu)選實(shí)施例，特別地由兩個(gè)相鄰存4諸單元具有7>共第五端 子的事實(shí)實(shí)現(xiàn)存^f諸單元陣列的小^境向空間要求。才艮據(jù)另 一優(yōu)選實(shí)施例，由兩個(gè)相鄰存4諸單元具有7>共第五端子 的事實(shí)實(shí)現(xiàn)存儲(chǔ)單元陣列的空間節(jié)省橫向幾何結(jié)構(gòu)。根據(jù)本發(fā)明，提供了 一種包括選擇晶體管和數(shù)據(jù)存儲(chǔ)元件的可 重編非易失性存儲(chǔ)單元。選擇晶體管包括隔離層、隔離層上的第一 端子、隔離層下且在第一端子下的區(qū)域中的第二端子、以及隔離層 下且在第一端子下的區(qū)域中的第三端子，第三端子與第二端子分 離。數(shù)據(jù)存儲(chǔ)元件包括第四端子、第五端子、和可重編介電層。數(shù) 據(jù)存儲(chǔ)元件的第四端子和第五端子通過可重編介電層4皮此分離。選 擇晶體管的第三端子電連接至數(shù)據(jù)存儲(chǔ)元件的第四端子。數(shù)據(jù)存儲(chǔ)元件的可重編介電層被置于大體上與選擇晶體管的隔離層垂直。
另一個(gè)可重編非易失性存儲(chǔ)單元包括選擇晶體管和數(shù)據(jù)存儲(chǔ)元件，其中，選擇晶體管包括隔離層、隔離層上的第一端子、隔離 層下且在第一端子下的區(qū)域中的第二端子、以及隔離層下且在第一 端子下的區(qū)域中的第三端子，第三端子與第二端子分離。數(shù)據(jù)存儲(chǔ) 元件包括第四端子、第五端子和可重編介電層。It據(jù)存儲(chǔ)元件的第 四端子和第五端子通過可重編介電層4皮此分離。選4奪晶體管的第三 端子電連接至數(shù)據(jù)存儲(chǔ)元件的第四端子。數(shù)據(jù)存^f諸元件的第四端子 包括大體上與選擇晶體管的隔離層垂直的接觸區(qū)，其中，數(shù)據(jù)存儲(chǔ) 元件的可重編介電層在接觸區(qū)上。槽的側(cè)壁包括凄t據(jù)存儲(chǔ)元件的第 四端子的接觸區(qū)，槽的側(cè)壁大體上與隔離層垂直。根據(jù)本發(fā)明，提供了 一種制造可重編非易失性存儲(chǔ)單元的方 法，該方法包括4是供基一反和形成初始結(jié)構(gòu)，該初始結(jié)構(gòu)包括基一反表 面上的隔離層、隔離層上的第一端子、隔離層下且在第一端子下的 區(qū)域中的第二端子、隔離層下且在第一端子下的區(qū)域中的第三端 子、和第一端子下的區(qū)域中的接觸區(qū)域，其中，第三端子與第二端 子分離，接觸區(qū)域與第二端子分離且經(jīng)電連接至第三端子。通過在 接觸區(qū)域處形成大體上與隔離層垂直的4妄觸區(qū)來形成第四端子。在 第四端子的接觸區(qū)上形成介電層，并在介電層處形成第五端子，其 中，第五端子與第四端子間隔有介電層。另 一種制造可重編非易失性存儲(chǔ)單元的方法包括提供基板和 形成初始結(jié)構(gòu)，該初始結(jié)構(gòu)包括基^反表面上的隔離層、隔離層上的 第一端子、隔離層下且在第一端子下的區(qū)^^中的第二端子、隔離層 下且在第一端子下的區(qū)域中的第三端子、以及第一端子下的區(qū)i或中 的接觸區(qū)域，其中，第三端子與第二端子分離，接觸區(qū)域與第二端 子分離并電連接至第三端子。通過在具有大體上與隔離層垂直的側(cè) 壁的接觸區(qū)域的區(qū)中的基板中形成槽來形成具有大體上與隔離層 垂直的4妾觸區(qū)的第四端子，槽的側(cè)壁包括第四端子的4妄觸區(qū)。在第
四端子的接觸區(qū)上形成介電層，并在介電層處形成第五端子，其中， 第五端子與第四端子間隔有介電層。根據(jù)本發(fā)明，提供了一種存儲(chǔ)單元陣列，其包括多條字線、多 條位線、以及置于字線與位線的對(duì)應(yīng)交點(diǎn)處的多個(gè)可重編非易失性 存儲(chǔ)單元。每個(gè)存儲(chǔ)單元包括選擇晶體管和數(shù)據(jù)存儲(chǔ)元件。存儲(chǔ)單 元的選^f奪晶體管包括隔離層、隔離層上的第一端子、隔離層下且在 第一端子下的區(qū)域中的第二端子、以及隔離層下且在第一端子下的 區(qū)中的第三端子，第三端子與第二端子分離。存儲(chǔ)單元的數(shù)據(jù)存儲(chǔ) 元件包括第四端子、第五端子和可重編介電層。存儲(chǔ)單元的數(shù)據(jù)存 <諸元4牛的第四端子和第五端子通過只寸應(yīng)可重編介電層4皮此分離。存 儲(chǔ)單元的選擇晶體管的第三端子電連接至對(duì)應(yīng)存儲(chǔ)單元的數(shù)據(jù)存 儲(chǔ)元件的第四端子。存儲(chǔ)單元的數(shù)據(jù)存儲(chǔ)元件的可重編介電層^皮置 于大體上與對(duì)應(yīng)存儲(chǔ)單元的選擇晶體管的隔離層垂直。字線連接至 存儲(chǔ)單元的選擇晶體管的第 一端子。位線連接至存儲(chǔ)單元的數(shù)據(jù)存 -賭元件的第五端子。另一個(gè)存儲(chǔ)單元陣列包括多字線、多條位線、以及置于字線與 位線的對(duì)應(yīng)交點(diǎn)處的多個(gè)可重編非易失性存儲(chǔ)單元。每一存儲(chǔ)單元 包括選擇晶體管和數(shù)據(jù)存儲(chǔ)元件。存儲(chǔ)單元的選擇晶體管包括隔離 層、隔離層上的第一端子、隔離層下且在第一端子下的區(qū)域中的第 二端子、以及隔離層下且在第一端子下的區(qū)中的第三端子，第三端 子與第二端子分離。存儲(chǔ)單元的數(shù)據(jù)存儲(chǔ)元件包括第四端子、第五端子和可重編介電層。存儲(chǔ)單元的數(shù)據(jù)存儲(chǔ)元件的第四端子和第五 端子通過對(duì)應(yīng)可重編介電層彼此分離。存儲(chǔ)單元的選擇晶體管的第 三端子電連接至對(duì)應(yīng)存儲(chǔ)單元的數(shù)據(jù)存儲(chǔ)元件的第四端子。存儲(chǔ)單 元的^t據(jù)存^f諸元件的第四端子包括大體上與對(duì)應(yīng)存<諸單元的選擇 晶體管的隔離層垂直的接觸區(qū)。存儲(chǔ)單元的數(shù)據(jù)存儲(chǔ)元件的可重編 介電層在對(duì)應(yīng)接觸區(qū)上。槽的側(cè)壁包括存儲(chǔ)單元的數(shù)據(jù)存儲(chǔ)元件的 第四端子的接觸區(qū)，槽的側(cè)壁大體上與對(duì)應(yīng)存儲(chǔ)單元的隔離層垂 直。字線連接至存儲(chǔ)單元的選擇晶體管的第一端子。位線連接至存 儲(chǔ)單元的數(shù)據(jù)存儲(chǔ)元件的第五端子。


從以下結(jié)合附圖的描述中將清楚了解本發(fā)明的這些和其他特 征將。然而，將了解，附圖4又示出了本發(fā)明的典型實(shí)施例，因此不 應(yīng)被認(rèn)為限制本發(fā)明的范圍。本發(fā)明可允許其他同樣有效的實(shí)施例。圖1示出了根據(jù)本發(fā)明的優(yōu)選實(shí)施例的在制造關(guān)于包括存儲(chǔ)單元的存儲(chǔ)單元陣列的隔離帶和字線之后的基板的俯視圖；圖2示出了基板沿圖1的線A-A的側(cè)一見圖；圖3至圖8示出了對(duì)應(yīng)于圖1的線C-C的基板的側(cè)視圖，其表 示根據(jù)本發(fā)明的存儲(chǔ)單元的另外的制造方法步驟；圖9示出了對(duì)應(yīng)于圖3至圖8的基板的示意側(cè)視圖，其包括根 據(jù)本發(fā)明的存儲(chǔ)單元陣列的已完成的存儲(chǔ)單元；圖10示出了包括已完成的存儲(chǔ)單元陣列的基板的俯視圖；圖11示出了基才反沿圖10的線B-B的側(cè)-現(xiàn)圖；以及圖12示出了基々反沿圖IO的線A-A的示意側(cè)-現(xiàn)圖。
具體實(shí)施方式
附圖用各種》見點(diǎn)分別示出了具有4艮據(jù)本發(fā)明的優(yōu)選實(shí)施例的 存儲(chǔ)單元1的存儲(chǔ)器或存儲(chǔ)器芯片的存儲(chǔ)單元陣列的制造。以此方式制造在半導(dǎo)體基板100上的存儲(chǔ)單元1包括選擇晶體管10和具 有可重編介電層170 (參見圖9)的數(shù)據(jù)存儲(chǔ)元件20，其中，分別 可產(chǎn)生介電擊穿或者可逐漸增加介電擊穿的程度，從而分別用于進(jìn) 4亍編程或重編程。本文中，介電擊穿的量級(jí)構(gòu)成電阻，因此構(gòu)成存 儲(chǔ)單元1的漏電流的電平，檢測(cè)該電平以讀出存儲(chǔ)單元1。在本發(fā)明中，數(shù)據(jù)存儲(chǔ)元件20的可重編介電層170與形成在 基板100的表面上的選擇晶體管10的柵極氧化層120之間垂直或 大體上垂直排列。其中，數(shù)據(jù)存儲(chǔ)元件20的介電層170與選擇晶 體管10的柵極氧化層120也可以形成在與直角相差(例如)最多 20度范圍中的角的角，這個(gè)角是通過制造方法得到的。根據(jù)本發(fā)明 的配置在選擇晶體管10與數(shù)據(jù)存儲(chǔ)元件20之間提供了很小距離， 從而根據(jù)本發(fā)明的存儲(chǔ)單元1在基板100的表面上具有很小的橫向 空間。以下，首先討i侖制造方法，此可借助于標(biāo)準(zhǔn)CMOS處理步驟 來有利i也^Vf亍。在制造方法開始時(shí)，在具有從表面延伸的p摻雜區(qū)域101的基 板100中，形成隔離帶190 (比較，圖1的示意俯視圖以及沿圖1 的線A-A的圖2的示意側(cè)視圖)。還被稱為STI帶(淺槽隔離)且 包括(例如)氧化材料的隔離帶190界定了彼此隔離稍后的存儲(chǔ)單 元1的作用區(qū)域。隨后，在基板100上形成氧化層120充當(dāng)稍后存儲(chǔ)單元1的選 擇晶體管IO的柵極氧化層120。其中，如從圖2的側(cè)視圖顯而易見， 將氧化層120放置于隔離帶190之間的基板100的表面上，且例如， 氧化層120的厚度在大于5 nm的范圍中。
隨后，在基板100的表面上形成字線WL，還是充當(dāng)作用區(qū)域 中的存儲(chǔ)單元1的選擇晶體管10的柵極110。為此，例如，優(yōu)選地， 將非摻雜或n+摻雜多晶硅層111、包括WSi的金屬層112、和包括 氮化物的至少一個(gè)硬掩膜層113大面積地施加至基板100的表面 上。隨后，借助于平版印刷方法和一個(gè)或若干個(gè)蝕刻方法(諸如， 用于分別形成字線WL和柵極110的反應(yīng)性離子蝕刻)來構(gòu)造層的 這種堆疊。在圖1的4府一見圖以及圖2的示意側(cè)^L圖中描主會(huì)以此方式 分別制造的字線WL和棚4及110。以下圖3至圖9用示意側(cè)視圖(分別對(duì)應(yīng)于圖1和IO的線C-C) 示出了制造根據(jù)本發(fā)明的存儲(chǔ)單元1的另外的方法步驟。如從圖3 顯而易見，首先，分別形成橫向鄰接字線WL或棚-極110的襯墊或 間隔物114。隨后，在施加對(duì)應(yīng)注入材料的摻雜方法的范圍內(nèi)，在 柵極110之間的氧化層120下或在柵極110下的區(qū)域中以自動(dòng)調(diào)節(jié) 方式分別制造n+摻雜區(qū)域130、 140。其中，摻雜方法可包括退火 方法步驟。在制造過程的稍后階段，n+摻雜區(qū)域130、 140構(gòu)成稍 后存儲(chǔ)單元i的選擇晶體管10的源極/漏極和數(shù)據(jù)存儲(chǔ)源極20的端 子。將放置于隔離帶190 (俯視圖中彼此分離)之間的區(qū)域130進(jìn) 一步連接至由擴(kuò)散操作(比較，圖9和圖10)形成的嵌入源線SL。從圖3中描繪的結(jié)構(gòu)開始，如圖4中所示，在n+摻雜區(qū)域140 的區(qū)域中的4冊(cè)4及110之間每?jī)蓚€(gè)間隙形成槽150,槽150分別具有 與氧〗匕層120垂直或大體上垂直定向的側(cè)壁，在制造方法的進(jìn)一步 過程中，在側(cè)壁上形成了數(shù)據(jù)存儲(chǔ)元件20的介電層170。槽ISO的 形成包括沉積一個(gè)或若干硬掩膜層(未示出)，隨后使用平版印刷 方法和一個(gè)或若干個(gè)蝕刻方法(諸如，選"t奪性反應(yīng)性離子蝕刻)然 后去除;更掩膜層。如從圖4顯而易見，通過槽150將n+摻雜區(qū)域140分為兩個(gè)部 分區(qū)域141，每個(gè)區(qū)域與并排放置的稍后存儲(chǔ)單元1相關(guān)聯(lián)且彼此
間隔槽150。其中，槽150的深度(優(yōu)選在100 nm至200 nm的范 圍中)超過n+摻雜區(qū)域140的最大高度，并因此超過部分區(qū)域141 的最大深度。將最大高度各理解為從基板100的表面向下延伸的各 別區(qū)域140、 141的最大范圍。部分區(qū)域141充當(dāng)稍后存儲(chǔ)單元1 的選擇晶體管10的漏極和數(shù)據(jù)存儲(chǔ)元件20的端子。隨后，在每個(gè)槽150的側(cè)壁和底部上形成犧4生氧^1層160，如 圖5中所示。隨后，如從圖6顯而易見，用氧化材料161填充每個(gè) 槽150以及4冊(cè)才及IIO之間的對(duì)應(yīng)區(qū)域。為此，例如，將氧化材^)" 161 大面積地施加至基板100的表面上，隨后，借助于CMP過程(化 學(xué)才幾械研磨)將其燒蝕至棚4及110的上邊纟彖，/人而得到圖6中所示 的結(jié)構(gòu)。隨后，如圖7所示，在槽150的區(qū)域中將柵極IIO之間的氧化 材料161完全去除，且在槽150中部分去除氧化材料161與犧牲氧 化物160，從而使槽150繼續(xù)部分填充有氧化物161和犧牲氧化物 160。為了去除fU匕材^j"161和犧4生氧4b物160，〗吏用只于應(yīng)的平X反印 刷和蝕刻方法。其中，氧化物161以及》文置在側(cè)壁、槽150的底部 與氧化物161之間的犧牲氧化物160將槽150填充至各個(gè)槽150的 邊纟彖呈現(xiàn)的部分區(qū)域141的最大深度之上。以此方式，在氧化物161和犧牲氧化物160上才是供露出的4妻觸 區(qū)143以分別用于部分區(qū)域或端子141。在此，與氧化層120垂直 排列的槽150的側(cè)壁包括接觸區(qū)143。如圖8所示，在接觸區(qū)143 上形成存儲(chǔ)單元1的lt據(jù)存儲(chǔ)元件20的介電氧化層170。利用氧化 層170 (以下稱為介電層170)以(重)編程稍后存儲(chǔ)單元1。因?yàn)?介電層17(H又形成在接觸區(qū)143上的部分區(qū)域141的最大深度范圍 之上，所以能夠可靠操作存儲(chǔ)單元1。介電層170 (分別與對(duì)應(yīng)于 槽150的側(cè)壁或端子141的接觸區(qū)143的柵極氧化層120正向定向) 優(yōu)選地，厚度在2nm至3nm的范圍中。
作為制造才艮據(jù)本發(fā)明的存々者單元1中的最終方法步驟，如圖9 所示，在基板100的表面上形成接觸介電層170的端子180和連接 至端子180的位線BL。為此，優(yōu)選地，將非摻雜或n+摻雜多晶硅 層181、包括(例如)WSi的金屬層182和包括(例如)氮化物的 至少一石更掩膜層183大面積地施加至基^反100上，其中多晶石圭層181 填滿柵極110與槽150的露出區(qū)域之間的露出空間。隨后，借助于 平版印刷方法和一個(gè)或若干個(gè)蝕刻方法(諸如，用于分別形成位線 BL和端子180的反應(yīng)性離子蝕刻)來構(gòu)造層的堆疊。圖10的俯一見圖中示出了以此方式制造的存4渚單元陣列，該存 儲(chǔ)單元陣列具有多條字線WL、多條位線BL、置于字線WL與位線 BL的對(duì)應(yīng)交點(diǎn)處的多個(gè)存儲(chǔ)單元1、以及多條嵌入的源線SL。其 中，圖9示出了沿圖10的線C-C的側(cè)^L圖。為了更好地顯示，圖 11和圖12示出了存4諸單元陣列沿圖10的線B-B (圖11 )以及沿線 A-A (圖12)的另外的橫截面圖。通過圖9的側(cè)視圖，個(gè)別存儲(chǔ)單元1的配置變得顯而易見。存 儲(chǔ)單元1包括選擇晶體管10 (目前配置為NMOS晶體管)，選擇晶 體管10包括柵極氧化層120、柵極氧化層120上分別連接至字線 WL或由字線WL形成的柵極110、充當(dāng)源極的n+摻雜區(qū)域130、 以及充當(dāng)漏極的端子141,區(qū)域130和端子141在4冊(cè)才及110下的區(qū) 域中的柵極氧化層120之下。區(qū)域130也分別形成在隔離帶190之 間進(jìn)行的嵌入源線SL,或連接至源線SL (比4交，圖10)。存儲(chǔ)單元1還包括與選擇晶體管10串聯(lián)的數(shù)據(jù)存儲(chǔ)元件20、 數(shù)據(jù)存儲(chǔ)元件20包括端子141的、與選擇晶體管10的柵極氧化物 120成直角4非列的可重編介電層170、以及連4妄至^f立線BL的端子 180。其中，端子141;故存儲(chǔ)單元的選"f奪晶體管IO和數(shù)據(jù)存儲(chǔ)元件 用作公共端子。 因?yàn)閿?shù)據(jù)存儲(chǔ)元件20的介電層170和選擇晶體管10的柵極氧 化層120垂直排列，所以可將選擇晶體管10和凄t據(jù)存卞者元件20以 彼此距相對(duì)小的距離來放置。以此方式，形成在基板100上的根據(jù) 本發(fā)明的存儲(chǔ)單元1在基板100的表面上具有小橫向范圍。例如， 可實(shí)現(xiàn)才黃向尺寸在小于50 nm的范圍中的存l諸單元1。因此，分別 包括根據(jù)本發(fā)明的存儲(chǔ)單元1的存儲(chǔ)單元陣列的存儲(chǔ)器或存儲(chǔ)器芯 片特征在于集成密度高。此外，選擇晶體管10和數(shù)據(jù)存儲(chǔ)元件20 所利用的7>共端子141也降低了存儲(chǔ)單元1的空間要求。放置在存儲(chǔ)單元陣列中的存儲(chǔ)單元1的空間節(jié)省幾何結(jié)構(gòu)還由 并朝M文置的至少 一對(duì)兩個(gè)存^f諸單元1實(shí)現(xiàn)，并且與具有7>共端子180 的位線BL相關(guān)聯(lián)。以對(duì)應(yīng)方式，小空間范圍也分別由并排放置的 至少一對(duì)兩個(gè)存儲(chǔ)單元1實(shí)現(xiàn)，并且與具有公共n+摻雜區(qū)域或源極 130的位線BL相關(guān)聯(lián)。為了編程根據(jù)本發(fā)明的存儲(chǔ)單元1,產(chǎn)生存儲(chǔ)單元1的數(shù)據(jù)存 儲(chǔ)元件20的介電層170的介電擊穿。以此方式，介電層170不再 像絕多彖體一樣工作，而是^f象限定電阻一樣工作。其中，介電擊穿的 量級(jí)構(gòu)成通過存儲(chǔ)單元1的漏電流的電平，在存儲(chǔ)單元的讀取操作 中測(cè)量此電平。為了形成介電層170的擊穿，分別通過^t據(jù)存儲(chǔ)元 件20的兩個(gè)端子141、 180，在數(shù)據(jù)存儲(chǔ)元件20上或在數(shù)據(jù)存儲(chǔ)元 件20的介電層170上施加足夠的^f立差。為此，在選擇晶體管IO被形成為NMOS晶體管的情況下，例 如，通過對(duì)應(yīng)字線WL將不同于0 V的正電壓施加至選擇晶體管10 的柵極110，以及通過對(duì)應(yīng)源線SL將0 V電壓施加至選擇晶體管 10的源極130,從而打開選擇晶體管10。以此方式，^使得選^f奪晶體 管10的漏極141為0 V電位。其中，指示電位指基板100為地電 位。
通過將相對(duì)于施加至選擇晶體管10的柵極110的電位較高的 足夠高的正電位經(jīng)由位線BL施加至數(shù)據(jù)存儲(chǔ)元件20的端子180， 可誘導(dǎo)用于編程存儲(chǔ)單元1的介電層170的擊穿。所得導(dǎo)電路徑具 有足夠的電阻來防止選擇晶體管10的柵極氧化層120的惡化或擊 穿，以此方式防止損壞存4渚單元1。通過^f吏選擇晶體管10的棚—及氧 化層120的厚度超過數(shù)據(jù)存儲(chǔ)元件20的介電層170的厚度來進(jìn)一 步避免損壞選4奪晶體管10的4冊(cè)4及氧化層120。為了讀取存4諸單元1,在將選4奪晶體管10配置為NMOS晶體 管的情況下，例如，通過3于應(yīng)字線WL4夸不同于0 V的正電4立施加 至選擇晶體管10的柵極110,且通過對(duì)應(yīng)源線SL將0 V電位施力口 至選擇晶體管10的源極130。以此方式，打開選才奪晶體管10,且 ^f吏得漏才及141為0 V電位。此夕卜，通過對(duì)應(yīng)位線BL,將相對(duì)于施 加至選擇晶體管10的柵極110的電位較低的正電位施加至數(shù)據(jù)存 儲(chǔ)元件20的端子180。如果存儲(chǔ)單元1被編程，即，數(shù)據(jù)存儲(chǔ)元件 20的介電層170被擊穿，那么漏電流就流過存儲(chǔ)單元1,從而可借 助于適當(dāng)測(cè)量裝置在位線BL上測(cè)量漏電流。如果存〗諸單元1沒有 -陂編禾呈，那么分別無漏電流流過、或^f義有可忽略的漏電流流過。為了讀出包括存儲(chǔ)單元1的存儲(chǔ)單元陣列的存儲(chǔ)內(nèi)容，設(shè)置存 儲(chǔ)單元1的漏電流電平的閾值。以此方式，可將存^f諸在存4諸單元1 中的邏輯狀態(tài)(分別在閾值之下的無漏電流或可忽略的漏電流/閾值 之上的漏電;充)；f皮J:匕區(qū)別。為了重編存々者單元1，可將上述編程步驟重復(fù)多次。為此，在 數(shù)據(jù)存儲(chǔ)元件20的介電層170上建立不斷增加的位差和/或〗吏在介 電層170上產(chǎn)生位差持續(xù)編程步驟的不斷增加的持續(xù)時(shí)間。以此方 式，增量地增加介電層170的介電擊穿程度，因此逐漸減少其電阻。 乂人而，以只十應(yīng)方式，逐'漸增力口存卡者單元1的漏電;危電平。
為了 "〗察除"已編程存儲(chǔ)單元的存儲(chǔ)內(nèi)容，增加i殳置用于讀取 的漏電流電平的閾^直。以此方式，可4尋具有增加的漏電流電平的 (重)編程存儲(chǔ)單元l再次重置為"未編程，，狀態(tài)。因此，在存^f諸 單元1的每個(gè)重編程之后，通常增加在存儲(chǔ)單元1上測(cè)量的漏電流 電平的閾值，從而區(qū)別存儲(chǔ)在存儲(chǔ)單元l中的邏輯狀態(tài)(在閾值之 下的漏電流電平/在閾值之上的漏電流電平)。雖然根據(jù)特定實(shí)施例描述了本發(fā)明，但是鑒于上述描述，顯然 可在不偏離本發(fā)明范圍的情況下進(jìn)行各種變化和修改。作為實(shí)例，可能實(shí)現(xiàn)選擇晶體管IO的柵極IIO、以及數(shù)據(jù)存儲(chǔ) 元件20的端子180 ，其配置不同于所示的主要層以及具有其他材料。此外，選擇晶體管的端子141與數(shù)據(jù)存^f諸元件20的端子141 不是相同的端子，而是可形成4皮此電連"l妾的兩個(gè)端子。另夕卜，沒有在從表面延伸的基板100的p摻雜區(qū)域101中分別 形成n+摻雜4妄觸區(qū)130、 140或端子141,而是形成在從表面延伸 的基板的n摻雜區(qū)域中的p+摻雜接觸區(qū)域中，因此，可以對(duì)應(yīng)方式 將選擇晶體管配置為PMOS晶體管。同樣，以上所述用于(重)編程和用于讀出存4諸單元1的程序 ^又為示例性的。特別，存儲(chǔ)單元l的編程或(重)編程分別基于產(chǎn) 生或增強(qiáng)數(shù)據(jù)存儲(chǔ)元件20的介電層170的擊穿，以此方式，構(gòu)成 了對(duì)應(yīng)存儲(chǔ)單元1的漏電流電平。這可以通過借助于對(duì)應(yīng)選擇晶體 管10在介電層170上建立充分位差來實(shí)現(xiàn)。
權(quán)利要求
1.一種可重編非易失性存儲(chǔ)單元，包括選擇晶體管，包括隔離層，第一端子，在所述隔離層上，第二端子，在所述隔離層下且在所述第一端子下的區(qū)域中，以及第三端子，在所述隔離層下且在所述第一端子下的區(qū)域中，所述第三端子與所述第二端子分離；以及數(shù)據(jù)存儲(chǔ)元件，包括第四端子，第五端子，以及可重編介電層，其中所述數(shù)據(jù)存儲(chǔ)元件的所述第四端子與所述第五端子通過所述可重編介電層彼此分離，所述選擇晶體管的所述第三端子電連接至所述數(shù)據(jù)存儲(chǔ)元件的所述第四端子，以及所述數(shù)據(jù)存儲(chǔ)元件的所述可重編介電層被置于與所述選擇晶體管的所述隔離層大體上垂直。
2. 根據(jù)權(quán)利要求1所述的存儲(chǔ)單元，其中，所述選擇晶體管的所 述第三端子與所述ft據(jù)存儲(chǔ)元件的所述第四端子是相同的端
3. 根據(jù)權(quán)利要求1所述的存儲(chǔ)單元，其中，所述數(shù)據(jù)存儲(chǔ)元件的 所述第四端子包括大體上與所述選擇晶體管的所述隔離層垂 直的4姿觸區(qū)。
4. 根據(jù)權(quán)利要求3所述的存儲(chǔ)單元，其中，所述數(shù)據(jù)存儲(chǔ)元件的 所述可重編介電層在所述第四端子的所述4妄觸區(qū)上。
5. 根據(jù)權(quán)利要求1所述的存儲(chǔ)單元，其中，所述數(shù)據(jù)存儲(chǔ)元件的 所述可重編介電層的厚度在2 nm至3 nm的范圍內(nèi)。
6. 才艮據(jù)權(quán)利要求1所述的存4渚單元，其中，所述凄t據(jù)存儲(chǔ)元件的 所述可重編介電層包括氧化層。
7. —種可重編非易失性存儲(chǔ)單元，包括選擇晶體管，包括隔離層，第一端子，在所述隔離層上，第二端子，在所述隔離層下且在所述第一端子下的區(qū) i或中，以及第三端子，在所述隔離層下且在所述第一端子下的區(qū) 域中，所述第三端子與所述第二端子分離；以及凄t據(jù)存儲(chǔ)元件，包括 第四端子，第五端子，以及可重編介電層，其中所述數(shù)據(jù)存儲(chǔ)元件的所述第四端子與所述第五端子通過 所述可重編介電層4皮此分離， 所述選擇晶體管的所述第三端子電連接至所述數(shù)據(jù)存儲(chǔ) 元件的所述第四端子，所述數(shù)據(jù)存儲(chǔ)元件的所述第四端子包括大體上與所述選 擇晶體管的所述隔離層垂直的接觸區(qū)，所述凄t據(jù)存儲(chǔ)元件的所述可重編介電層在所述4妄觸區(qū) 上，以及槽的側(cè)壁包括所述數(shù)據(jù)存〗諸元件的所述第四端子的所述 ^接觸區(qū)，所述槽的所述側(cè)壁大體上與所述隔離層垂直。
8. 根據(jù)權(quán)利要求7所述的存儲(chǔ)單元，其中，所述槽的深度超過所 述第四端子的最大深度。
9. 纟艮據(jù)權(quán)利要求8所述的存儲(chǔ)單元，其中，所述槽填充有氧化層， 所述氧化層達(dá)到所述第四端子的所述最大高度之上的程度，且 所述數(shù)據(jù)存儲(chǔ)元件的所述可重編介電層被置于所述氧化層上。
10. 根據(jù)權(quán)利要求9所述的存儲(chǔ)單元，其中，中間氧化層將所述槽 填充達(dá)到所述第四端子的所述深度之上的所述程度，且被置于 所述槽的側(cè)壁、底部與所述氧化層中間。
11. 根據(jù)權(quán)利要求7所述的存儲(chǔ)單元，其中，所述槽的深度在IOO nm至200 nm的范圍內(nèi)。
12. 根據(jù)權(quán)利要求7所述的存儲(chǔ)單元，其中，所述選擇晶體管的所 述第三端子與所述數(shù)據(jù)存儲(chǔ)元件的所述第四端子是相同的端 子。
13. —種制造可重編非易失性存^f諸單元的方法，包括提供基板；形成初始結(jié)構(gòu)，所述初始結(jié)構(gòu)包4舌 隔離層，在所述基板的表面上； 第一端子，在所述隔離層上，第二端子，在所述隔離層下且在所述第一端子下的區(qū) 域中，第三端子，在所述隔離層下且在所述第一端子下的區(qū) 域中，所述第三端子與所述第二端子分離，以及接觸區(qū)域，在所述第一端子下的區(qū)域中，所述接觸區(qū) 域與所述第二端子分離并電連接至所述第三端子；通過在所述接觸區(qū)域形成大體上與所述隔離層垂直的接 觸區(qū)，形成第四端子；在所述第四端子的所述4妄觸區(qū)上形成介電層；以及在所述介電層處形成第五端子，其中，所述第五端子通 過所述介電層與所述第四端子分離。
14. 根據(jù)斥又利要求13所述的方法，其中，形成所述初始結(jié)構(gòu)包括在所述基板的表面上形成隔離層，在所述隔離層上形成第一端子，以及在所述隔離層下且在所述第一端子下的區(qū)域中形成第二 端子、第三端子、和接觸區(qū)域，所述第三端子與所述4妄觸區(qū)域 間隔所述第二端子。
15. 根據(jù)權(quán)利要求13所述的方法，其中，所述第三端子和所述第 四端子^皮形成為相同的端子。
16. 根據(jù)權(quán)利要求13所述的方法，其中，所述介電層包括形成在 所述第四端子的所述接觸區(qū)上的氧化層。
17. 根據(jù)權(quán)利要求13所述的方法，其中，通過摻雜所述基板分別 形成所述第二端子、所述第三端子、所述第四端子、和所述接 觸區(qū)域。
18. —種制造可重編非易失性存儲(chǔ)單元的方法，包括提供基板；形成初始結(jié)構(gòu)，所述初始結(jié)構(gòu)包4舌 隔離層，在所述基板的表面上， 第一端子，在所述隔離層上，第二端子，在所述隔離層下且在所述第一端子下的區(qū) 域中，第三端子，在所述隔離層下且在所述第一端子下的區(qū) 域中，所述第三端子與所述第二端子分離，以及4妾觸區(qū)域，在所述第一端子下的區(qū)域中，所述4妄觸區(qū) 域與所述第二端子分離并電連接至所述第三端子；通過在所述^妄觸區(qū)域的所述區(qū)中的所述基板中形成槽來 形成第四端子，其中，所述接觸區(qū)域的側(cè)壁與所述隔離層大體 上垂直，所述第四端子的接觸區(qū)大體上與所述隔離層垂直，所 述沖曹的所述側(cè)壁包才舌所述第四端子的所述4妾觸區(qū)；在所述第四端子的所述接觸區(qū)上形成介電層；以及在所述介電層處形成第五端子，其中，所述第五端子通 過所述介電層與所述第四端子分離。
19. 根據(jù)權(quán)利要求18所述的方法，其中，所述槽的深度超過所述 接觸區(qū)域的最大深度。
20. 根據(jù)權(quán)利要求18所述的方法，在形成所述槽之后，包括在所述槽中形成氧化層，其中，所述氧化層將所述槽填 充達(dá)到所述第四端子的最大高度之上的程度，以及在所述第四端子的所述接觸區(qū)上的所述氧化層上形成所 述介電層。
21. 根據(jù)權(quán)利要求20所述的方法，其中，在所述槽中形成所述氧 化層包括在所述槽的側(cè)壁上和底部形成中間氧化層，使用所述氧化層的氧化材料填充所述槽，以及去除將所述氧化材料和所述中間氧化層，達(dá)到所述第四 端子的所述最大深度之上的程度，從而在所述槽中形成所述氧 化層。
22. 根據(jù)權(quán)利要求18所述的方法，其中，所述第三端子和所述第 四端子^^皮形成為相同的端子。
23. —種存儲(chǔ)單元陣列，包括多條字線、多條位線、以及置于所述 字線與所述〗立線的對(duì)應(yīng)交點(diǎn)處的多個(gè)可重編非易失性存4諸單 元，所述存4諸單元中的每個(gè)均包括選擇晶體管，包括 隔離層，第一端子，在所述隔離層上，第二端子，在所述隔離層下且在所述第一端子下的區(qū) 域，以及第三端子，在所述隔離層下且在所述第一端子下的區(qū)域中，所述第三端子與所述第二端子分離；以及數(shù)據(jù)存儲(chǔ)元件，包括 第四端子，第五端子，以及可重編介電層，其中存儲(chǔ)單元的所述數(shù)據(jù)存儲(chǔ)元件的所述第四端子通過所述 對(duì)應(yīng)可重編介電層與所述第五端子4皮此分離，存儲(chǔ)單元的所述選擇晶體管的所述第三端子電連接至所 述對(duì)應(yīng)存々者單元的所述數(shù)據(jù)存儲(chǔ)元件的所述第四端子，存4諸單元的所述lt據(jù)存〗諸元件的所述可重編介電層纟皮置 于與所述對(duì)應(yīng)存儲(chǔ)單元的所述選4奪晶體管的所述隔離層大體 上垂直，字線連接至存儲(chǔ)單元的所述選擇晶體管的所述第一端 子，以及位線連4妄至存儲(chǔ)單元的所述凄t據(jù)存4諸元件的所述第五端子。
24. 4艮據(jù)權(quán)利要求23所述的存々者單元陣列，其中，并排;故置的至 少 一對(duì)兩個(gè)存儲(chǔ)單元具有公共的第五端子。
25. 根據(jù)權(quán)利要求23所述的存儲(chǔ)單元陣列，其中，并排放置的至 少 一對(duì)兩個(gè)存^f諸單元具有/^共的第二端子。
26. 根據(jù)權(quán)利要求23所述的存儲(chǔ)單元陣列，包括多條源線，其中， 源線連接至存儲(chǔ)單元的所述選擇晶體管的所述第二端子。
27. —種存儲(chǔ)單元陣列，包括多條字線、多條位線和置于所述字線 與所述位線的對(duì)應(yīng)交點(diǎn)處的多個(gè)可重編非易失性存儲(chǔ)單元，所 述存儲(chǔ)單元中的每個(gè)均包括選擇晶體管，包括 隔離層，第一端子，在所述隔離層上，第二端子，在所述隔離層下且在所述第一端子下的區(qū) i或中，以及第三端子，其在所述隔離層下且在所述第一端子下的 區(qū)域中，所述第三端子與所述第二端子分離；以及數(shù)據(jù)存儲(chǔ)元件，包括第四端子，第五端子，以及可重編介電層，其中存儲(chǔ)單元的所述凄t據(jù)存4諸元件的所述第四端子通過所述 對(duì)應(yīng)可重編介電層與所述第五端子4皮此分離，存儲(chǔ)單元的所述選擇晶體管的所述第三端子電連接至所 述對(duì)應(yīng)存儲(chǔ)單元的所述數(shù)據(jù)存儲(chǔ)元件的所述第四端子，存4諸單元的所述凄t據(jù)存^f諸元件的所述第四端子包括大體 上與所述對(duì)應(yīng)存儲(chǔ)單元的所述選擇晶體管的所述隔離層垂直 的4妾觸區(qū)，存儲(chǔ)單元的所述數(shù)據(jù)存儲(chǔ)元件的所述可重編介電層在所 述對(duì)應(yīng)4妄觸區(qū)上， 槽的側(cè)壁包括存^f諸單元的所述l史據(jù)存儲(chǔ)元件的所述第四 端子的所述接觸區(qū)，所述槽的所述側(cè)壁大體上與所述對(duì)應(yīng)存儲(chǔ) 單元的所述隔離層垂直，字線連接至存儲(chǔ)單元的所述選擇晶體管的所述第一端 子，以及位線連接至存儲(chǔ)單元的所述數(shù)據(jù)存儲(chǔ)元件的所述第五端子。
全文摘要
本發(fā)明涉及一種可重編非易失性存儲(chǔ)單元，其包括選擇晶體管和數(shù)據(jù)存儲(chǔ)元件。本發(fā)明還涉及一種此存儲(chǔ)單元的制造方法、以及包括多個(gè)這種存儲(chǔ)單元的存儲(chǔ)單元陣列。
文檔編號(hào)H01L21/8247GK101118911SQ200710138039
公開日2008年2月6日 申請(qǐng)日期2007年8月2日 優(yōu)先權(quán)日2006年8月2日
發(fā)明者克勞斯-迪特爾·烏費(fèi)爾特, 約瑟夫·威勒 申請(qǐng)人:奇夢(mèng)達(dá)股份公司