專利名稱：半導(dǎo)體元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體元件及其制造方法。
背景技術(shù)：
近年來(lái)，開(kāi)發(fā)出了所謂縱型雙柵極構(gòu)造的MOSFET，其中以片狀(Fin)形成半導(dǎo)體層的MOSFET被稱為FinFET。該FinFET由于是制造成本低，截止特性良好的器件，所以被認(rèn)為有希望作為下一代的晶體管構(gòu)造。
但是，從為了實(shí)現(xiàn)柵極閾值電壓高的器件、和適合用于模擬器件等方面講，平面型MOSFET優(yōu)于FinFET。因此，在實(shí)際的LSI中，需要混合配置平面型MOSFET和FinFET，并希望有一種用于混合配置平面型MOSFET和FinFET的簡(jiǎn)易的制造工藝。
但是，如果要混合配置平面型MOSFET和FinFET，則在淀積了柵電極材料時(shí)，在該柵電極材料的表面形成凹凸，由此將導(dǎo)致不能形成微細(xì)的柵極圖形的問(wèn)題。
以下，列出了關(guān)于混合配置有平面型MOSFET和FinFET的半導(dǎo)體元件的制造方法的文件名。
特開(kāi)2005-19996號(hào)公報(bào)發(fā)明內(nèi)容本發(fā)明的目的是提供一種能夠形成微細(xì)電路圖形的半導(dǎo)體元件及其制造方法。
本發(fā)明的一實(shí)施方式的半導(dǎo)體元件的制造方法，其特征在于，包括以下步驟
在半導(dǎo)體基板上淀積掩模材料；通過(guò)對(duì)上述掩模材料進(jìn)行圖形形成，進(jìn)一步對(duì)上述半導(dǎo)體基板的表面部分進(jìn)行蝕刻而形成槽，從而在第1區(qū)域上形成第1凸部并且在第2區(qū)域上形成具有比上述第1凸部寬的寬度的第2凸部；利用元件分離絕緣膜填埋上述槽；通過(guò)對(duì)形成在上述第1區(qū)域上的上述元件分離絕緣膜進(jìn)行蝕刻，除去其規(guī)定量；通過(guò)對(duì)形成在上述第2區(qū)域上的上述掩模材料進(jìn)行蝕刻，將其除去；在上述第1凸部中的相對(duì)的1組的兩個(gè)側(cè)面上形成第1柵極絕緣膜，并且在上述第2凸部的上表面形成第2柵極絕緣膜；在上述元件分離絕緣膜、上述掩模材料以及上述第2柵極絕緣膜上淀積第1柵電極材料；把形成在上述第1區(qū)域上的上述掩模材料、和形成在上述第2區(qū)域上的上述元件分離絕緣膜作為終止層，將上述第1柵電極材料平坦化；在上述掩模材料、上述第1柵電極材料以及上述元件分離絕緣膜上淀積第2柵電極材料；通過(guò)對(duì)上述第1以及第2柵電極材料進(jìn)行圖形形成，在上述第1區(qū)域上形成第1柵電極，并且在上述第2區(qū)域上形成第2柵電極。
另外，本發(fā)明的一實(shí)施方式的半導(dǎo)體元件的制造方法，其特征在于，包括以下步驟在半導(dǎo)體基板上淀積掩模材料；通過(guò)對(duì)上述掩模材料進(jìn)行圖形形成，進(jìn)一步對(duì)上述半導(dǎo)體基板的表面部分進(jìn)行蝕刻而形成槽，從而在第1區(qū)域上形成第1凸部并且在第2區(qū)域上形成具有比上述第1凸部寬的寬度的第2凸部；利用元件分離絕緣膜填埋上述槽；通過(guò)對(duì)形成在上述第1區(qū)域上的上述元件分離絕緣膜進(jìn)行蝕刻，除去其規(guī)定量；在上述第1凸部中的相對(duì)的1組的兩個(gè)側(cè)面上，形成第1柵極絕緣膜；
在上述掩模材料以及上述上述元件分離絕緣膜上淀積第1柵電極材料；把上述掩模材料、和上述元件分離絕緣膜作為終止層，將上述第1柵電極材料平坦化；通過(guò)對(duì)形成在上述第2區(qū)域上的上述掩模材料進(jìn)行蝕刻，將其除去；在上述第1和第2區(qū)域上形成第2柵極絕緣膜；除去形成在上述第1區(qū)域上的上述第2柵極絕緣膜。
另外，本發(fā)明的一實(shí)施方式的半導(dǎo)體元件的制造方法，其特征在于，包括在表面的面方位為(110)的半導(dǎo)體基板上，沿著<112>方向，形成具有在與上述<112>方向正交的方向上形成有凹凸的圖形的掩模的步驟；和使用上述掩模，通過(guò)對(duì)上述半導(dǎo)體基板進(jìn)行具有面方位依賴性的蝕刻，來(lái)除去規(guī)定的深度，并且通過(guò)除去位于上述掩模的凸部下側(cè)位置的上述半導(dǎo)體基板，形成側(cè)面的面方位為(111)的凸部的步驟。
本發(fā)明的一實(shí)施方式的半導(dǎo)體元件，其特征在于，具備N溝道型晶體管和P溝道型晶體管，其中，N溝道型晶體管具有凸部，形成在表面的面方位為(110)的半導(dǎo)體基板的表面部分的第1區(qū)域上；第1柵電極，其隔著第1柵極絕緣膜形成在作為上述凸部的側(cè)面中的相對(duì)的一組的兩個(gè)側(cè)面并且面方位為(111)的側(cè)面上；以及第1源極區(qū)域和第1漏極區(qū)域，該第1源極區(qū)域和第1漏極區(qū)域分別形成在，作為在上述凸部?jī)?nèi)形成在面方位為(111)的上述相對(duì)的一組的兩個(gè)側(cè)面之間的第1溝道區(qū)域兩側(cè)、且未形成上述第1柵電極的一側(cè)的側(cè)面?zhèn)?；P溝道型晶體管具有第2柵電極，隔著第2柵極絕緣膜而形成在上述半導(dǎo)體基板的表面的第2區(qū)域上；
第2源極區(qū)域和第2漏極區(qū)域，該第2源極區(qū)域和第2漏極區(qū)域分別形成在上述半導(dǎo)體基板上的上述第2區(qū)域的表面部分中的形成于上述第2柵電極的下方的第2溝道區(qū)域兩側(cè)。根據(jù)本發(fā)明，能夠提供一種可形成微細(xì)電路圖形的半導(dǎo)體元件及其制造方法。


圖1是表示本發(fā)明第1實(shí)施方式的半導(dǎo)體元件的制造方法中的各個(gè)工序的元件的剖面構(gòu)造的縱剖面圖。
圖2是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖3是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖4是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖5是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖6是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖7是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖8是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖9是表示該半導(dǎo)體元件的制造方法中的各工序的元件的立體圖。
圖10是表示本發(fā)明第2實(shí)施方式的半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖11是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖12是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖13是表示本發(fā)明第3實(shí)施方式的半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖14是表示本發(fā)明第4實(shí)施方式的半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖15是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖16是表示本發(fā)明第5實(shí)施方式的半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖17是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖18是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖19是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖20是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖21是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖22是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖23是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖24是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖25是表示本發(fā)明第6實(shí)施方式的半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖26是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖27是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖28是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖29是表示本發(fā)明第7實(shí)施方式的半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖30是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖31是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖32是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖33是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖34是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖35是表示本發(fā)明第8實(shí)施方式的半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖36是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖37是表示本發(fā)明第9實(shí)施方式的半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖38是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖39是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖40是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖41是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖42是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖43是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖44是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖45是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖46是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖47是表示該半導(dǎo)體元件的制造方法中的各工序的元件的剖面構(gòu)造的縱剖面圖。
圖48是本發(fā)明第10實(shí)施方式的半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖。
圖49是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖。
圖50是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖。
圖51是本發(fā)明第11實(shí)施方式的半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖52是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖53是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖54是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖55是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖56是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖57是本發(fā)明第12實(shí)施方式的半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖58是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖59是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖60是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖61是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖62是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖63是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖64是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖65是該半導(dǎo)體元件的制造方法中的各工序的元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖66是表示載流子的移動(dòng)度的面方位依賴性的曲線圖。
圖67是本發(fā)明第13實(shí)施方式的半導(dǎo)體元件的俯視圖和表示剖面構(gòu)造的縱剖面圖。
圖中10、400、430-半導(dǎo)體基板；10A-凸部；10B、470、490B、810-凸片；20-平面型MOSFET區(qū)域；30-FinFET區(qū)域；50、210、510、630、870-掩模材料；70-元件分離絕緣膜；100、220、250、350、860-柵極絕緣膜；110、120、230、270、290、310、330、360、390-柵電極材料；150-層間絕緣膜；170-金屬柵電極材料；180-全硅化柵電極；200-虛設(shè)凸片；410、480、600-埋入絕緣膜；420、490、610、750、800-半導(dǎo)體層；440、520、660-抗蝕劑掩模；530、640、770-柵電極；640-非晶硅膜；650-側(cè)壁絕緣膜；700-CMOS倒相器；710-平面型MOSFET；720-FinFET；780、840-源極區(qū)域；790、850-漏極區(qū)域。
具體實(shí)施例方式
下面，參照附圖，對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。
(1)第1實(shí)施方式圖1～圖9表示本發(fā)明第1實(shí)施方式的半導(dǎo)體元件的制造方法。另外，圖1(a)～圖9(a)表示在半導(dǎo)體基板10上的平面型(planer)MOSFET區(qū)域(即第2區(qū)域)20上，形成平面型MOSFET的情況，圖1(b)～圖9(b)示在半導(dǎo)體基板10的FinFET區(qū)域(即第1區(qū)域)30上，形成FinFET的情況。
如圖1(a)～圖9(a)所示，在半導(dǎo)體基板10上形成2nm程度的氧化硅(SiO2)膜40，然后淀積100nm程度的由例如氮化硅(SiN)膜構(gòu)成的掩模材料50。另外，作為掩模材料50，不限于氮化硅(SiN)膜，也可以使用例如氧化硅膜等其它絕緣膜。
通過(guò)實(shí)施光刻法以及RIE，在掩模材料50和氧化硅膜40上順序地進(jìn)行圖形形成。并且，通過(guò)把掩模材料50作為掩模，對(duì)半導(dǎo)體基板10進(jìn)行蝕刻，形成從半導(dǎo)體基板10的表面起的深度為200nm程度的元件分離槽60，并且在平面型MOSFET區(qū)域20上形成凸部10A，在FinFET區(qū)域30上形成凸片(fin)10B。
采用高密度等離子(High Density PlasmaHDP)CVD法在半導(dǎo)體基板10以及掩模材料50的整個(gè)表面上淀積例如由氧化硅膜構(gòu)成的元件分離絕緣膜70。通過(guò)把掩模材料50作為終止層(stopper)，采用CMP法對(duì)元件分離絕緣膜70進(jìn)行平坦化處理，露出掩模材料50的上表面。
如圖2(a)和(b)所示，通過(guò)在掩模材料50和元件分離絕緣膜70的上涂敷光刻膠，進(jìn)行曝光和顯影，形成具有在半導(dǎo)體基板10的FinFET區(qū)域30開(kāi)口的圖形的抗蝕劑掩模80，利用抗蝕劑掩模80覆蓋平面型MOSFET區(qū)域20。
通過(guò)把掩模材料50和抗蝕劑掩模80作為掩模，通過(guò)實(shí)施RIE，對(duì)形成在FinFET區(qū)域30上的元件分離絕緣膜70進(jìn)行蝕刻，使元件分離絕緣膜70的膜厚成為100nm程度。另外，也可以不實(shí)施RIE，而進(jìn)行使用氟酸(HF)的濕式蝕刻。
如圖3(a)和(b)所示，在除去了抗蝕劑掩模80后，通過(guò)進(jìn)一步在掩模材料50和元件分離絕緣膜70上涂敷光刻膠，進(jìn)行曝光和顯影，形成具有在半導(dǎo)體基板10中的平面型MOSFET區(qū)域20開(kāi)口的圖形的抗蝕劑掩模90，利用抗蝕劑掩模90覆蓋FinFET區(qū)域30。
在把抗蝕劑掩模90作為掩模，通過(guò)實(shí)施RIE除去形成在平面型MOSFET區(qū)域20上的掩模材料50之后，進(jìn)一步通過(guò)使用了氟酸(HF)的濕式蝕刻，來(lái)除去形成在平面型MOSFET區(qū)域20上的氧化硅膜40。
此時(shí)，調(diào)整加工條件，進(jìn)行蝕刻使得元件分離絕緣膜70的高度以半導(dǎo)體基板10上的平面型MOSFET區(qū)域20的凸部10A的表面為基準(zhǔn)成為70nm程度。由此，可抑制元件分離絕緣膜70的表面部分受到蝕刻的情況，從而能夠使元件分離絕緣膜70和掩模材料50的各自上表面的高度大致相同。
如圖4(a)和(b)所示，在除去了抗蝕劑掩模90后，在半導(dǎo)體基板10上的平面型MOSFET區(qū)域20的凸部10A的表面上形成1nm程度的例如由氮氧化硅(SiON)膜構(gòu)成的柵極絕緣膜100A。
與此同時(shí)，在FinFET區(qū)域30的凸片10B的相對(duì)的一組的兩個(gè)側(cè)面上，分別形成1nm程度的例如由氮氧化硅(SiON)膜構(gòu)成的柵極絕緣膜100B和100C。
如圖5(a)和(b)所示，采用CVD法等，作為第1層，淀積300nm程度的例如由多晶硅構(gòu)成的柵電極材料110。如圖6(a)和(b)所示，把平面型MOSFET區(qū)域20的元件分離絕緣膜70、和FinFET區(qū)域30的掩模材料50作為終止層，采用CMP法將柵電極材料110平坦化。在該情況下，可以在平面型MOSFET區(qū)域20和FinFET區(qū)域30的整個(gè)表面上將柵電極材料110平坦化。
如圖7(a)和(b)所示，作為第2層，采用CVD法等淀積利用由多晶硅構(gòu)成的柵電極材料120。如圖8(a)和(b)所示，通過(guò)實(shí)施光刻和RIE，在柵電極材料110和120上進(jìn)行圖形形成，從而形成柵極圖形。
另外，在這種情況下，也可以使用所謂的側(cè)壁圖形轉(zhuǎn)移工藝來(lái)形成柵極圖形。該側(cè)壁圖形轉(zhuǎn)移工藝是，首先在柵電極材料120上形成虛設(shè)(dummy)圖形，在該虛設(shè)圖形的側(cè)面形成側(cè)壁絕緣膜(側(cè)壁)，并且在除去了虛設(shè)圖形之后，通過(guò)把側(cè)壁絕緣膜作為掩模，在柵電極材料110和120上進(jìn)行圖形形成，來(lái)形成柵極圖形的方法。
然后，在由柵電極材料110和120構(gòu)成的柵電極的側(cè)面形成側(cè)壁絕緣膜(未圖示)。如圖9(a)和(b)所示，通過(guò)注入離子，在半導(dǎo)體基板10上的平面型MOSFET區(qū)域20的凸部10A的表面部分上形成源極區(qū)域130和漏極區(qū)域(未圖示)，在FinFET區(qū)域30的凸片10B上形成源極區(qū)域140和漏極區(qū)域(未圖示)。另外，關(guān)于向FinFET區(qū)域30的凸片10B的離子注入，可以使用斜向離子注入法、等離子摻雜法等。
而且，在形成了硅化物膜(未圖示)后，通過(guò)順序地形成未圖示的層間絕緣膜和接觸柱，進(jìn)行布線，從而形成混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。
根據(jù)本實(shí)施方式，能夠以簡(jiǎn)易的工序制造混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。特別是能夠在平面型MOSFET區(qū)域20和FinFET區(qū)域30的整個(gè)表面上使柵電極材料120的表面平坦化，由此可形成微細(xì)的柵極圖形。
即，如果能夠使柵電極材料120的表面平坦化，則可放寬對(duì)光刻的DOP(Depth of Focus焦點(diǎn)深度)的要求，由此可提高分辨率(能夠形成的最小線寬)，從而可形成微細(xì)的柵極圖形。
另外，如果能夠使柵電極材料120的表面平坦化，則能夠使用側(cè)壁圖形轉(zhuǎn)移工藝。根據(jù)該側(cè)壁圖形轉(zhuǎn)移工藝，能夠形成具有采用光刻不能形成的程度的微細(xì)寬度，即微細(xì)且LER(Line Edge Roughness)即凹凸小的(寬度的差別小且均勻的)柵極圖形。
另外，通過(guò)采用CMP法使元件分離絕緣膜70平坦化，使元件分離絕緣膜70和掩模材料50各自的上表面的高度大致相等(圖1)，采用CMP法使柵電極材料110平坦化(圖6)，以及把柵電極構(gòu)成2層構(gòu)造，使平面型MOSFET區(qū)域20的柵電極材料110和120在基板深度方向上的厚度、與FinFET區(qū)域30(特別是在凸片10B的兩個(gè)側(cè)面的附近)的柵電極材料110和120在基板深度方向上的厚度之差，比元件分離絕緣膜70的上表面的高度低于掩模材料50的上表面的高度且未將柵電極平坦化的情況小。
由此，在對(duì)FinFET區(qū)域30的柵電極材料110和120進(jìn)行圖形形成時(shí)，可縮短對(duì)平面型MOSFET區(qū)域20的柵極絕緣膜100A進(jìn)行過(guò)度蝕刻的時(shí)間。從而，可減少對(duì)柵極絕緣膜100A的過(guò)度蝕刻量，可提高該柵極絕緣膜100A的可靠性。
(2)第2實(shí)施方式圖10～圖12表示本發(fā)明第2實(shí)施方式的半導(dǎo)體元件的制造方法。另外，由于第1實(shí)施方式的圖1～圖9的工序與第2實(shí)施方式相同，所以省略說(shuō)明。
但是，在本實(shí)施方式的情況下，與第1實(shí)施方式的不同點(diǎn)是，由柵電極材料110和120構(gòu)成的柵電極是在之后被除去的虛設(shè)柵電極，而且同樣，柵極絕緣膜100A～100C也是在之后被除去的虛設(shè)柵極絕緣膜。
如圖10(a)和(b)所示，在使用高密度等離子CVD法淀積了例如由氧化硅膜構(gòu)成的層間絕緣膜150后，使用CMP法對(duì)該層間絕緣膜150進(jìn)行了平坦化，由此使柵電極材料120的上表面露出。
如圖11(a)和(b)所示，通過(guò)實(shí)施RIE，除去由柵電極材料110和120構(gòu)成的虛設(shè)柵電極。另外，在這種情況下，也可以不實(shí)施RIE，而實(shí)施濕式蝕刻、CDE(Chemical Dry Etching)等。
如圖12(a)和(b)所示，在除去了虛設(shè)柵極絕緣膜，即柵極絕緣膜100A～100C后，形成由高介電常數(shù)膜構(gòu)成的柵極絕緣膜160A～160C。然后，利用CVD法等，在整個(gè)表面上淀積金屬柵電極材料170，然后把層間絕緣膜150作為終止層，通過(guò)利用CMP法對(duì)金屬柵電極材料170進(jìn)行平坦化，從而形成金屬柵電極。
以下，通過(guò)進(jìn)行與第1實(shí)施方式相同的工序，來(lái)制造混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。
這樣，根據(jù)本實(shí)施方式，能夠與第1實(shí)施方式同樣地以簡(jiǎn)易的工藝制造混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。特別是能夠在平面型MOSFET區(qū)域20和FinFET區(qū)域30的整個(gè)表面上將柵電極材料120的表面平坦化，由此可形成微細(xì)的柵極圖形。
另外，能夠與第1實(shí)施方式同樣地減少對(duì)虛設(shè)柵極絕緣膜，即柵極絕緣膜100A的過(guò)度蝕刻，由此可防止對(duì)半導(dǎo)體基板10的凸部10A進(jìn)行過(guò)度蝕刻的情況。
并且，如上所述，由于能夠在平面型MOSFET區(qū)域20和FinFET區(qū)域30的整個(gè)表面上，使虛設(shè)柵電極，即柵電極材料120的表面平坦化，所以本實(shí)施方式可實(shí)施所謂的鑲嵌工藝(ダマシン)。
另外，根據(jù)本實(shí)施方式，在通過(guò)進(jìn)行高溫?zé)崽幚?，形成了源極區(qū)域130和140以及漏極區(qū)域(未圖示)后，可形成由金屬柵電極材料170構(gòu)成的金屬柵電極，由此可提高柵極絕緣膜160A～160C的耐壓、可靠性等。
并且，只要改變金屬柵電極材料170的功函數(shù)(向外側(cè)釋放電子所必要的最小能量)，即可調(diào)整柵極閾值電壓。
另外，上述的第2實(shí)施方式只是一例，本發(fā)明不限于此。例如也可以不把虛設(shè)柵電極，即柵電極材料110和120全都置換成金屬柵電極材料170，而是只把柵電極材料110和120的一部分置換成金屬柵電極材料170。具體是，也可以只把FinFET區(qū)域30的柵電極材料110和120置換成金屬柵電極材料170，而無(wú)須置換平面型MOSFET區(qū)域20的柵電極材料110和120。
(3)第3實(shí)施方式圖13表示本發(fā)明第3實(shí)施方式的半導(dǎo)體元件的制造方法。另外，由于第1實(shí)施方式的圖1～圖9的工序、第2實(shí)施方式的圖10的工序與第3實(shí)施方式相同，所以省略說(shuō)明。
如圖13(a)和(b)所示，在例如由多晶硅構(gòu)成的柵電極材料120和層間絕緣膜150的整個(gè)表面上淀積例如鎳等的硅化物材料。然后，通過(guò)熱處理工序，使柵電極材料110和120以及硅化物材料發(fā)生完全反應(yīng)，形成硅化，然后通過(guò)濕式蝕刻除去未發(fā)生反應(yīng)的硅化物，由此形成全硅化柵電極180。
之后，通過(guò)執(zhí)行與第1實(shí)施方式相同的工序，來(lái)制造成混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。
這樣，根據(jù)本實(shí)施方式，能夠與第1實(shí)施方式同樣地以簡(jiǎn)易的工藝制造混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。特別是能夠在平面型MOSFET區(qū)域20和FinFET區(qū)域30的整個(gè)表面上將柵電極材料120的表面平坦化，由此可形成微細(xì)的柵極圖形。
另外，能夠與第1實(shí)施方式同樣地減少對(duì)虛設(shè)柵極絕緣膜，即柵極絕緣膜100A的過(guò)度蝕刻，由此可提高該柵極絕緣膜100A的可靠性。
并且，如上所述，由于能夠在平面型MOSFET區(qū)域20和FinFET區(qū)域30的整個(gè)表面上，能夠使虛設(shè)柵電極，即柵電極材料120的表面平坦化，所以本實(shí)施方式可實(shí)施所謂的FUSI(全硅化)工藝。
另外，根據(jù)本實(shí)施方式，與第2實(shí)施方式同樣，在通過(guò)進(jìn)行高溫?zé)崽幚恚纬闪嗽礃O區(qū)域130和140以及漏極區(qū)域(未圖示)后，可形成由金屬柵電極材料170構(gòu)成的全硅化物柵電極180，由此可提高柵極絕緣膜100A～100C的耐壓和可靠性。
并且，與第2實(shí)施方式同樣，如果在使柵電極材料110和120硅化之前，預(yù)先對(duì)該柵電極材料110和120注入離子，則可改變?nèi)杌瘱烹姌O材料180的功函數(shù)，由此可調(diào)整柵極閾值電壓。
另外，上述的第3實(shí)施方式只是一例，本發(fā)明不限于此。例如也可以不把柵電極材料110和120全部硅化，而是只把柵電極材料110和120的一部分硅化。具體是，也可以在除去了淀積在平面型MOSFET區(qū)域20的柵電極材料120上的硅化物材料后，通過(guò)進(jìn)行硅化，只把FinFET區(qū)域30的柵電極材料110和120硅化，而無(wú)須把平面型MOSFET區(qū)域20的柵電極材料110和120硅化。
(4)第4實(shí)施方式圖14和圖15表示本發(fā)明第4實(shí)施方式的半導(dǎo)體元件的制造方法。另外，由于第1實(shí)施方式的圖1～圖4的工序與第4實(shí)施方式相同，所以省略說(shuō)明。
但是，在本實(shí)施方式的情況下，如圖14(a)和(b)所示，與第1實(shí)施方式的不同點(diǎn)是，在位于FinFET區(qū)域30周邊的元件分離區(qū)域190上形成有多個(gè)實(shí)際上不作為FinFET使用的虛設(shè)凸片200A～200C。另外，關(guān)于虛設(shè)凸片200A～200C的形狀和尺寸，除了高度以外，不需要與形成在FinFET區(qū)域30上的凸片10B相同。
在這種情況下，采用CVD法等淀積300nm程度的例如由多晶硅構(gòu)成的柵電極材料110。如圖15(a)和(b)所示，把平面型MOSFET區(qū)域20的元件分離絕緣膜70、FinFET區(qū)域30的掩模材料50、和元件分離區(qū)域190的掩模材料210A～210C作為終止層，采用CMP法使柵電極材料110平坦化。
這樣，通過(guò)作為終止層而另外設(shè)置多個(gè)虛設(shè)凸片200A～200C，可容易地進(jìn)行采用CMP法的平坦化處理。
之后，通過(guò)執(zhí)行與第1實(shí)施方式的圖7～圖9的工序相同的工序，來(lái)制造出混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。
這樣，根據(jù)本實(shí)施方式，能夠與第1實(shí)施方式同樣地以簡(jiǎn)易的工藝制造混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。特別是能夠在平面型MOSFET區(qū)域20和FinFET區(qū)域30的整個(gè)表面上將柵電極材料120的表面平坦化，由此可形成微細(xì)的柵極圖形。
另外，能夠與第1實(shí)施方式同樣地減少對(duì)柵極絕緣膜100A的過(guò)度蝕刻，由此可提高該柵極絕緣膜100A的可靠性。
(5)第5實(shí)施方式圖16～圖24表示本發(fā)明第5實(shí)施方式的半導(dǎo)體元件的制造方法。另外，由于第1實(shí)施方式的圖1和圖2的工序與第5實(shí)施方式相同，所以省略說(shuō)明。
另外，相對(duì)第1～第4實(shí)施方式的同時(shí)(即在同一工序中)形成平面型MOSFET的柵極絕緣膜和FinFET的柵極絕緣膜，而在第5～第8實(shí)施方式中，是分別(即在不同的工序中)形成平面型MOSFET的柵極絕緣膜和FinFET的柵極絕緣膜。
如圖16(a)和(b)所示，在除去了抗蝕劑80后，在FinFET區(qū)域30的凸片10B的4個(gè)側(cè)面中的相對(duì)的一組的兩個(gè)側(cè)面上，分別形成1.2nm程度的由氮氧化硅(SiON)膜構(gòu)成的柵極絕緣膜220A和220B。
如圖17(a)和(b)所示，采用CVD法等，作為第1層，淀積300nm程度的例如由多晶硅構(gòu)成的柵電極材料230。如圖18(a)和(b)所示，把平面型MOSFET區(qū)域20的掩模材料50和元件分離絕緣膜70以及FinFET區(qū)域30的掩模材料50作為終止層，采用CMP法將柵電極材料230平坦化。
如圖19(a)和(b)所示，在掩模材料50、元件分離絕緣膜70以及柵電極材料230上涂敷光刻膠，進(jìn)行曝光和顯影，由此形成具有在半導(dǎo)體基板10上的平面型MOSFET區(qū)域20開(kāi)口的圖形的抗蝕劑掩模240，并用抗蝕劑掩模240覆蓋FinFET區(qū)域30。
把抗蝕劑掩模240作為掩模，通過(guò)實(shí)施RIE除去形成在平面型MOSFET區(qū)域20上的掩模材料50，然后進(jìn)一步通過(guò)使用了氟酸(HF)的濕式蝕刻，除去形成在平面型MOSFET20上的氧化硅膜40。
如圖20(a)和(b)所示，在除去了抗蝕劑掩模240后，在半導(dǎo)體基板10上的平面型MOSFET區(qū)域20的凸部10A的表面上，形成1nm程度的例如由氮氧化硅(SiON)膜構(gòu)成的柵極絕緣膜250。另外，此時(shí)，在FinFET區(qū)域30的柵電極材料230和掩模材料50上也形成柵極絕緣膜250。
如圖21(a)和(b)所示，在元件分離絕緣膜70和柵極絕緣膜250上涂敷光刻膠，進(jìn)行曝光和顯影處理，由此形成具有在半導(dǎo)體基板10上的FinFET區(qū)域30開(kāi)口的圖形的抗蝕劑掩模260，并由抗蝕劑掩模260覆蓋平面型MOSFET區(qū)域20。把抗蝕劑掩模260作為掩模，通過(guò)使用了RIE或氟酸(HF)的濕式蝕刻，除去形成在FinFET區(qū)域30上的柵極絕緣膜250。
如圖22(a)和(b)所示，在除去了抗蝕劑掩模260后，采用CVD法等，作為第2層，淀積例如由多晶硅構(gòu)成的柵電極材料270。如圖23(a)和(b)所示，采用CMP法，在平面型MOSFET區(qū)域20和FinFET區(qū)域30的整個(gè)表面上，使柵電極材料270平坦化。
如圖24(a)和(b)所示，當(dāng)在柵電極材料270上淀積了70nm程度的掩模材料280后，通過(guò)實(shí)施光刻和RIE，在掩模材料280以及柵電極材料230和270上順序地進(jìn)行圖形形成，從而形成柵極圖形。另外，在這種情況下，也可以使用所謂的側(cè)壁圖形轉(zhuǎn)移工藝來(lái)形成柵極圖形。
之后，通過(guò)執(zhí)行與第1實(shí)施方式的圖9的工序相同的工序，來(lái)制造出混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。
這樣，根據(jù)本實(shí)施方式，能夠與第1實(shí)施方式同樣地以簡(jiǎn)易的工藝制造混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。特別是能夠在平面型MOSFET區(qū)域20和FinFET區(qū)域30的整個(gè)表面上將柵電極材料120的表面平坦化，由此可形成微細(xì)的柵極圖形。
另外，根據(jù)本實(shí)施方式，能夠分別(即在不同的工序中)形成平面型MOSFET的柵極絕緣膜250、和FinFET的柵極絕緣膜220A和220B。由此，對(duì)于各個(gè)柵極絕緣膜可使用最合適的材料、加工條件等，從而可實(shí)現(xiàn)平面型MOSFET和FinFET的高性能化。
(6)第6實(shí)施方式圖26～圖28表示本發(fā)明第6實(shí)施方式的半導(dǎo)體元件的制造方法。另外，由于第1實(shí)施方式的圖1和圖2的工序、和第5實(shí)施方式的圖16～圖20的工序與第6實(shí)施方式相同，所以省略說(shuō)明。
如圖25(a)和(b)所示，在半導(dǎo)體基板10上的平面型MOSFET區(qū)域20的柵極絕緣膜250、和元件分離絕緣膜70上，作為第2層，淀積例如由多晶硅構(gòu)成的柵電極材料290。
另外，此時(shí)，在FinFET區(qū)域30的柵極絕緣膜250上也淀積柵電極材料290。即，在本實(shí)施方式的情況下，在FinFET區(qū)域30的柵電極材料230和掩模材料50上，形成用于形成平面型MOSFET的柵極絕緣膜250和柵電極材料290。
如圖26(a)和(b)所示，在柵電極材料290上涂敷光刻膠，并通過(guò)進(jìn)行曝光和顯影，形成具有在半導(dǎo)體基板10上的FinFET區(qū)域30開(kāi)口的圖形的抗蝕劑掩模300，并且用抗蝕劑掩模300覆蓋平面型MOSFET區(qū)域20。把抗蝕劑掩模300作為掩模，通過(guò)實(shí)施RIE，除去形成在FinFET區(qū)域30上的柵極絕緣膜250和柵電極材料290。另外，關(guān)于柵極絕緣膜250的除去，也可以不實(shí)施RIE，而通過(guò)使用了氟酸(HF)的濕式蝕刻進(jìn)行。
如圖27(a)和(b)所示，通過(guò)使用過(guò)氧化氫水和硫酸的混合液(SH)處理，來(lái)除去抗蝕劑掩模300，此時(shí)，在平面型MOSFET區(qū)域20的柵電極材料290、和FinFET區(qū)域30的柵電極材料230的上表面形成未圖示的由薄氧化膜構(gòu)成的絕緣膜。通過(guò)使用氟酸(HF)對(duì)平面型MOSFET區(qū)域20的柵電極材料290、和FinFET區(qū)域30的柵電極材料230的上表面進(jìn)行處理，來(lái)除去該絕緣膜。
然后，采用CVD法等，作為第3層，在整個(gè)表面上淀積70nm程度的例如由多晶硅構(gòu)成的柵電極材料310，并且根據(jù)需要，采用CMP法對(duì)該柵電極材料310實(shí)施平坦化處理。
如圖28(a)和(b)所示，在柵電極材料319上淀積了70nm程度的掩模材料320之后，通過(guò)實(shí)施光刻和RIE，對(duì)掩模材料320、柵電極材料230、290以及310順序地進(jìn)行圖形形成，來(lái)形成柵極圖形。另外，在這種情況下，也可以使用所謂的側(cè)壁圖形轉(zhuǎn)移工藝來(lái)形成柵極圖形。
之后，通過(guò)執(zhí)行與第1實(shí)施方式的圖9的工序相同的工序，來(lái)制造出混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。
這樣，根據(jù)本實(shí)施方式，能夠與第1實(shí)施方式同樣地以簡(jiǎn)易的工藝制造混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。特別是能夠在平面型MOSFET區(qū)域20和FinFET區(qū)域30的整個(gè)表面上將柵電極材料120的表面平坦化，由此可形成微細(xì)的柵極圖形。
另外，與第5實(shí)施方式同樣，能夠分別(即在不同的工序中)形成平面型MOSFET的柵極絕緣膜250、和FinFET的柵極絕緣膜220A和220B。由此，對(duì)各個(gè)柵極絕緣膜能夠使用最適合的材料、加工條件等，從而能夠?qū)崿F(xiàn)平面型MOSFET和FinFET的高性能化。
并且，根據(jù)本實(shí)施方式，在除去抗蝕劑掩模300時(shí)，能夠在淀積柵電極材料310之前除去形成在平面型MOSFER區(qū)域20的柵電極材料290、和FinFET區(qū)域30的柵電極材料230的上表面的絕緣膜。
由此，在平面型MOSFET區(qū)域20中的柵電極材料290和310之間、以及FinFET區(qū)域30中的柵電極材料230和310之間不會(huì)形成界面絕緣膜。
因此，能夠使被摻雜在柵電極材料310內(nèi)的雜質(zhì)充分?jǐn)U散到下層的柵電極材料230和290中，而且在對(duì)柵電極材料230、290以及310進(jìn)行蝕刻時(shí)，可防止因界面絕緣膜而使得蝕刻停止的現(xiàn)象，并且，例如在FUSI工藝中，在使柵電極材料230、290以及310全部硅化時(shí)，能夠防止因界面絕緣膜而造成的硅化反應(yīng)停止的現(xiàn)象。
(7)第7實(shí)施方式圖29～圖34表示本發(fā)明第7實(shí)施方式的半導(dǎo)體元件的制造方法。另外，由于第1實(shí)施方式的圖1和圖2的工序、和第5實(shí)施方式的圖16～圖18的工序與第7實(shí)施方式相同，所以省略說(shuō)明。
如圖29(a)和(b)所示，在使用CMP法對(duì)柵電極材料230實(shí)施平坦化處理時(shí)，在FinFET區(qū)域30的柵電極材料230的上表面形成未圖示的由薄氧化膜構(gòu)成絕緣膜。通過(guò)使用氟酸(HF)對(duì)FinFET區(qū)域30的柵電極材料230的上表面進(jìn)行處理，來(lái)除去該絕緣膜。
在半導(dǎo)體基板10上的FinFET區(qū)域30的柵電極材料230和掩模材料50上，作為第2層，淀積70nm程度的例如由多晶硅構(gòu)成的柵電極材料330。另外，此時(shí)，在平面型MOSFET區(qū)域20的掩模材料50和元件分離絕緣膜70上也淀積柵電極材料330。
如圖30(a)和(b)所示，在柵電極材料330上涂敷光刻膠，并且通過(guò)進(jìn)行曝光和顯影，形成具有在半導(dǎo)體基板10的平面型MOSFET區(qū)域20開(kāi)口的圖形的抗蝕劑掩模340，并用抗蝕劑掩模340覆蓋FinFET區(qū)域30。把抗蝕劑掩模340作為掩模，通過(guò)實(shí)施RIE，來(lái)除去淀積在平面型MOSFET區(qū)域20上的柵電極材料330。
如圖31(a)和(b)所示，在除去了抗蝕劑掩模340后，使用把磷酸加熱后的熱磷酸除去形成在平面型MOSFET區(qū)域20上的掩模材料50，然后，進(jìn)一步通過(guò)使用了氟酸(HF)的濕式蝕刻，除去形成在平面型MOSFET區(qū)域20上的氧化硅膜40。
接下來(lái)，在半導(dǎo)體基板10上的平面型MOSFET區(qū)域20的凸部10A的表面上，形成1nm程度的例如由鉿硅氮氧化物(HfSiON)膜構(gòu)成的柵極絕緣膜350。另外，此時(shí)在FinFET區(qū)域30的柵電極材料330上也形成柵極絕緣膜350。
如圖32(a)和(b)所示，在半導(dǎo)體基板10上的平面型MOSFET區(qū)域20的柵極絕緣膜350和元件分離絕緣膜70上，作為第3層，淀積利用由多晶硅構(gòu)成的柵電極材料360。
另外，此時(shí)在FinFET區(qū)域30的柵極絕緣膜350上也淀積柵電極材料360。即，在本實(shí)施方式的情況下，在FinFET區(qū)域30的柵電極材料330上，形成有用于形成平面型MOSFET的柵極絕緣膜350和柵電極材料360。
如圖33(a)和(b)所示，在柵電極材料360上涂敷光刻膠，并且通過(guò)進(jìn)行曝光和顯影，形成具有在半導(dǎo)體基板10的FinFET區(qū)域30開(kāi)口的圖形的抗蝕劑掩模370，并用抗蝕劑掩模370覆蓋平面型MOSFET區(qū)域20。把抗蝕劑掩模370作為掩模，通過(guò)實(shí)施RIE，來(lái)除去形成在FinFET區(qū)域30上的柵極絕緣膜350和柵電極材料360。另外，關(guān)于柵極絕緣膜350的除去，也可以不實(shí)施RIE，而采用使用了氟酸(HF)的濕式蝕刻來(lái)進(jìn)行。
如圖34(a)和(b)所示，在除去了抗蝕劑掩模370后，根據(jù)需要，采用CMP法對(duì)柵電極材料360實(shí)施平坦化處理(未圖示)。在柵電極材料360上淀積了70nm程度的掩模材料380后，通過(guò)實(shí)施光刻和RIE，對(duì)掩模材料380、柵電極材料230、330以及360順序地進(jìn)行圖形形成，由此來(lái)形成柵極圖形。另外，在這種情況下，也可以使用所謂的側(cè)壁圖形轉(zhuǎn)移工藝來(lái)形成柵極圖形。
之后，通過(guò)執(zhí)行與第1實(shí)施方式的圖9的工序相同的工序，來(lái)制造出混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。
這樣，根據(jù)本實(shí)施方式，能夠與第1實(shí)施方式同樣地以簡(jiǎn)易的工藝制造混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。特別是能夠在平面型MOSFET區(qū)域20和FinFET區(qū)域30的整個(gè)表面上，使柵電極材料330和360的表面平坦化，由此可形成微細(xì)的柵極圖形。
另外，與第5實(shí)施方式同樣，能夠分別(即在不同的工序中)形成平面型MOSFET的柵極絕緣膜350、和FinFET的柵極絕緣膜220A和220B。由此，對(duì)各個(gè)柵極絕緣膜能夠使用最適合的材料、加工條件等，從而能夠?qū)崿F(xiàn)平面型MOSFET和FinFET的高性能化。
并且，根據(jù)本實(shí)施方式，在采用CMP法使柵電極材料230平坦化時(shí)，在淀積柵電極材料330之前除去形成在FinFET區(qū)域30的柵電極材料230上表面的絕緣膜。由此，在FinFET區(qū)域30上的柵電極材料230和330之間不會(huì)形成界面絕緣膜。
因此，與第6實(shí)施方式同樣地，能夠使被摻雜在柵電極材料330內(nèi)的雜質(zhì)充分?jǐn)U散到下層的柵電極材料230中，而且在對(duì)柵電極材料230、330進(jìn)行蝕刻時(shí)，可防止因界面絕緣膜而使得蝕刻停止的現(xiàn)象，并且，例如在FUSI工藝中，在使柵電極材料230及330全部硅化時(shí)，能夠防止因界面絕緣膜而造成的硅化反應(yīng)停止的現(xiàn)象。
并且，根據(jù)本實(shí)施方式，在除去形成在平面型MOSFET區(qū)域20上的掩模材料50時(shí)(圖31(a)和(b))，由于在FinFET區(qū)域30上未形成抗蝕劑膜340，所以可使用熱磷酸，由此，可容易地只除去掩模材料50而不除去下層的氧化硅膜40。
(8)第8實(shí)施方式圖35～圖36表示本發(fā)明第8實(shí)施方式的半導(dǎo)體元件的制造方法。另外，由于第1實(shí)施方式的圖1和圖2的工序、和第5實(shí)施方式的圖16～圖18的工序與第8實(shí)施方式相同，所以省略說(shuō)明。
如圖35(a)和(b)所示，在使用CMP法對(duì)柵電極材料230實(shí)施平坦化處理時(shí)，在FinFET區(qū)域30的柵電極材料230的上表面形成未圖示的由薄氧化膜構(gòu)成的絕緣膜。通過(guò)使用氟酸(HF)對(duì)FinFET區(qū)域30的柵電極材料230的上表面進(jìn)行處理，來(lái)除去該絕緣膜。
利用選擇淀積技術(shù)或選擇外延生長(zhǎng)技術(shù)，只在半導(dǎo)體基板10上的FinFET區(qū)域30的柵電極材料230和掩模材料50上作為第2層而淀積70nm程度的例如由多晶硅構(gòu)成的柵電極材料390。此時(shí)，在平面型MOSFET區(qū)域20的掩模材料50和元件分離絕緣膜70上未淀積柵電極材料390。另外，通過(guò)使凸片10B的寬度減細(xì)，或者使利用選擇外延生長(zhǎng)技術(shù)形成的膜也向橫方向生長(zhǎng)，使柵電極390從左右方向生長(zhǎng)，在掩模材料50上相連接。
如圖36(a)和(b)所示，使用被加熱的熱磷酸除去形成在平面型MOSFET區(qū)域20上的掩模材料50。
之后，通過(guò)進(jìn)行與第7實(shí)施方式圖31～圖34的工序以及第1實(shí)施方式的圖9的工序相同的工序，來(lái)制造成混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。
這樣，根據(jù)本實(shí)施方式，能夠與第1實(shí)施方式同樣地以簡(jiǎn)易的工藝制造混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。特別是能夠在平面型MOSFET區(qū)域20和FinFET區(qū)域30的整個(gè)表面上，使柵電極材料360和390的表面平坦化，由此可形成微細(xì)的柵極圖形。
另外，與第5實(shí)施方式同樣，能夠在不同的工序中形成平面型MOSFET的柵極絕緣膜350、和FinFET的柵極絕緣膜220A和220B。由此，對(duì)各個(gè)柵極絕緣膜能夠使用最適合的材料、加工條件等，從而能夠?qū)崿F(xiàn)平面型MOSFET和FinFET的高性能化。
并且，根據(jù)本實(shí)施方式，在采用CMP法使柵電極材料230平坦化時(shí)，在淀積柵電極材料390之前除去形成在FinFET區(qū)域30的柵電極材料230上表面的絕緣膜。由此，在FinFET區(qū)域30上的柵電極材料230和390之間不會(huì)形成界面絕緣膜。
因此，與第6實(shí)施方式同樣地，能夠使被摻雜在柵電極材料390內(nèi)的雜質(zhì)充分?jǐn)U散到下層的柵電極材料230中，而且在對(duì)柵電極材料230、390進(jìn)行蝕刻時(shí)，可防止因界面絕緣膜而使得蝕刻停止的現(xiàn)象，并且，例如在FUSI工藝中，在使柵電極材料230及390全部硅化時(shí)，能夠防止因界面絕緣膜而造成的硅化反應(yīng)停止的現(xiàn)象。
并且，與第7本實(shí)施方式同樣，在除去形成在平面型MOSFET區(qū)域20上的掩模材料50時(shí)(圖36(a)和(b))，由于在FinFET區(qū)域30上未形成抗蝕劑膜340，所以可使用熱磷酸，由此，可容易地只除去掩模材料50而不除去下層的氧化硅膜40。
另外，上述的第5～第8實(shí)施方式只是一例，本發(fā)明不限于此。例如，也可以像第2實(shí)施方式那樣，通過(guò)實(shí)施鑲嵌工藝，把形成在柵極圖形上的柵電極材料置換成金屬柵電極材料，而且，也可以像第3實(shí)施方式那樣，通過(guò)進(jìn)行FUSI工藝，把形成在柵極圖形上的柵電極材料硅化。
(9)第9實(shí)施方式圖37～圖47表示本發(fā)明第9實(shí)施方式的半導(dǎo)體元件的制造方法。在本實(shí)施方式的情況下，首先準(zhǔn)備好在半導(dǎo)體基板上疊層了埋入絕緣層和半導(dǎo)體層的SOI(Silicon on Insulator)基板，并且在該SOI基板上形成平面型MOSFET和FinFET。這里，在SOI基板上實(shí)施與第8實(shí)施方式相同的工序。
如圖37(a)和(b)所示，首先準(zhǔn)備好在半導(dǎo)體基板400上疊層了埋入絕緣層410和半導(dǎo)體層420的SOI基板。在半導(dǎo)體層420上形成了2nm程度的氧化硅膜(SiO2)膜40，然后淀積100nm程度的例如由氮化硅(SiN)膜構(gòu)成的掩模材料50。
通過(guò)實(shí)施光刻和RIE，在掩模材料50和氧化硅膜40上順序地進(jìn)行圖形形成。并且，通過(guò)把掩模材料50作為掩模對(duì)半導(dǎo)體層420進(jìn)行蝕刻，使埋入絕緣膜410的上表面露出。
使用高密度等離子CVD法，在埋入絕緣膜410和掩模材料50的整個(gè)表面上淀積例如由氧化硅膜構(gòu)成的元件分離絕緣膜70。通過(guò)把掩模材料50作為終止層，利用CMP法使元件分離絕緣膜70平坦化，從而使掩模材料50的上表面露出。
如圖38(a)和(b)所示，在掩模材料50和元件分離絕緣膜70上涂敷光刻膠，通過(guò)進(jìn)行曝光和顯影，形成具有在半導(dǎo)體基板10上的FinFET區(qū)域30開(kāi)口的圖形的抗蝕劑掩模80，并用抗蝕劑掩模80覆蓋平面型MOSFET區(qū)域20。
通過(guò)把掩模材料50和抗蝕劑掩模80作為掩模，實(shí)施RIE，對(duì)形成在FinFET區(qū)域30上的元件分離絕緣膜70進(jìn)行蝕刻，使FinFET30的埋入絕緣膜410的上表面露出。
之后，通過(guò)進(jìn)行與第5實(shí)施方式的圖16～圖18的工序、第8實(shí)施方式的圖35和圖36的工序、第7實(shí)施方式的圖31～圖34的工序相同的工序、即圖39～圖47的工序，以及與第1實(shí)施方式的圖9的工序相同的工序，制造成混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件。
這樣，根據(jù)本實(shí)施方式，可獲得與上述的第8實(shí)施方式相同的效果。
另外，上述的第9實(shí)施方式只是一例，本發(fā)明不限于此。例如，也可以在SOI基板上不實(shí)施與第8實(shí)施方式相同的工序，而在SOI基板上實(shí)施與第1～第7實(shí)施方式中的任意一實(shí)施方式相同的工序。
(10)第10實(shí)施方式在第1～第9實(shí)施方式中，對(duì)在制造混合配置了平面型MOSFET和FinFET的半導(dǎo)體元件時(shí)的微細(xì)柵極圖形的形成方法進(jìn)行了說(shuō)明，在第10實(shí)施方式中，對(duì)FinFET中的微細(xì)凸片的形成方法進(jìn)行說(shuō)明。
圖48～圖50表示本發(fā)明第10實(shí)施方式的FinFET的凸片形成方法。另外，圖48～圖50表示在從上方觀察各個(gè)工序中的元件時(shí)的俯視圖。
如圖48所示，在表面的面方位(即結(jié)晶方向)為(110)的半導(dǎo)體基板430上涂敷抗蝕劑，采用電子束繪圖技術(shù)，通過(guò)進(jìn)行電子束的照射和顯影，形成由抗蝕劑440A和440B構(gòu)成的抗蝕劑掩模440。另外，(110)用于利用3維矢量來(lái)表示表面的面方位。
該抗蝕劑掩模440，使具有比凸片形成區(qū)域450的寬度R10寬的寬度的抗蝕膜440A和440B，以覆蓋凸片形成區(qū)域450的方式，沿著圖中箭頭a10所示的<112>的方向(之后形成的凸片的長(zhǎng)度方向)形成，并且具有在與<112>的方向正交的方向上形成為相互錯(cuò)開(kāi)的圖形。另外，<112>表示3維矢量。
如圖49所示，把抗蝕劑掩模440作為掩模，通過(guò)實(shí)施使用了例如TMAH(四甲基·銨·氫氧化物)的濕式蝕刻，對(duì)半導(dǎo)體基板430進(jìn)行蝕刻。
該使用了TMAH的濕式蝕刻具有根據(jù)不同的面方位其蝕刻速度不同的面方位依賴性。例如，對(duì)于面方位為(111)的(111)面P10的蝕刻速度慢。
因此，在這種情況下，在向半導(dǎo)體基板430的深度方向進(jìn)行蝕刻，在半導(dǎo)體基板10上形成凸部460的同時(shí)，對(duì)位于抗蝕劑掩模440的下側(cè)的凸部460中的除了凸片形成區(qū)域450以外的區(qū)域，進(jìn)行向圖中箭頭a20和a30所示的方向的蝕刻。由此，如圖50所示，在半導(dǎo)體基板10上形成了具有面方位為(111)的側(cè)面P10的微細(xì)的凸片470。
這樣，根據(jù)本實(shí)施方式，能夠以采用光刻法不能形成的程度的窄小寬度，即微細(xì)尺寸形成LER，即凹凸小(寬度的差異小、且均勻的)的凸片470，而且，能夠把凸片470形成為矩形形狀，而不是梯形形狀。
(11)第11實(shí)施方式圖51～圖56表示本發(fā)明的第11實(shí)施方式的FinFET的制造方法。在本實(shí)施方式中，對(duì)使用第10實(shí)施方式的凸片形成方法來(lái)制造具有多個(gè)凸片的FinFET的方法進(jìn)行說(shuō)明。
另外，圖51(a)～圖56(a)表示從上方觀察各個(gè)工序中的元件時(shí)的俯視圖，圖51(b)～圖56(b)表示把各個(gè)工序中的元件沿著圖51(a)所示的A-A線切斷時(shí)的縱剖面圖。
如圖51(a)和(b)所示，準(zhǔn)備好在半導(dǎo)體基板(未圖示)上疊層埋入絕緣膜480和半導(dǎo)體層490，表面的面方位為(110)的SOI基板500，采用CVD法等，在半導(dǎo)體層490上淀積70nm程度的例如由氮化硅(SiN)膜構(gòu)成的掩模材料510。
在該掩模材料510上涂敷抗蝕劑，通過(guò)采用電子束繪圖技術(shù)進(jìn)行照射和顯影，形成抗蝕劑掩模520。該抗蝕劑掩模520在凸片形成區(qū)域上，與第10實(shí)施方式同樣，具有形成為具有比凸片寬度寬的寬度的抗蝕膜520B和520C相互錯(cuò)開(kāi)，并且在源/漏極形成區(qū)域上形成了抗蝕膜520A和520D的圖形。
如圖52(a)和(b)所示，在把抗蝕劑掩模520作為掩模，通過(guò)實(shí)施RIE，對(duì)掩模材料510進(jìn)行了蝕刻后，如圖53(a)和(b)所示，通過(guò)除去抗蝕劑掩模520，形成由掩模材料510構(gòu)成的硬掩模。
如圖54(a)和(b)所示，與第10實(shí)施方式同樣地，把掩模材料510作為掩模，通過(guò)實(shí)施使用了例如TMAH(四甲基·銨·氫氧化物)的具有面方位依賴性的濕式蝕刻，對(duì)半導(dǎo)體層490實(shí)施蝕刻，形成側(cè)面的面方位為(111)的凸片490。
即，如圖54(c)所示，通過(guò)對(duì)位于掩模材料510B和510C下側(cè)的半導(dǎo)體層490中的除了凸片形成區(qū)域以外的區(qū)域進(jìn)行蝕刻，形成側(cè)面的凹凸小的凸片490B。另外，在這種情況下，將加工條件調(diào)整為，使掩模材料510B和510C相重疊的部分的寬度R20與凸片490B的寬度相等。然后，如圖55(a)和(b)所示，除去掩模材料510。
如圖56(a)和(b)所示，在凸片490B的側(cè)面和上表面形成了例如由鉿硅氮氧化物(HfSiON)膜構(gòu)成的柵極絕緣膜(未圖示)之后，形成柵電極530。
在通過(guò)離子注入。在半導(dǎo)體層490A和490C上形成了源極區(qū)域560和漏極區(qū)域570之后，在柵電極530的側(cè)面上形成側(cè)壁絕緣膜(未圖示)。在柵電極530、源極區(qū)域560和漏極區(qū)域570的表面部分上形成氧化硅膜(未圖示)。另外，關(guān)于離子注入，可以使用斜向離子注入法、等離子摻雜法等。另外，也可以將柵電極530全部硅化。
之后，通過(guò)順序地形成層間絕緣膜580和接觸柱590，并進(jìn)行布線，制造成FinFET。
這樣，根據(jù)本實(shí)施方式，能夠以采用光刻法不能形成的程度的窄小寬度，即微細(xì)尺寸形成LER，即凹凸小(寬度的差異小、且均勻的)的凸片490B，而且，能夠把凸片490B形成為矩形形狀，而不是梯形形狀。并且，根據(jù)本實(shí)施方式，可減小柵極閾值電壓的偏差。
(12)第12實(shí)施方式圖57～圖65表示本發(fā)明的第12實(shí)施方式的FinFET的制造方法。在本實(shí)施方式中，不是像第11實(shí)施方式那樣，使用電子束繪圖技術(shù)來(lái)形成掩模圖形，而是使用上述的側(cè)壁圖形轉(zhuǎn)移工藝形成掩模圖形，然后與第11實(shí)施方式同樣地，通過(guò)使用具有面方位依賴性的濕式蝕刻來(lái)形成凸片，由此來(lái)制造具有多個(gè)凸片的FinFET。
另外，圖57(a)～圖65(a)表示從上方觀察各個(gè)工序中的元件時(shí)的俯視圖，圖57(b)～圖65(b)表示把各個(gè)工序中的元件沿著圖58(a)所示的A-A線切斷時(shí)的縱剖面圖。
如圖57(a)和(b)所示，準(zhǔn)備好在半導(dǎo)體基板(未圖示)上疊層了埋入絕緣膜600和半導(dǎo)體層610，且表面的面方位為(110)的SOI基板620，采用CVD法等，在半導(dǎo)體層610上淀積70nm程度的例如由氮化硅(SiN)膜構(gòu)成的掩模材料630。
如圖58(a)和(b)所示，在掩模材料630上淀積100nm程度的非結(jié)晶硅膜，通過(guò)實(shí)施光刻和RIE對(duì)非結(jié)晶硅膜進(jìn)行圖形形成，形成之后要除去的虛設(shè)非結(jié)晶硅膜640。
在采用CVD法淀積了20nm程度的例如由TEOS(Tetraethoxysilane)膜構(gòu)成的絕緣膜之后，通過(guò)實(shí)施RIE，在非結(jié)晶硅膜640的側(cè)面上形成側(cè)壁絕緣膜650。
在這種情況下，如圖58(c)所示，在非結(jié)晶硅膜640的側(cè)面上，形成有2～4nm程度的LER即凹凸，由此，在側(cè)壁絕緣膜650的側(cè)面上也形成了與形成在非結(jié)晶硅膜640的側(cè)面上的凹凸對(duì)應(yīng)的凹凸。
如圖59(a)和(b)所示，通過(guò)實(shí)施濕式蝕刻或RIE，除去非結(jié)晶硅膜640。另外，在這種情況下，如圖59(c)所示，在側(cè)壁絕緣膜650的側(cè)面上形成了與形成在非結(jié)晶硅膜640的側(cè)面上的凹凸對(duì)應(yīng)的凹凸。
如圖60(a)和(b)所示，在掩模材料630上涂敷光刻膠，通過(guò)進(jìn)行曝光和顯影，在源/漏極形成區(qū)域上形成由抗蝕膜660A和660B構(gòu)成的抗蝕劑掩模660。
如圖61(a)和(b)所示，在把側(cè)壁絕緣膜650和抗蝕劑掩模660作為掩模，通過(guò)實(shí)施RIE對(duì)掩模材料630進(jìn)行了蝕刻后，如圖62(a)和(b)所示，通過(guò)實(shí)施灰分(ash)處理和濕式蝕刻，除去側(cè)壁絕緣膜650和抗蝕劑掩模660，從而形成由掩模材料630A～630C構(gòu)成的硬掩模。另外，在這種情況下，如圖62(c)所示，在掩模材料630的側(cè)面上形成了與形成在側(cè)壁絕緣膜650的側(cè)面上的凹凸對(duì)應(yīng)的凹凸。
如圖63(a)和(b)所示，與第10實(shí)施方式同樣地把掩模材料630作為掩模，通過(guò)實(shí)施使用了例如TMAH(四甲基·甲基·鉿·氫氧化物)的具有面方位依賴性的濕式蝕刻，對(duì)半導(dǎo)體層610進(jìn)行蝕刻，從而在掩模材料630B的下側(cè)形成其側(cè)面的面方位為(111)的凸片610B。
即，如圖63(c)和(d)所示，通過(guò)對(duì)位于掩模材料630B下側(cè)的半導(dǎo)體層610上的除了凸片形成區(qū)域以外的區(qū)域進(jìn)行蝕刻，從而形成側(cè)面的凹凸小的凸片610。另外，在這種情況下，調(diào)整加工條件，使掩模材料630B的寬度(即側(cè)壁絕緣膜650的淀積厚度)與凸片610的寬度R30和凹凸的寬度R40之和的長(zhǎng)度相等。另外，也可以測(cè)定非結(jié)晶硅膜640的凹凸的寬度，根據(jù)該測(cè)定結(jié)果來(lái)決定側(cè)壁絕緣膜650的淀積厚度。
如圖64(a)和(b)所示，在凸片610B的側(cè)面形成了例如由鉿硅氮氧化物(HfSiON)膜構(gòu)成的柵極絕緣膜(未圖示)之后，形成柵電極640。然后，與第11實(shí)施方式同樣地，順序形成未圖示的源極區(qū)域和漏極區(qū)域、側(cè)壁絕緣膜、和氧化硅膜。如圖65(a)和(b)所示，通過(guò)順序形成層間絕緣膜650和接觸柱660，并進(jìn)行布線，制造成FinFET。
這樣，根據(jù)本實(shí)施方式，與第11實(shí)施方式同樣，能夠以采用光刻法不能形成的程度的窄小寬度，即微細(xì)尺寸形成LER即凹凸小(寬度的差異小、且均勻的)的凸片610B，而且，能夠把凸片610B形成為矩形形狀，而不是梯形形狀。并且可進(jìn)一步減小柵極閾值電壓的差異。
另外，根據(jù)本實(shí)施方式，通過(guò)使用側(cè)壁圖形轉(zhuǎn)移工藝，而不使用電子束繪圖技術(shù)，來(lái)形成掩模圖形，從而可在短時(shí)間內(nèi)形成凸片610B，而且可正確地控制凸片610B的寬度。
(13)第13實(shí)施方式圖66表示載流子的移動(dòng)度的面方位依賴性。在溝道區(qū)域中起傳導(dǎo)作用的載流子的移動(dòng)度(衡量粒子運(yùn)動(dòng)的容易度的指標(biāo))具有根據(jù)形成溝道區(qū)域的表面的面方位而不同的面方位依賴性。
在圖66(a)和(b)中，圖66(a)表示電子的移動(dòng)度的面方位依賴性，圖66(b)表示空穴的移動(dòng)度的面方位依賴性。以下，例如把形成溝道區(qū)域的表面的面方位為(100)的面作為(100)面。另外橫軸表示電場(chǎng)強(qiáng)度。
如圖66(a)所示，電子的移動(dòng)度在形成溝道區(qū)域的表面為(100)面的情況下最高，其次是按照(111)、(110)面的順序依次降低。另一方面，如圖66(b)所示，空穴的移動(dòng)度在形成溝道區(qū)域的表面為(110)面的情況下最高，其次是按照(111)面、(100)面的順序依次降低。
因此，在制造由PMOSFET和NMOSFET構(gòu)成的CMOS倒相器時(shí)，只要準(zhǔn)備好上表面為(110)面的SOI基板，并利用在(110)面上形成溝道區(qū)域的平面型MOSFET來(lái)形成PMOSFET，利用在(111)面上形成溝道區(qū)域的FinFET形成NMOSFET，即可提高PMOSFET的空穴移動(dòng)度。
這里，圖67表示通過(guò)實(shí)施與第9實(shí)施方式相同的工序而形成的CMOS倒相器700的結(jié)構(gòu)，該CMOS倒相器700由PMOSFET的平面型MOSFET710、和NMOSFET的FinFET720構(gòu)成。
另外，圖67(a)表示從上方觀察CMOS倒相器700時(shí)的俯視圖，圖67(b)表示把平面型MOSFET710沿著A-A線切斷時(shí)的縱剖面圖，圖67(c)表示把FinFET720沿著A-A線切斷時(shí)的縱剖面圖。
平面型MOSFET710在半導(dǎo)體基板730的表面上形成埋入絕緣膜740，并且在該埋入絕緣膜740上形成半導(dǎo)體層750。在半導(dǎo)體層750的中央附近，隔著柵極絕緣膜760形成柵電極770。
在位于柵電極770的下方位置，且在半導(dǎo)體層750的表面附近形成溝道區(qū)域750A，在該溝道區(qū)域750A的兩側(cè)形成源極區(qū)域780和漏極區(qū)域790。
FinNFET720在半導(dǎo)體基板730的表面上形成埋入絕緣膜740，在該埋入絕緣膜740上形成具有多個(gè)凸片810的半導(dǎo)體層800。
另外，關(guān)于FinFET720的凸片810，可通過(guò)實(shí)施與第11和第12實(shí)施方式的任意一個(gè)實(shí)施方式同樣的工序來(lái)形成。
即，可以如第11實(shí)施方式那樣，在使用電子束繪圖技術(shù)形成了掩模圖形之后，通過(guò)進(jìn)行具有面方位依賴性的濕式蝕刻來(lái)形成凸片810，另外也可以如第12實(shí)施方式那樣，在使用側(cè)壁圖形轉(zhuǎn)移工藝形成了掩模圖形之后，通過(guò)進(jìn)行具有面方位依賴性的濕式蝕刻來(lái)形成凸片810。
在半導(dǎo)體層800具有的凸片810的中央部附近相對(duì)的一組的兩個(gè)側(cè)面附近，形成溝道區(qū)域810A和810B，在半導(dǎo)體層800和凸片810內(nèi)，在溝道區(qū)域810A和810B的兩側(cè)形成源極區(qū)域840和漏極區(qū)域850。
在凸片810上的溝道區(qū)域810A和810B附近的兩個(gè)側(cè)面形成柵極絕緣膜860A和860B，并且在該凸片810的上表面形成掩模材料870。
在凸片810的兩個(gè)側(cè)面和上表面，隔著柵極絕緣膜860A、860B以及掩模材料870，形成跨在該凸片810上的コ字狀柵電極770。另外，該柵電極770由平面型MOSFET710和FinFET720共有。
另外，F(xiàn)inFET720具有縱型雙柵極構(gòu)造，與平面型MOSFET710相比，具有驅(qū)動(dòng)能力高的性質(zhì)。因此，在本實(shí)施方式中，在制造CMOS倒相器700時(shí)，利用在空穴的移動(dòng)度最高的(110)面上形成了溝道區(qū)域750A的平面型MOSFET710來(lái)形成PMOSFET，同時(shí)利用在電子的移動(dòng)度最高的(111)面上形成了溝道區(qū)域810A、810B的FinFET720來(lái)形成NMOSFET。
這樣，與在表面為(100)的半導(dǎo)體基板上形成平面型PMOSFET和NMOSFET的情況相比，可提高PMOSFET的移動(dòng)度。
另外，根據(jù)本實(shí)施方式，與第11實(shí)施方式同樣，能夠以采用光刻法不能形成的程度的窄小寬度，即微細(xì)尺寸形成LER即凹凸小(寬度的差異小、且均勻的)的凸片810，而且，能夠把凸片810形成為矩形形狀，而不是梯形形狀。并且可進(jìn)一步減小柵極閾值電壓的差異。
另外，上述的第13實(shí)施方式只是一例，本發(fā)明不限于此。例如也可以不實(shí)施與第9實(shí)施方式同樣的工序，而通過(guò)實(shí)施與第1～第8實(shí)施方式中的任意一實(shí)施方式同樣的工序來(lái)制造CMOS倒相器。
權(quán)利要求
1.一種半導(dǎo)體元件的制造方法，其特征在于，包括以下步驟在半導(dǎo)體基板上淀積掩模材料；通過(guò)對(duì)上述掩模材料進(jìn)行圖形形成，進(jìn)一步對(duì)上述半導(dǎo)體基板的表面部分進(jìn)行蝕刻而形成槽，從而在第1區(qū)域上形成第1凸部并且在第2區(qū)域上形成具有比上述第1凸部寬的寬度的第2凸部；利用元件分離絕緣膜填埋上述槽；通過(guò)對(duì)形成在上述第1區(qū)域上的上述元件分離絕緣膜進(jìn)行蝕刻，除去其規(guī)定量；通過(guò)對(duì)形成在上述第2區(qū)域上的上述掩模材料進(jìn)行蝕刻，將其除去；在上述第1凸部中的相對(duì)的1組的兩個(gè)側(cè)面上形成第1柵極絕緣膜，并且在上述第2凸部的上表面形成第2柵極絕緣膜；在上述元件分離絕緣膜、上述掩模材料以及上述第2柵極絕緣膜上淀積第1柵電極材料；把形成在上述第1區(qū)域上的上述掩模材料、和形成在上述第2區(qū)域上的上述元件分離絕緣膜作為終止層，將上述第1柵電極材料平坦化；在上述掩模材料、上述第1柵電極材料以及上述元件分離絕緣膜上淀積第2柵電極材料；通過(guò)對(duì)上述第1以及第2柵電極材料進(jìn)行圖形形成，在上述第1區(qū)域上形成第1柵電極，并且在上述第2區(qū)域上形成第2柵電極。
2.一種半導(dǎo)體元件的制造方法，其特征在于，包括以下步驟在半導(dǎo)體基板上淀積掩模材料；通過(guò)對(duì)上述掩模材料進(jìn)行圖形形成，進(jìn)一步對(duì)上述半導(dǎo)體基板的表面部分進(jìn)行蝕刻而形成槽，從而在第1區(qū)域上形成第1凸部并且在第2區(qū)域上形成具有比上述第1凸部寬的寬度的第2凸部；利用元件分離絕緣膜填埋上述槽；通過(guò)對(duì)形成在上述第1區(qū)域上的上述元件分離絕緣膜進(jìn)行蝕刻，除去其規(guī)定量；在上述第1凸部中的相對(duì)的1組的兩個(gè)側(cè)面上，形成第1柵極絕緣膜；在上述掩模材料以及上述上述元件分離絕緣膜上淀積第1柵電極材料；把上述掩模材料、和上述元件分離絕緣膜作為終止層，將上述第1柵電極材料平坦化；通過(guò)對(duì)形成在上述第2區(qū)域上的上述掩模材料進(jìn)行蝕刻，將其除去；在上述第1和第2區(qū)域上形成第2柵極絕緣膜；除去形成在上述第1區(qū)域上的上述第2柵極絕緣膜。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體元件的制造方法，其特征在于，進(jìn)一步包括在將上述第1柵電極材料平坦化之后，并且在除去形成在上述第2區(qū)域上的上述掩模材料之前，在形成在上述第1區(qū)域上的上述掩模材料以及上述第1柵電極材料上，形成第2柵電極材料的步驟；和在形成了上述第2柵極絕緣膜之后，并且在除去形成在上述第1區(qū)域上的上述第2柵極絕緣膜之前，在上述第2柵極絕緣膜以及上述元件分離絕緣膜上，淀積第3柵電極材料的步驟；其中，在除去上述第2柵極絕緣膜的步驟中，除去形成在上述第1區(qū)域上的上述第2柵極絕緣膜和上述第3柵電極材料；進(jìn)一步包括通過(guò)對(duì)上述第1至第3柵電極材料進(jìn)行圖形形成，在上述第1區(qū)域上形成第1柵電極，并且在上述第2區(qū)域上形成第2柵電極的步驟。
4.一種半導(dǎo)體元件的制造方法，其特征在于，包括在表面的面方位為(110)的半導(dǎo)體基板上，沿著<112>方向，形成具有在與上述<112>方向正交的方向上形成有凹凸的圖形的掩模的步驟；和使用上述掩模，通過(guò)對(duì)上述半導(dǎo)體基板進(jìn)行具有面方位依賴性的蝕刻，來(lái)除去規(guī)定的深度，并且通過(guò)除去位于上述掩模的凸部下側(cè)位置的上述半導(dǎo)體基板，形成側(cè)面的面方位為(111)的凸部的步驟。
5.一種半導(dǎo)體元件，其特征在于，具備N溝道型晶體管和P溝道型晶體管，其中，N溝道型晶體管具有凸部，形成在表面的面方位為(110)的半導(dǎo)體基板的表面部分的第1區(qū)域上；第1柵電極，其隔著第1柵極絕緣膜形成在作為上述凸部的側(cè)面中的相對(duì)的一組的兩個(gè)側(cè)面并且面方位為(111)的側(cè)面上；以及第1源極區(qū)域和第1漏極區(qū)域，該第1源極區(qū)域和第1漏極區(qū)域分別形成在，作為在上述凸部?jī)?nèi)形成在面方位為(111)的上述相對(duì)的一組的兩個(gè)側(cè)面之間的第1溝道區(qū)域兩側(cè)、且未形成上述第1柵電極的一側(cè)的側(cè)面?zhèn)?；P溝道型晶體管具有第2柵電極，隔著第2柵極絕緣膜而形成在上述半導(dǎo)體基板的表面的第2區(qū)域上；第2源極區(qū)域和第2漏極區(qū)域，該第2源極區(qū)域和第2漏極區(qū)域分別形成在上述半導(dǎo)體基板上的上述第2區(qū)域的表面部分中的形成于上述第2柵電極的下方的第2溝道區(qū)域兩側(cè)。
全文摘要
本發(fā)明的目的是提供一種能夠形成微細(xì)電路圖形的半導(dǎo)體元件及其制造方法。本發(fā)明的半導(dǎo)體元件的制造方法的特征是包括通過(guò)蝕刻來(lái)除去形成在第2區(qū)域(20)上的掩模材料(50)的步驟；在第1凸部(10B)的相對(duì)的一組的兩個(gè)側(cè)面上形成第1柵極絕緣膜(100B)和(100C)，同時(shí)在第2凸部(10A)的上表面形成第2柵極絕緣膜(100A)的步驟；在元件分離絕緣膜(70)、掩模材料(50)以及第2柵極絕緣膜(100A)上淀積第1柵電極材料(110)的步驟；以及把形成在第1區(qū)域(30)上的掩模材料(50)、和形成在第2區(qū)域(20)上元件分離絕緣膜(70)作為終止層，對(duì)第1柵電極材料(110)實(shí)施平坦化的步驟。
文檔編號(hào)H01L21/8238GK1873953SQ200610088529
公開(kāi)日2006年12月6日 申請(qǐng)日期2006年6月1日 優(yōu)先權(quán)日2005年6月3日
發(fā)明者八木下淳史, 金子明生, 石丸一成 申請(qǐng)人:株式會(huì)社東芝