專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器件，特別涉及具有使非易失性存儲器結(jié)構(gòu)有效動作的方式的半導(dǎo)體存儲器件。
背景技術(shù)：
在裝入LSI中的集成半導(dǎo)體存儲器中有一種是非易失性存儲器。它是即使切斷LSI的電源也保留存儲信息的元件，由于在各種應(yīng)用中使用LSI，所以成為非常重要的元件。
關(guān)于半導(dǎo)體元件的非易失性存儲器，在非專利文獻1中，可查閱到所謂浮柵型存儲器和使用絕緣膜的存儲器的記載。其中，如記載的那樣，已知將絕緣膜疊層，并在其界面和絕緣膜中的捕獲等下積累電荷的存儲器，與浮柵型相比，不必形成新的導(dǎo)電層，可以形成與CMOSLSI工藝的匹配性良好的存儲器。
但是，就至今為止的絕緣膜中積累電荷的來說，尋求同時進行電荷的注入和釋放，并且具有足夠的電荷保持性，所以難以實現(xiàn)。對此，提出取代釋放電荷，而通過注入具有不同符號的電荷來進行存儲信息的重寫(改寫)。關(guān)于這種動作，可查閱非專利文獻3。在這種結(jié)構(gòu)，分開形成使存儲器動作的多晶硅柵極和進行單元的選擇的柵極。此外，同樣的記載可見于專利文獻1和專利文獻2。
這種存儲單元結(jié)構(gòu)，基本上以NMOS為基極的兩個晶體管如下放置將存儲晶體管以所謂的“縱疊”的配置連結(jié)在選擇晶體管的旁邊。將其作為等效電路示出的圖為圖1C。再有，圖1A和圖1B作為一例分別表示與圖1C所示電路對應(yīng)的存儲元件的平面圖和剖面圖。此外，使用該存儲器單元并構(gòu)成陣列的情況下的配置結(jié)構(gòu)例子示于圖2。選擇晶體管和存儲晶體管的柵極分別構(gòu)成用SGL、MGL表示的字線，選擇晶體管的擴散層成為位線(BL)，而存儲晶體管的擴散層成為源極線(SL)。
在圖3、圖4中，圖示了該存儲單元的代表性寫入擦除動作操作。存儲柵極的柵絕緣膜950用由氧化硅膜夾持氮化硅膜的結(jié)構(gòu)來形成，成為所謂MONOS結(jié)構(gòu)(Metal-Oxide-Nitride-Oxide Semiconductor(Silicon))。選擇柵極的柵絕緣膜900是氧化硅膜。擴散層電極200、300分別將選擇柵極和存儲柵極形成為掩模(mask)。作為該存儲單元的基本動作，有(1)寫入、(2)擦除、(3)保持、(4)讀取四種狀態(tài)。但是，這四種狀態(tài)的通稱，作為代表性的來使用，對于寫入和擦除，也可以形成相反的叫法。此外，動作操作也使用代表性的操作(operation)來說明，有各種不同的操作法。這里，為了說明而論述了以NMOS類型形成的存儲單元，但即使是PMOS類型，原理上也可以同樣地形成。
(1)對寫入時示意地示于圖3。對存儲柵極側(cè)擴散層200提供正電位，對選擇柵極側(cè)擴散層300提供與襯底100相同的地電位。通過對存儲柵極550施加高于襯底100的柵極過驅(qū)動電壓，使存儲柵極之下的溝道為導(dǎo)通狀態(tài)。這里，通過使選擇柵極的電位達到比閾值高0.1至0.2V的值而成為導(dǎo)通狀態(tài)。此時，在兩個柵極的邊界附近產(chǎn)生最強的電場，所以產(chǎn)生很多的熱電子，并被注入到存儲柵極側(cè)。將轟擊離子化造成的載流子的產(chǎn)生狀況作為800來圖示。電子用空白的圓標(biāo)記表示，空穴用帶有陰影線的圓表示。這種現(xiàn)象作為源側(cè)注入(Source side injectionSSI)而被人所知，關(guān)于這種現(xiàn)象，可查閱非專利文獻4中A.T.Wu等人的記述。這里的記述，采用了浮柵型的存儲單元，但在絕緣膜型中注入機構(gòu)也是同樣的。作為這種方式下的熱電子注入的特長，電場集中在選擇柵極和存儲柵極邊界附近，所以在存儲柵極的選擇柵極側(cè)端部集中地進行注入。此外，在浮柵型中，電荷保持層由電極構(gòu)成，而在絕緣膜型中，被存儲在絕緣膜中，所以熱電子被保持在非常窄的區(qū)域中。
(2)對擦除時示意地示于圖4。對存儲柵極550提供負(fù)電位，對存儲柵極側(cè)擴散層200提供正電位，從而在擴散層端部的存儲柵極和擴散層重疊的區(qū)域，產(chǎn)生強反轉(zhuǎn)，引起帶間隧道現(xiàn)象，并可以生成空穴。將其用810圖示。有關(guān)這種帶間隧道現(xiàn)象，例如可查閱非專利文獻5中T.Y.Chan等人的論述。在該存儲單元，產(chǎn)生的空穴向溝道方向加速，通過存儲柵極的偏壓而產(chǎn)生拉引、且被注入到MONOS膜中，從而進行擦除動作。此外，產(chǎn)生的空穴所產(chǎn)生的電子-空穴對的狀況用820示出。這些載流子也被注入到MONOS膜中。即，可通過被注入的空穴的電荷來降低因電子的電荷而上升的存儲柵極的閾值。
(3)保持時，電荷作為被注入到絕緣膜MONOS中的載流子的電荷來保持。絕緣膜中的載流子移動非常慢，所以即使電極上不施加電壓，也可以良好地保持。
(4)讀取時，對選擇柵極側(cè)擴散層200提供正電位，對選擇柵極500提供正電位，從而選擇柵極之下的溝道處于導(dǎo)通狀態(tài)。這里，根據(jù)寫入、擦除狀態(tài)來提供能夠?qū)λ峁┑拇鎯艠O的閾值差進行判定的合適的存儲柵極電位(即，寫入狀態(tài)的閾值和擦除狀態(tài)的閾值的中間電位)，從而可以將保持的電荷信息作為電流來讀取。
美國專利005969383號說明書[專利文獻2]美國專利US6477084號說明書[非專利文獻1]S.Sze著、‘Physics of SemiconductorDevices，2nd edition’、Wiley-Interscience pub.、p.496～506[非專利文獻2]S.Sze著、‘Physics of SemiconductorDevices，2nd edition’、Wiley-Interscience pub.、p.447[非專利文獻3]‘1997 Symposium on VLSI Technology’、1997年、p.63～64[非專利文獻4]‘1986 IEEE，International Electron DeviceMeeting，Technical Digest’、1986年、p.584～587[非專利文獻5]‘1987 IEEE，International Electron DeviceMeeting，Technical Digest’、p.718～721[非專利文獻6]‘2001 IEEE，International Electron DeviceMeeting，Technical Digest’、p.719～722采用這種動作操作的存儲單元的特征是，使用兩極性的載流子的電荷，所以可以極大地改變存儲晶體管的設(shè)定閾值。圖5是橫軸表示存儲柵極電壓、縱軸表示單元讀取電流的圖。測定時，采用上述讀取狀態(tài)。與初始狀態(tài)的I-V特性相比，通過注入電子而提高閾值的情況是寫入狀態(tài)為‘H’。而通過空穴注入而降低閾值的情況是擦除狀態(tài)‘L’。例如，在用電子的注入、釋放來改變閾值時，不能利用初始狀態(tài)在負(fù)側(cè)改變閾值。因此，需要在寫入和初始狀態(tài)之間進行動作。相反，通過使用兩極性，可以實現(xiàn)大的閾值變化。由此，具有在擦除狀態(tài)下，可以獲得大的讀取單元電流的特征。此外，這種寬的動作區(qū)域即使極性多值動作也是有效的。
另一方面，在使用空穴注入的單元，因空穴的脫離現(xiàn)象而改變閾值的問題是已知的。關(guān)于這種現(xiàn)象，可以查閱非專利文獻6中W.J.Tsai等人的論述。通過減少空穴的正電荷，在空穴注入后，閾值隨著時間而向高的方向移動。有關(guān)存儲單元的信息保持能力，取決于這種閾值的變動，所以這種空穴脫離造成的變化是大問題，因空穴注入而成為阻礙存儲器形成的一個原因。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于，解決上述問題，提供能夠進行穩(wěn)定的動作的絕緣柵型非易失性存儲器。
圖6示出這種現(xiàn)象造成的讀取電流的變化。橫軸是存儲柵極的柵極電壓，縱軸是讀取單元電流。該圖繪制了剛擦除之后和經(jīng)過一定時間后的I-V特性。如箭頭850所示，可知閾值因空穴脫離而上升，波形向右方向移動。另一方面，在存儲柵極電壓大的區(qū)域，可看出波形相反地向左方向移動(箭頭860)。這是因為界面特性隨著空穴脫離而恢復(fù)。這樣，兩種現(xiàn)象同時產(chǎn)生，所以電流波形呈現(xiàn)以交點為界向反方向移動。嚴(yán)格來說，該交點不是在一點上相交的交點，經(jīng)過時間依賴性小，實際上，可以看成在一點上相交。即，即使產(chǎn)生空穴脫離，也可以看成存在不動的點。
將這種狀況匯總在圖7中。在圖6，設(shè)交點的電流值為IA，而夾著交點的電流值為IB和IC。此時，對各個電流值定義閾值，作為Vth-A、Vth-B、Vth-C，在圖7中示出其時間變化。橫軸是擦除后(空穴注入后)的經(jīng)過時間。對應(yīng)于箭頭850和箭頭860，分別是Vth-C上升，或Vth-C減少。相反，就Vth-A而言，沒有時間變動，為一定的值。
因此，通過利用該交點，可以獲得穩(wěn)定的存儲保持特性。
在具有選擇柵極和將電荷保持在絕緣膜中的存儲柵極、且采用空穴注入的非易失性半導(dǎo)體器件中，可以獲得沒有時間變動的讀取電流值，所以可以進行穩(wěn)定的存儲動作。


圖1A是分離式(split gate)存儲單元的平面圖。
圖1B是圖1A中說明的分離式存儲單元的代表性的等效電路圖。
圖1C是圖1A所示的分離式存儲單元的剖面圖。
圖2是使用了分離式存儲單元的存儲陣列的等效電路圖。
圖3是用于說明存儲單元結(jié)構(gòu)和寫入動作的示意性的元件剖面結(jié)構(gòu)圖。
圖4是用于說明存儲單元結(jié)構(gòu)和擦除動作的示意性的元件剖面結(jié)構(gòu)圖。
圖5是表示用于說明寫入和擦除狀態(tài)的存儲晶體管動作特性的圖。
圖6是表示擦除狀態(tài)的IV特性的經(jīng)過時間變化的存儲晶體管動作特性的圖。
圖7是表示擦除狀態(tài)的閾值的時間變化的圖。
圖8是表示本發(fā)明的擦除動作的擦除動作順序的圖。
圖9是表示寫入狀態(tài)的IV特性的經(jīng)過時間變化的存儲晶體管動作特性的圖。
圖10是界面能級的寫入閾值及效果的說明圖。
圖11是界面能級的寫入閾值及效果的說明圖。
圖12是芯片結(jié)構(gòu)圖。
圖13是存儲單元端子名。
圖14是寫入脈沖設(shè)定參照表。
圖15是用于說明寫入動作的示意性的元件剖面結(jié)構(gòu)圖。
圖16是用于說明寫入動作的示意性的元件剖面結(jié)構(gòu)圖。
圖17是寫入脈沖設(shè)定參照表。
圖18是寫入脈沖設(shè)定參照表。
圖19是寫入脈沖和校驗順序說明圖。
圖20是存儲單元陣列等效電路圖。
圖21是寫入脈沖設(shè)定參照表。
圖22是寫入脈沖設(shè)定參照表。
圖23是寫入脈沖設(shè)定參照表。
圖24是擦除脈沖設(shè)定參照表。
圖25是擦除脈沖設(shè)定參照表。
圖26是擦除脈沖設(shè)定參照表。
圖27是擦除脈沖設(shè)定參照表。
圖28是存儲陣列結(jié)構(gòu)圖。
圖29是擦除脈沖設(shè)定參照表。
圖30是擦除脈沖設(shè)定參照表。
圖31是擦除脈沖設(shè)定參照表。
圖32是擦除脈沖設(shè)定參照表。
圖33是擦除脈沖設(shè)定參照表。
圖34是擦除脈沖設(shè)定參照表。
圖35是擦除脈沖設(shè)定參照表。
圖36是擦除脈沖設(shè)定參照表。
圖37是用于產(chǎn)生與寫入脈沖設(shè)定表對應(yīng)的施加脈沖的電路結(jié)構(gòu)圖。
圖38是表示本實施例的寫入時的施加脈沖的時序圖。
圖39是表示另一實施例的寫入時的施加脈沖的時序圖。
圖40是表示另一實施例的寫入時的施加脈沖的時序圖。
具體實施例方式
以下，參照附圖詳細地說明本發(fā)明的實施方式。

以下，說明本發(fā)明的代表性的擦除動作。圖8是表示本發(fā)明的擦除動作順序的流程圖。
在構(gòu)成了基于半導(dǎo)體的陣列的集成非易失性存儲器中，為了穩(wěn)定地進行寫入、擦除動作，廣泛采用所謂的‘校驗(verification)動作’。這是因為在寫入和擦除時，施加寫入擦除動作后，確認(rèn)閾值的電平，并為了達到設(shè)定電位，重復(fù)進行寫入擦除動作。在進行空穴注入的單元中，為了產(chǎn)生充分的擦除狀態(tài)，在施加了擦除脈沖后，廣泛采用對擦除狀態(tài)的確認(rèn)的校驗動作。
再有，在圖8中，VMG表示存儲柵極電壓，VA表示圖6的交點上的柵極電壓，Icell表示流過存儲單元的讀取電流(單元電流)，IA表示VA時的單元電流，N表示擦除脈沖的施加次數(shù)。
以往，閾值因空穴脫離而產(chǎn)生時間變動，例如，使用Ic(Vth-C)進行校驗時，因脫離造成的時間變化，所以電流會減少，不能確保必要的讀取電流。此外，在擦除脈沖施加后，因直至進行校驗動作的經(jīng)過時間，引起電流變動，所以不能進行擦除狀態(tài)的適當(dāng)評價。
因此，如圖6所示，在不受時間變化的交點、即存儲柵極電壓VA，通過進行與電流IA的比較，進行校驗。由于該電流點未受到注入后的時間變動影響，所以可以容易地判定擦除狀態(tài)。
如果將讀取電流作為該交點的電流值，則在擦除后，即使經(jīng)過長時間，也可以獲得穩(wěn)定的讀取電流。此外，作為單元的讀取電流，可以將該校驗電壓作為基礎(chǔ)來設(shè)定。例如，作為讀取電流，在需要比IA大的電流IB的情況下，估計初始狀態(tài)下的Vth-B和Vth-A的差VBST，設(shè)定讀取時的存儲柵極電壓VA就可以。在比VA高的區(qū)域，電流產(chǎn)生增加的變化，所以通過進行這種讀取電流設(shè)定，可以確保讀取電流。相反，即使在不需要那種程度的電流的情況下，通過以存儲柵極電壓VA來實施校驗，也可以評價擦除狀態(tài)，所以可以預(yù)測其后的電流變化。即，由于經(jīng)過Vth-A的經(jīng)過時間變化，所以如果判定為一定的IA，則可以估計并換算其效果。
此外，可以外差校驗點。即，在比交點低的電壓VF上設(shè)定校驗點時，根據(jù)VF時的電流和互感，可以預(yù)測交點的電流值。據(jù)此，可以在VF點進行校驗。
下面，說明采用本發(fā)明方式情況下的寫入擦除動作中的校驗條件的設(shè)定方法。在擦除狀態(tài)，如上所述，在通過交點進行校驗的情況下，該交點和寫入狀態(tài)下的校驗點之間可以作為該存儲單元的實際的動作窗口。
另一方面，已知在寫入狀態(tài)，在將熱空穴注入到絕緣膜的情況下，在絕緣膜-氧化膜界面上生成界面能級。在有界面能級時，表面電位因柵極的電場效應(yīng)而變化，從而電子在界面能級被捕獲，因這種電子攜帶的電荷，以電流定義的閾值極大地變化。因此，就非易失性存儲器的動作來說，閾值的變動增加，可以看作為重要的課題。這種效應(yīng)，主要因電子的捕獲而產(chǎn)生，所以在寫入側(cè)成為大問題。用圖9來說明這種現(xiàn)象。在圖9，橫軸表示存儲柵極的柵極電位，縱軸采用對數(shù)來表示單元的讀取電流。表示在剛寫入之后，經(jīng)過一定時間后的IV特性。在寫入之后，因擦除時的空穴注入而產(chǎn)生的界面能級，使讀取電流的斜率變小。但是，通過經(jīng)過時間后，界面能級恢復(fù)，并可成為讀取電流的斜率變小，波形形成的情況。已知這種恢復(fù)現(xiàn)象在高溫狀態(tài)下更強烈地顯現(xiàn)，特別是在100℃以上時更顯著。通常的半導(dǎo)體芯片的使用動作溫度在-40℃至100℃左右，所以可以說難以避免這種現(xiàn)象。
這種斜率的變化，就將電荷作為晶體管特性的差來讀取的存儲單元來說，最終作為閾值的變化來顯現(xiàn)。即，在圖9，在以ID為校驗電流值的情況下，在寫入之后，相對于校驗電平為VD，在經(jīng)過時間后，可以看作會變化為VE的問題。
以下說明這種變化量。關(guān)于該閾值的變化量，可查閱非專利文獻2中的記述。即，產(chǎn)生的界面能級的量和存儲柵極電壓的斜率的關(guān)系是明確的。因此，根據(jù)這種關(guān)系，求出界面能級的量和校驗電平的變化量(閾值電壓的變化量)的關(guān)系的結(jié)果為圖10、圖11。
在圖10、圖11，以存儲柵極的柵極絕緣膜厚作為參數(shù)。在該存儲單元結(jié)構(gòu)中，存儲柵極的柵極絕緣膜950采用氧化硅膜和氮化硅膜的疊層結(jié)構(gòu)。這里，使用被換算為氧化膜的有效膜厚Tox來表示。通過使存儲柵極的膜厚薄，可以抑制界面能級效應(yīng)。但是，該膜厚薄時，對電荷保持特性等其他器件特性產(chǎn)生影響的事實是已知的。而該膜厚厚時，寫入擦除特性惡化的事實是已知的，所以考慮使用相當(dāng)亞微米(1微米以下)代的選擇晶體管和存儲晶體管的情況時，實際上可使用的有效膜厚被認(rèn)為是Tox＜25nm。此外，存儲中的‘L’狀態(tài)和‘H’狀態(tài)的電流比的設(shè)定方法，被認(rèn)為強烈地依賴于陣列和周邊的讀取放大器特性。但是，一般地，作為陣列結(jié)構(gòu)，考慮到同一行中單元帶有256比特左右的數(shù)，作為這種比，可以將確保三位數(shù)看作標(biāo)準(zhǔn)。此時，界面能級造成的效應(yīng)下引起2V的閾值變動。這里，根據(jù)空穴形成的界面能級為1012cm-2級的報告，作為求閾值變動的必要條件的上限，假設(shè)為1013cm-2。圖11是求出該界面能級和閾值變動的關(guān)系的圖。在假設(shè)為1013cm-2的情況下，估計需要2V的變化。其中，在進行寫入側(cè)的校驗時，除了該界面能級產(chǎn)生的效應(yīng)以外，通過將必要的設(shè)定校驗電平高2V來設(shè)定，從而即使經(jīng)過長時間，也可以獲得穩(wěn)定的讀取電流。在這里的試算中，為了說明基本的動作而假設(shè)為室溫，但可以基于使用設(shè)定來考慮溫度特性。
這里，通過考慮實用的單元電流，論述了作為閾值的變化的設(shè)定方法。另一方面，如圖9所示，界面能級的恢復(fù)可作為IV斜率形成的情況來觀察。界面能級的情況下，在帶隙的電子導(dǎo)帶側(cè)空穴捕獲成為中心，在價電子帶電子捕獲起作用，所以可以看成將表面勢能作為中間間隙的柵極電壓為軸而引起這種恢復(fù)現(xiàn)象。在圖9，可以在x軸上觀察到該交點顯現(xiàn)的狀況。這種情況下，該點可以看作寫入狀態(tài)下的不動點，所以將該點用于校驗時可以有效地使用。但是，實際上，該交點的電流值如圖9所示是極小的值，所以沒有實用性。但是，這里顯現(xiàn)不動點的IV波形相對于對數(shù)軸，呈現(xiàn)大致直線的、所謂的子閾值特性，所以即使不是直接使用，也可以通過外插來使用。
以下說明設(shè)定例時，在圖6所示的擦除狀態(tài)下，在存儲柵極電壓為2V、單元電流為100μA/μm的單元中，在初始狀態(tài)中，在與該單元電流值對應(yīng)的存儲柵極電壓為4V的情況下，將寫入側(cè)的存儲柵極電壓設(shè)定為6V時，考慮上述說明的界面順序的效應(yīng)，還可以提高2V而設(shè)定為8V。但是，通過換算斜率造成的效果，可以降低寫入側(cè)校驗電壓，并且以低的電流值進行。
在實施這種高的寫入時，通過使用多個寫入脈沖，可以獲得良好的存儲動作。如上所述，SSI寫入的電子具有在窄區(qū)域中被局部注入的特征。電子的局部注入所形成的勢壘因溝道方向的電場的滲透而被下拉，產(chǎn)生被稱為擊穿的漏泄電流的事實是已知的。因此，就實現(xiàn)高的閾值來說，需要注入非常多的電子。而且在擦除中，為了擦除這種電子，需要注入非常多的空穴，引起膜的惡化和擦除不足等的問題。為了避免它，將溝道熱電子(CHE)方式的電子寫入法和SSI方式組合是有效的。所謂CHE，是通過溝道和擴散層端的電場來加速電子，從而生成熱電子，并注入到電荷保持部的方式。因此，在比SSI靠近擴散層的寬區(qū)域進行注入。當(dāng)然，CHE和SSI是用于說明電子注入機理的模型，沒有嚴(yán)格地區(qū)別。這里，為了說明不同的兩種脈沖而使用它們，在進行CHE的脈沖中也包含SSI的注入，而進行SSI的脈沖也包含CHE的注入。
CHE的注入與SSI相比，通過將存儲柵極的電壓設(shè)定得小來實現(xiàn)。因此，為了實現(xiàn)高的寫入，首先，將存儲柵極電壓設(shè)定得低，并在進行了CHE的注入后，進行提高存儲柵極電壓的寫入。這種情況下，在通過CHE電子被寬式注入的狀態(tài)下，通過SSI進行局部的注入，所以具有以少的電子注入來有效地進行高寫入的效果。因此，可以縮短SSI注入時間，并可以降低擴散層上施加的電壓。例如，首先進行存儲柵極電壓為8V的寫入后，就可以以11V存儲柵極電壓進行寫入。此外，與此同時，可將擴散層電壓從6.5V改變?yōu)?.5V。
進一步詳細地表示多級寫入產(chǎn)生的效果。在多級寫入中，在提高比較弱的存儲柵極電壓的情況下，由于存在已注入電子，所以其后的電子注入分布變化。對CHE注入提高存儲柵極電壓，將存儲柵極側(cè)擴散層電壓設(shè)定得低的狀態(tài)時產(chǎn)生的情況進行論述。多級寫入的第2次以后，由于存在至此的注入電子，所以可以看作同樣的機構(gòu)引起的電子。以下，為了明確說明，根據(jù)圖1C，將各端子的偏壓名稱示于圖13，并使用圖14所示的代表性動作偏壓條件來論述。這些圖是用于提供圖像的圖，沒有指定數(shù)值。在step1通過將存儲柵極電壓設(shè)定為6V的寫入脈沖，進行電子注入(圖15)。在圖15中通過氧化硅膜954、氮化硅膜955、氧化硅膜956的疊層結(jié)構(gòu)來表示電荷積蓄層。在step1，如850所示，首先在選擇晶體管側(cè)進行電子注入。在step2，即使提高存儲柵極電壓，有效的存儲柵極電壓也因850中積蓄的電子電荷而下降。因此，如圖16中箭頭830所示，對距擴散層電極200更近的區(qū)域851進行電子注入。當(dāng)然，在該期間完全不阻礙對850的電子注入，所以850的電子密度和對膜厚方向的分布以擴寬來變化。這可以認(rèn)為在后級的寫入時，CHE的注入機構(gòu)更強烈地起作用。因此，通過進行多級的階躍(step)注入，即使提高最終的存儲柵極電壓，也可以進行采用了CHE的電子注入。由于被注入的電子可以在存儲柵極區(qū)域形成寬分布的形狀，所以可通過擴寬的分布而有效地提高閾值。相反，在閾值相同的情況下，在擴寬的分布中，由于可以降低每個注入部位注入的電子的單位電荷密度，所以可以使寫入后的電子保持特性良好。
圖17還表示采用了多級階躍的注入例子?？梢詫⑸鲜鲂ｒ瀯幼鹘M合使用。即，通過在必要的階躍中進行校驗，可不施加不需要的高的存儲柵極電壓，直至必要的閾值狀態(tài)才進行電子注入。例如，如果在階躍3可直至足夠的高度來進行寫入，則不必進行階躍4，所以存儲柵極可以在9V之前進行寫入處理。該寫入方式，準(zhǔn)備圖17所示的脈沖設(shè)定的參照表，對每個階躍進行依據(jù)參照表的寫入動作。在階躍1的電子注入時，由于電子造成的壓降小，所以可以設(shè)定為短時間的脈沖寬度。其狀況示于圖18。
這些參照表，可作為非易失性存儲陣列的控制程序來形成。此外，在存儲陣列的電路中，可以通過元件作為電路結(jié)構(gòu)來裝入。例如，如圖37所示，設(shè)置施加脈沖的階躍數(shù)的計數(shù)器，通過具有不同電位的電源線(Vd1、Vd2、Vd3、Vd4)的選擇器來驅(qū)動存儲柵極(MGL)的驅(qū)動器，可以通過階躍來施加不同的電壓。
在用十分弱的電子注入來進行階躍1的情況下，在進行了階躍1后，即使進行校驗，顯然也沒有達到校驗基準(zhǔn)。因此，通過進行階躍1之后的校驗，可以縮短寫入時間。這里，使用階躍1進行了說明，但在使用多級階躍的情況下，在階躍2以后也省去不需要的校驗，進行重復(fù)寫入后，進行校驗，在縮短寫入時間方面是有效的。在最初的兩級不進行校驗，在其后的脈沖施加時進行校驗的情況下的寫入順序匯總在圖19中。
在圖38，用時序圖表示寫入時的施加脈沖的組合。這里，著眼于一個單元來進行說明。這里，在施加了寫入脈沖P1、P2、P3后，進行校驗動作(V1)，根據(jù)需要來施加寫入脈沖P4。這里，以分割的脈沖來提供P1、P2、P3，但如圖39所示，也可以匯總為一個脈沖來進行。在該圖中，除了定時以外，還表示與各個P1、P2、P3對應(yīng)施加的不同的存儲柵極偏壓的狀況。Vd1與校驗點對應(yīng)。如圖40所示，即使在相同的脈沖中，通過臨時改變電壓，也可以產(chǎn)生同樣的效果。
電荷保持膜因重復(fù)進行重寫而惡化，需要進行更強的寫入。因此，通過在重寫次數(shù)少中，在早的階躍中進行最初的校驗，在重寫次數(shù)增加的情況下，在更遲的階躍中進行最初的校驗，可以縮短寫入時間。這里，對于寫入進行了說明，而在進行多級擦除的情況下也是有效的。
此外，在至此的表中，例示了提供所有端子電壓的情況。
但是，在取得圖20所示的陣列動作、結(jié)構(gòu)的情況下，參照表不是基于電壓的參數(shù)，而作為參數(shù)可以用電流值來構(gòu)成。通過對圖20的兩個存儲單元(Bit0和Bit1)的寫入進行說明。此時，各個漏極側(cè)擴散層電位(Vd)由BL0、BL1提供。BL0和BL1在上下被MP0、MP1和MN0、MP1夾置，其柵極電位通過連接了恒流源CCS1、CCS2的電路來提供。CCS1和CCS2用于流過電流I1、I2，所以設(shè)定為對MP0、MP1的柵極提供流過電流I1的電位。同樣，在MN0、MN1中設(shè)定為流過電流I2的柵極電位。此時在寫入‘H’的單元中通過使BS0和BS1導(dǎo)通進行選擇。此時從上側(cè)流入電流I1，從下側(cè)流出I2，所以可以獲得在存儲單元中流過電流Ip的狀態(tài)。即，可以將Vd作為Ip＝I1-I2關(guān)系的電位。例如，在單元電流Ip為1μA時，圖14中選擇晶體管的柵極過驅(qū)動(Vcg-Vd)為0.5V，與此對應(yīng)，圖21中Vd提供約1V左右的電位。這里，為了容易理解說明，省略有關(guān)襯底效應(yīng)。在這樣的陣列結(jié)構(gòu)中，由于能夠通過單元電流來規(guī)定，所以具有選擇晶體管的柵極電位的設(shè)定自由度增加的特征。即，在圖21中，即使在以1.5V設(shè)定的存儲單元中，也可以如圖22所示設(shè)定為1V。此時，即使Vs是相同的值(5V)，也可以減小Vd，所以可以增大Vs-Vd。由此，可以提高寫入效率。
此外，如圖23所示，對于存儲柵極電位低的設(shè)定，通過將擴散層電極電位Vs設(shè)定得高，可以更寬地注入電子。
即使在擦除中，使用這種脈沖參照表的方式也有效。在擦除動作中，在被寫入為‘H’狀態(tài)的單元中，因積蓄了電子的電荷而產(chǎn)生高的電場。即，擦除脈沖對存儲柵極施加負(fù)偏壓，對存儲柵極側(cè)擴散層電極電位施加正偏壓。此時，因具有電子的電荷，實際的存儲柵極的負(fù)偏壓強，存儲柵極-擴散層電極間的電位差大。因此，產(chǎn)生大量的空穴，流過大的擦除電流。因此，如圖24所示，在階躍1降低并削弱Vs是有效的。此外，如圖25所示，通過設(shè)定脈沖寬度，可以對擦除電流進行操作。
此外，通過施加擦除脈沖來進行空穴注入時，利用被積蓄的空穴的電荷來抑制空穴產(chǎn)生是已知的。因此，為了進行充分的擦除，臺階式地增強電場是有效的。另一方面，空穴注入在絕緣膜中產(chǎn)生應(yīng)力，引起膜惡化的事實是已知的。因此，需要避免過度的空穴注入。因此，如圖26所示的參照表，進行校驗，同時使電場臺階式地上升，進行充分的擦除時，通過停止其以上的擦除，可以避免無需要的空穴注入。此外，如圖27所示，通過存儲柵極的偏壓設(shè)定，可以進行高效率的擦除。
如圖28所示，通過將存儲陣列960分成塊970來進行擦除動作，可以減小擦除電流。圖28表示將陣列分成A0至A7的八塊的例子。與其對應(yīng)的參照表示于圖29。在圖29，添加了選擇塊的項目。從step1至24，進行每塊的選擇，在step25進行所有塊的選擇。這是因為在擦除初始積蓄的電子產(chǎn)生強電場，并流過大的擦除電流。通過將這種初始擦除以每塊進行，可以降低電流。此外，通過以每塊進行擦除，在擦除時也產(chǎn)生非選擇單元。因而需要考慮干擾。因此，如step25所示，選擇所有塊的擦除順序是有效的。為了進行一次擦除，即使選擇所有塊，也可以抑制到小的電流。在這種方式的擦除中選擇的塊的順序如圖30所示，依次選擇所有塊，同時可以施加多級的脈沖。
圖31是表示在選擇晶體管中流過電流的同時進行擦除情況下的參照表的圖。通過施加溝道電流引起的熱載流子分量，可以使擦除效率高。此外，在采用這種方式的情況下，產(chǎn)生過剩的熱載流子，存在元件的耐壓擊穿帶來的問題。因此，使用圖20所示的電流控制是有效的。這種情況下的參照表為圖32。例如，作為Vd，只要溝道電流Ip以1μA流過即可。
在這種空穴注入方式中，即使減小擴散層電壓(Vs)，也具有能夠注入空穴的特征。因此，進行圖33所示的參照表那樣的多級擦除，在降低漏泄電流方面是有效的。即，由于在step1中積蓄了電子，所以在擴散層-存儲柵極間產(chǎn)生強電場，產(chǎn)生大的漏泄電流。因此，step1時，降低擴散層電壓，在降低漏泄電流方面是有效的。也可以在緩和了通過step1積蓄的電子后，進行擦除。
此外，如果將該step1的擦除動作與寫入動作進行比較，則可知存儲柵極的設(shè)定電位正好正負(fù)相反。因此，在step1，通過獲得CHE效果強的寫入的設(shè)定，通過重疊重寫，可以降低在擴散層端積蓄的空穴。此時的多級階躍的參照表示于圖34。這樣，除了參照表以外，還可以實施與寫入、或擦除動作同時進行的處理。圖35所示的參照表中，是在進行了多級擦除后，通過對存儲柵極施加正電位，表示除去過?？昭ǖ捻樞虻膮⒄毡怼Ｈ鐖D36的參照表所示，在進行了每塊的擦除后，對所有塊，可以獲得將存儲柵極進行正偏壓的順序。
下面，說明將存儲模塊集成多個的情況。
圖12表示其結(jié)構(gòu)圖。在芯片上，混裝高速動作所需的存儲陣列、以及例如用于降低消耗電力而低速動作所需的陣列。此時，在高速動作所需的存儲陣列中，可以采用如上所述的熱空穴注入方式。這種情況下，即使相同的存儲單元，也可以根據(jù)需要而改變動作方式。圖12所示的結(jié)構(gòu)中，僅在高速存儲陣列中應(yīng)用了實施例1和2中所述的校驗動作。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，其特征在于，包括第1絕緣柵型場效應(yīng)晶體管，具有在半導(dǎo)體襯底上間隔著絕緣膜疊層?xùn)烹姌O的第1柵極；第2絕緣柵型場效應(yīng)晶體管，具有包含了在與所述第1絕緣柵型場效應(yīng)晶體管相鄰的所述半導(dǎo)體襯底的區(qū)域上形成的電荷積蓄膜的第2柵極；第1溝道，形成在所述第1絕緣柵型場效應(yīng)晶體管下方的所述半導(dǎo)體襯底內(nèi)；第2溝道，在所述第2絕緣柵型場效應(yīng)晶體管的下方的所述半導(dǎo)體襯底內(nèi)，以與所述第1溝道電連接的方式相鄰形成；以及第1雜質(zhì)擴散層和第2雜質(zhì)擴散層，在所述第1溝道的一端側(cè)和所述第2溝道的另一端側(cè)分別形成，以便插入被形成了所述第1溝道和所述第2溝道的所述半導(dǎo)體襯底的區(qū)域；所述半導(dǎo)體存儲器件具有通過將電子注入到所述電荷積蓄膜而進行寫入、通過將空穴注入到被注入了所述電子的電荷積蓄膜而進行擦除的擦除/寫入動作，在將空穴注入到所述第2絕緣柵型場效應(yīng)晶體管的狀態(tài)下的所述電流和所述第2柵極的電流電壓特性上，在讀取電流值為I1，不進行寫入/擦除的電荷注入動作而經(jīng)過一定時間后的讀取電流值為I2時，表示I1＞I2的關(guān)系的存儲柵極電壓為V1，在注入了所述空穴的狀態(tài)下，在讀取電流值為I3，不進行寫入擦除的電荷注入動作而經(jīng)過一定時間后的讀取電流值為I4時，表示成為I3＜I4的關(guān)系的存儲柵極電壓為V2的情況下，所述電荷積蓄膜的存儲擦除動作在滿足V1＜Vv＜V2的關(guān)系的存儲柵極電壓Vv狀態(tài)下進行。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于，在所述存儲柵極電壓Vv下進行擦除電流的校驗動作。
3.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其特征在于，在所述電荷積蓄膜中未被注入電荷的狀態(tài)下的存儲柵極電壓為Vi時的讀取電流為Ii，所述電荷積蓄膜中電子注入后的讀取電流為I5，并滿足Ii＞I5時，將存儲柵極電壓(Vi+2V)設(shè)定為寫入狀態(tài)。
4.如權(quán)利要求3所述的半導(dǎo)體存儲器件，其特征在于，在所述存儲柵極電壓(Vi+2V)下進行寫入的校驗。
5.一種半導(dǎo)體存儲器件，具有多個形成于半導(dǎo)體襯底上的非易失性半導(dǎo)體存儲陣列，其特征在于，至少在通過空穴注入而形成在一個非易失性半導(dǎo)體存儲陣列中使用的存儲單元的低閾值狀態(tài)的情況下，將所述非易失性半導(dǎo)體存儲陣列的寫入閾值設(shè)定得比其他非易失性半導(dǎo)體存儲陣列的存儲單元高。
6.一種集成半導(dǎo)體非易失性存儲器，其特征在于，包括第1絕緣柵型場效應(yīng)晶體管，具有在半導(dǎo)體襯底上間隔著絕緣膜疊層?xùn)烹姌O的第1柵極；第2絕緣柵型場效應(yīng)晶體管，具有包含了在與所述第1絕緣柵型場效應(yīng)晶體管相鄰的所述半導(dǎo)體襯底的區(qū)域上形成的電荷積蓄膜的第2柵極；第1溝道，形成在所述第1絕緣柵型場效應(yīng)晶體管下方的所述半導(dǎo)體襯底內(nèi)；第2溝道，在所述第2絕緣柵型場效應(yīng)晶體管的下方的所述半導(dǎo)體襯底內(nèi)，以與所述第1溝道電連接的方式相鄰形成；以及第1擴散層電極和第2擴散層電極，在所述第1溝道的一端側(cè)和所述第2溝道的另一端側(cè)分別形成，以便插入被形成了所述第1溝道和所述第2溝道的所述半導(dǎo)體襯底的區(qū)域；通過在所述第2柵極上施加電壓，并從所述第2溝道區(qū)域向所述電荷積蓄膜注入電子和空穴而進行寫入，所述寫入在所述第2柵極上進行多次脈沖施加，所述脈沖電壓各自根據(jù)預(yù)先準(zhǔn)備的參照表來決定。
7.如權(quán)利要求6所述的集成半導(dǎo)體非易失性存儲器，其特征在于，所述參照表通過電路元件結(jié)構(gòu)來存儲。
8.如權(quán)利要求6所述的集成半導(dǎo)體非易失性存儲器，其特征在于，在所述多次脈沖施加中，在預(yù)定的脈沖施加后，進行所述預(yù)定的脈沖的下次脈沖施加之前，進行權(quán)利要求4所述的校驗。
9.一種集成半導(dǎo)體非易失性存儲器，其特征在于，包括第1絕緣柵型場效應(yīng)晶體管，具有在半導(dǎo)體襯底上間隔著絕緣膜疊層?xùn)烹姌O的第1柵極；第2絕緣柵型場效應(yīng)晶體管，具有包含了在與所述第1絕緣柵型場效應(yīng)晶體管相鄰的所述半導(dǎo)體襯底的區(qū)域上形成的電荷積蓄膜的第2柵極；第1溝道，形成在所述第1絕緣柵型場效應(yīng)晶體管下方的所述半導(dǎo)體襯底內(nèi)；第2溝道，在所述第2絕緣柵型場效應(yīng)晶體管的下方的所述半導(dǎo)體襯底內(nèi)，以與所述第1溝道電連接的方式相鄰形成；以及第1擴散層電極和第2擴散層電極，在所述第1溝道的一端側(cè)和所述第2溝道的另一端側(cè)分別形成，以便插入被形成了所述第1溝道和所述第2溝道的所述半導(dǎo)體襯底的區(qū)域，通過在所述第2柵極上施加電壓，并從所述第2溝道區(qū)域向所述電荷積蓄膜注入電子和空穴而進行寫入，所述寫入在所述第2柵極上進行多級階躍的電壓施加，所述多級階躍電壓各自根據(jù)預(yù)先準(zhǔn)備的參照表來決定。
10.如權(quán)利要求6所述的集成半導(dǎo)體非易失性存儲器，其特征在于，所述參照表通過電路元件結(jié)構(gòu)來存儲。
11.如權(quán)利要求6所述的集成半導(dǎo)體非易失性存儲器，其特征在于，在所述多級階躍電壓施加后，進行權(quán)利要求4所述的校驗。
12.一種集成半導(dǎo)體非易失性存儲器，其特征在于，包括第1絕緣柵型場效應(yīng)晶體管，具有在半導(dǎo)體襯底上間隔著絕緣膜疊層?xùn)烹姌O的第1柵極；第2絕緣柵型場效應(yīng)晶體管，具有包含了在與所述第1絕緣柵型場效應(yīng)晶體管相鄰的所述半導(dǎo)體襯底的區(qū)域上形成的電荷積蓄膜的第2柵極；第1溝道，形成在所述第1絕緣柵型場效應(yīng)晶體管下方的所述半導(dǎo)體襯底內(nèi)；第2溝道，在所述第2絕緣柵型場效應(yīng)晶體管的下方的所述半導(dǎo)體襯底內(nèi)，以與所述第1溝道電連接的方式相鄰形成；以及第1擴散層電極和第2擴散層電極，在所述第1溝道的一端側(cè)和所述第2溝道的另一端側(cè)分別形成，以便插入被形成了所述第1溝道和所述第2溝道的所述半導(dǎo)體襯底的區(qū)域，通過在所述第2柵極上施加電壓，并從所述第2溝道區(qū)域向所述電荷積蓄膜注入電子和空穴而進行寫入，所述寫入和擦除在所述第2柵極上進行多次的脈沖施加，所述脈沖電壓各自根據(jù)預(yù)先準(zhǔn)備的參照表來決定。
13.如權(quán)利要求12所述的集成半導(dǎo)體非易失性存儲器，其特征在于，在所述參照表中規(guī)定了脈沖寬度。
14.如權(quán)利要求12所述的集成半導(dǎo)體非易失性存儲器，其特征在于，在多個寫入脈沖的施加期間，進行權(quán)利要求4的校驗，在多個擦除脈沖的施加期間，進行權(quán)利要求2的校驗。
15.如權(quán)利要求12所述的集成半導(dǎo)體非易失性存儲器，其特征在于，在進行了至少兩次寫入脈沖的施加后，進行校驗。
16.如權(quán)利要求12所述的集成半導(dǎo)體非易失性存儲器，其特征在于，在進行了至少兩次擦除脈沖的施加后，進行校驗。
17.如權(quán)利要求12所述的集成半導(dǎo)體非易失性存儲器，其特征在于，在進行了至少兩次寫入脈沖的施加后，進行校驗，在進行了至少兩次擦除脈沖的施加后，進行校驗。
18.一種集成半導(dǎo)體非易失性存儲器，其特征在于，包括第1絕緣柵型場效應(yīng)晶體管，具有在半導(dǎo)體襯底上間隔著絕緣膜疊層?xùn)烹姌O的第1柵極；第2絕緣柵型場效應(yīng)晶體管，具有包含了在與所述第1絕緣柵型場效應(yīng)晶體管相鄰的所述半導(dǎo)體襯底的區(qū)域上形成的電荷積蓄膜的第2柵極；第1溝道，形成在所述第1絕緣柵型場效應(yīng)晶體管下方的所述半導(dǎo)體襯底內(nèi)；第2溝道，在所述第2絕緣柵型場效應(yīng)晶體管的下方的所述半導(dǎo)體襯底內(nèi)，以與所述第1溝道電連接的方式相鄰形成；以及第1擴散層電極和第2擴散層電極，在所述第1溝道的一端側(cè)和所述第2溝道的另一端側(cè)分別形成，以便插入被形成了所述第1溝道和所述第2溝道的所述半導(dǎo)體襯底的區(qū)域，通過在所述第2柵極上施加電壓，并從所述第2溝道區(qū)域向所述電荷積蓄膜注入電子和空穴而進行寫入和擦除，所述寫入和擦除在所述第2柵極上進行多級階躍的電壓施加，所述多級階躍電壓各自根據(jù)預(yù)先準(zhǔn)備的參照表來決定。
19.如權(quán)利要求9所述的集成半導(dǎo)體非易失性存儲器，其特征在于，所述參照表通過電路元件結(jié)構(gòu)來存儲。
20.如權(quán)利要求6所述的集成半導(dǎo)體非易失性存儲器，其特征在于，在所述多級階躍電壓施加后，進行權(quán)利要求4所述的校驗。
全文摘要
本發(fā)明涉及半導(dǎo)體存儲器件，提供用于使非易失性半導(dǎo)體存儲器件穩(wěn)定動作的動作方式。在分離式柵極結(jié)構(gòu)的非易失性半導(dǎo)體存儲器件中，在進行熱空穴注入的情況下，使用沒有時間變化的交點，進行熱空穴注入動作的校驗。由此，可以進行擦除狀態(tài)的驗證而不考慮經(jīng)過時間變化。此外，通過多次在柵極部分上施加脈沖電壓或多級階躍電壓來進行寫入或?qū)懭?擦除。
文檔編號H01L27/105GK1702867SQ200510074348
公開日2005年11月30日 申請日期2005年5月27日 優(yōu)先權(quán)日2004年5月27日
發(fā)明者久本大, 安井感, 石丸哲也, 木村紳一郎, 岡田大介 申請人:株式會社瑞薩科技