專利名稱：減少漏損的半導(dǎo)體二極管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體組件的領(lǐng)域，特別是有關(guān)于在先進的互補型金屬氧化物半導(dǎo)體(Complementary Metal-Oxide-Semiconductor；CMOS)科技中，做靜電放電保護的半導(dǎo)體二極管組件。
背景技術(shù)：
晶體管尺寸的縮小已導(dǎo)致絕緣層，例如柵極介電層，變薄。這些較薄的介電層在較低電壓時會失效。因此，組件尺寸的縮小會增加對電壓、電性過壓(ElectricalOverstress；EOS)與靜電放電(Electrostatic Discharge；ESD)的電路靈敏度。這些錯誤的類型在先進的半導(dǎo)體科技中是主要的考量。特別是對于與其它具有高于集成電路(Integrated Circuit；IC)芯片本身電壓的電壓的芯片或訊號相接的集成電路芯片。
以硅為基礎(chǔ)的IC特別容易受靜電放電傷害影響，例如一個含集成電路的組件的使用者身上帶有靜電荷，且隨后碰觸此含集成電路的組件。人體中引起的靜電放電可產(chǎn)生超過5000伏特的電壓。如此一個突然的高電壓會災(zāi)難性地摧毀這集成電路。
因此，IC芯片通常在接口電路中含有保護裝置或二極管，以提供IC芯片額外的ESD保護。Voldman等人在美國專利編號第5,629,544號，其發(fā)明題目為「有硅化物膜與溝渠隔離的半導(dǎo)體二極管」(Semiconductor diode with silicide films and trenchisolation)，教示使用與多晶硅(Poly-silicon；poly-Si)結(jié)合的二極管結(jié)構(gòu)來保護主體硅(Bulk Silicon)與絕緣層上有硅(Silicon-On-Insulator；SOI)電路。Voldman等人在美國專利編號第6,015,993號與第6,232,163號，論述了耐高電壓的二極管結(jié)構(gòu)在混合電壓、混合訊號與模擬/數(shù)字轉(zhuǎn)換的應(yīng)用。這些習(xí)知的技術(shù)可運用在主體與絕緣層上有硅的晶體管科技上。
圖1a繪示制作于主體硅基材12上的習(xí)知二極管10結(jié)構(gòu)的剖面圖。圖1b繪示制作于包含基材16與埋入式氧化層18的絕緣層上有硅圓片上的習(xí)知晶體管結(jié)構(gòu)14的剖面圖。此組件通常被稱為側(cè)面單向雙極絕緣柵極式晶體管(Lateral UnidirectionalBipolar Insulated Gate Type Transistor)或Iubistor。圖1a和圖1b通常也稱做柵極二極管，因為柵極堆棧20位于二極管的主體區(qū)。
在這兩個結(jié)構(gòu)中，n+區(qū)22與p+區(qū)24形成在多晶硅柵極堆棧20的相異側(cè)，其中多晶硅柵極堆棧20以介電材料26與基材分隔，且介電材料26通常為氧化硅。位于圖1a基材與圖1b主動層中的n+區(qū)22與p+區(qū)24是用以作為二極管的兩極。例如圖1a與圖1b中的多晶硅柵極堆棧20便可與陽極(例如n+區(qū)22)相連。

發(fā)明內(nèi)容
本發(fā)明的目的在提供一種做靜電放電保護的半導(dǎo)體二極管，與先進晶體管的工藝兼容，并可減少反向漏電流。
本發(fā)明的許多方面可見于具有主體區(qū)形成于其一部分的基材的半導(dǎo)體二極管中。高介電常數(shù)的柵極介電材料置于主體區(qū)與柵極電極間。P型摻雜區(qū)與n型摻雜區(qū)鄰近在主體區(qū)的不同側(cè)?；目梢允前雽?dǎo)體主體、主體硅、硅鍺(silicon-germanium)，或絕緣層上有硅。高介電常數(shù)的介電材料可以是氧化鋁、氧化鉿、氮氧化鉿、硅酸鉿、氧化鋯、氮氧化鋯、硅酸鋯、氧化釔、氧化鑭、氧化鈰、氧化鈦、氧化鉭或上述材料的組合。柵極電極可以是多晶硅、多晶硅鍺、金屬、金屬氮化物、金屬硅化物或上述材料的組合。柵極電極可具有p型摻雜區(qū)與n型摻雜區(qū)。
本發(fā)明深入的方面可見于用以靜電放電保護的二極管中，此二極管具有一主體區(qū)在絕緣層上有硅基材的硅層中。柵極電極以高介電常數(shù)的柵極介電材料與主體區(qū)分隔。鄰近于主體區(qū)的不同側(cè)分別摻以p型摻質(zhì)和n型摻質(zhì)。
本發(fā)明更深入的方面可見于制造二極管的方法中。此方法的制造步驟包括提供絕緣層上有硅基材，并定義一主動區(qū)于此基材的硅層中。高介電常數(shù)的柵極介電材料形成于此主動區(qū)，且一柵極電極沉積在柵極介電材料上。P型摻雜區(qū)與n型摻雜區(qū)定義在此主動區(qū)。
本發(fā)明的許多方面可見于定義p型摻雜區(qū)與n型摻雜區(qū)中，定義p型摻雜區(qū)與n型摻雜區(qū)的制作步驟為形成一注入掩膜版并摻雜主動區(qū)的第一部份，接著形成另一注入掩膜版并摻雜主動區(qū)的第二部份。本發(fā)明的其它方面可見于形成環(huán)繞主動區(qū)的隔離區(qū)的步驟中。
本發(fā)明所提供的半導(dǎo)體二極管不僅可用來保護半導(dǎo)體組件免受靜電放電傷害，也可應(yīng)用于其它以減少漏電流為設(shè)計目標(biāo)的半導(dǎo)體組件。


圖1a與圖1b所示為習(xí)知二極管的剖面圖；圖2a與圖2b所示為二極管組件于靜電放電保護應(yīng)用的示意圖；圖3所示為指出漏電流路徑的柵極二極管剖面圖；圖4所示為本發(fā)明實施例的剖面圖；圖5所示為能帶圖；圖6所示為本發(fā)明另一實施例的剖面圖；圖7所示為本發(fā)明又一實施例的剖面圖；圖8所示為實現(xiàn)本發(fā)明的組件剖面圖；圖9所示為本發(fā)明的組件的工藝步驟流程圖；圖10a至圖10f所示為本發(fā)明的組件的工藝步驟的結(jié)果剖面圖。
符號說明10晶體管12主體硅基材14晶體管16基材18埋入式氧化層20柵極層22n+區(qū)24p+區(qū)26介電材料
28二極管串30漏電流32、32’二極管38輸出/輸入墊100柵極二極管102基材104淺溝渠隔離區(qū)域106n+型摻雜區(qū)106an摻雜區(qū)106bn信道晶體管的源極與汲極108p+型摻雜區(qū)108a、108b、108cp摻雜區(qū)110主體區(qū)112柵極112a、112b、112c柵極電極114介電層114a、114b、114c介電層116第一漏損路徑118第二漏損路徑120n型摻雜區(qū)122p型摻雜區(qū)122a、122b、122c柵極電極部分區(qū)域124重疊區(qū)域126耗盡區(qū)128累積區(qū)130、132、134導(dǎo)電材料
136間隙壁136a、136b、136c間隙壁140基材142絕緣層144絕緣層142的表面146a、146b、146c主動區(qū)148、150注入掩膜版具體實施方式
上述說明已廣泛地描繪出本發(fā)明的特色與技術(shù)優(yōu)點，以使接下來的本發(fā)明詳細說明更易于了解。形成本發(fā)明申請專利范圍主題的額外特色與優(yōu)點會于此后描述。熟習(xí)此技藝者應(yīng)能察知，揭露的概念與特定的實施例可立即用來當(dāng)作修改或設(shè)計其它結(jié)構(gòu)或過程的基礎(chǔ)，以實現(xiàn)本發(fā)明的同樣目的。熟習(xí)此技藝者亦應(yīng)知道，相等結(jié)構(gòu)亦不脫離本發(fā)明的權(quán)利要求書的精神與范圍。
目前較佳實施例的制作與使用詳述于后。然而，應(yīng)了解本發(fā)明提供許多可實施的發(fā)明概念，可實施在許多不同的情況。所討論的特定的實施例只呈現(xiàn)制作與使用本發(fā)明的某些特定方式，并不能限制本發(fā)明的范圍。
本發(fā)明會以特定情況的較佳實施例來描述，亦即用來保護半導(dǎo)體組件免受靜電放電傷害的柵極二極管。然而，本發(fā)明也可應(yīng)用于其它以減少漏電流為設(shè)計目標(biāo)的半導(dǎo)體組件。
如同以下所作的更詳細描述，本發(fā)明的較佳實施例與減少漏損的二極管有關(guān)。圖2a與圖2b繪示了這些二極管如何用于靜電放電保護。圖3繪示漏損路徑的例子。圖4至圖8繪示各式實施例的二極管，圖9與圖10a至圖10f繪示一實施例的制造過程。
圖2a與圖2b繪示了如何配置這些二極管來保護集成電路的例子。首先請參考圖2a，第一二極管32耦合在供應(yīng)電壓源VDD與輸出/輸入墊38之間。舉例來說，二極管32可包含與輸出/輸入墊38耦合的p型摻雜區(qū)及與供應(yīng)電壓源VDD耦合的n型摻雜區(qū)。第二二極管32’耦合在輸出/輸入墊38與參考電壓Vss或接地端之間。在這情況中，p型摻雜區(qū)接地且n型摻雜區(qū)與輸出/輸入墊38相接。
輸出/輸入墊38用來指出任何可能易受高電壓支配的節(jié)點。這些節(jié)點最典型的是在芯片與外界(例如與系統(tǒng)連接時的外部電路或系統(tǒng)在組合時的操作裝置)之間的輸入與輸出。輸出/輸入墊38被當(dāng)做I/O墊，代表輸入/輸出。然而，該注意的是，在此專利中，術(shù)語I/O是指包含只有輸入、只有輸出以及輸入與輸出都有(或任何其它可能易受高電壓支配的節(jié)點)的墊。
圖2b繪示又一實施例，其中二極管串28代替了圖2a中的單一二極管32與二極管32’。在較佳實施例中，二極管串28中的每個二極管32至少包括本發(fā)明的一二極管，如下所述。于再一實施例中，只有一個或多個(但非全部)二極管32是本發(fā)明的二極管，其余的則不是。
用來做ESD保護的半導(dǎo)體二極管32應(yīng)具有低串聯(lián)電阻、低次啟始漏損(Sub-threshold Leakage)與低反向漏損。串聯(lián)電阻是達成良好ESD的重要因素。ESD保護程度隨著二極管串聯(lián)電阻的減少而增進。串聯(lián)電阻的特性在使用二極管串28與每個二極管的串聯(lián)電阻降低ESD效果的混合電壓環(huán)境里格外重要。
二極管的電阻大部分取決于二極管的體積、組成二極管主體的材料電阻率、電流路徑的距離，以及金屬硅化物薄膜電阻或與n+及p+擴散帶相接的其它接觸的電阻。此外，反向漏損是另一重要因素。圖2a指出反向二極管漏電流30。高反向漏損導(dǎo)致高備用電力消耗。在某些先進的IC芯片應(yīng)用中，低電力耗損特別重要。
圖3繪示柵極二極管100的剖面圖。在這范例中，柵極二極管100形成于主體半導(dǎo)體基材102上?；?02較佳是硅基材，但也可包含其它半導(dǎo)體，例如鍺、砷化鎵或硅鍺。淺溝渠隔離(Shallow Trench Isolation；STI)區(qū)域104是用來電性隔離柵極二極管100與芯片上其它組件(例如其它二極管與晶體管)。本發(fā)明亦可使用其它隔離方式，例如場效隔離(Field Isolation)。
柵極二極管100包含以主體區(qū)110分隔的n+型摻雜區(qū)106與p+型摻雜區(qū)108。柵極112置于主體區(qū)110上，并以介電層114分隔柵極112與主體區(qū)110。在所描述的實施例中，柵極包含與p型摻雜區(qū)122相鄰的n型摻雜區(qū)120。在其它實施例中，其它導(dǎo)體可用來形成柵極112。
兩條半導(dǎo)體柵極二極管100的反向漏損路徑繪示于圖3中。第一漏損路徑116是一反向p-n接合漏電流，其與p-n接合面積大小有關(guān)。較小的p-n接合面積有較低漏損。第二漏損路徑118是流經(jīng)柵極介電層114或門極的絕緣層的漏損。第一與第二漏損路徑都造成圖2a指出的反向二極管漏電流30。當(dāng)柵極介電材料隨著組件縮小而變薄時，第二漏損部分會變大。本發(fā)明的較佳實施例教示出一可抑制第二漏損部分的組件結(jié)構(gòu)，與形成此組件的方法。
利用此較佳實施例的技術(shù)，可借著使用至少包括高介電常數(shù)(high-k)材料或具有相對介電常數(shù)εr的介電材料的柵極介電材料，大大地減少在第二漏損電流路徑上流動的電流。實現(xiàn)本發(fā)明的二極管結(jié)構(gòu)的詳細剖面圖繪示于圖4。
現(xiàn)在請參考圖4，介電層114至少包括高介電常數(shù)的介電材料。高介電常數(shù)的介電層114較佳是具有大于約5的介電常數(shù)，更佳是具有大于約10的介電常數(shù)，再更佳是具有大于約20的介電常數(shù)。高介電常數(shù)的介電層114可以是氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)、硅酸鉿(HfSiO4)、氧化鋯物(ZrO2)、氮氧化鋯(ZrON)、硅酸鋯(ZrSiO4)、氧化釔(Y2O3)、氧化鑭(La2O3)、氧化鈰(CeO2)、氧化鈦(TiO2)、氧化鉭(Ta2O5)或者這些材料中兩種或兩種以上的組合。
在較佳實施例中，高介電常數(shù)的介電層114是氧化鉿。除了高介電常數(shù)的介電材料，介電層114可額外包含另一介電材料，例如氧化硅、氮氧化硅或氮化硅。換句話說，介電層114可以是至少包括高介電常數(shù)介電材料層的堆棧介電材料。
柵極介電材料的氧化硅等效厚度(Equivalent Thickness；EOT)較佳是大于約5埃(angstrom)，更佳是大于約10埃，再更佳是大于約20埃。介電層114的物理厚度可大于約5埃，較佳是大于約20埃，更佳是大于約40埃。在其它實施例中，介電層114的物理厚度可小于約100埃，較佳是小于約50埃，更佳是小于約10埃。
第二漏損路徑118經(jīng)過柵極112與其中一摻雜區(qū)p+型摻雜區(qū)108之間的重疊區(qū)域124。在陽極或p+型摻雜區(qū)108與接地的輸出/輸入墊(請參考圖2a)電性相接，陰極或n+型摻雜區(qū)106與供應(yīng)電壓(請再次參考圖2a)電性相接的例子中，沿著圖4的A-A’剖面線的能帶圖描繪于圖5。
圖5的能帶圖繪示了接地的p+型摻雜區(qū)108與在供應(yīng)電壓處偏壓的p型摻雜區(qū)122。這偏壓組態(tài)的結(jié)果，一耗盡區(qū)126存在于p+型摻雜區(qū)108，一累積區(qū)128存在于柵極112的p型摻雜區(qū)122。累積區(qū)128是由空穴所組成?？昭◤臇艠O112，穿過介電層114，到p+型摻雜區(qū)108的量子力隧穿(Quantum Mechanical Tunneling)導(dǎo)致了漏電流。借著使用高介電常數(shù)材料來當(dāng)作介電層114，在同樣電容下，柵極介電層可做得較厚，而較厚的柵極介電層可有效地抑制隧穿漏電流。
回到圖4，可形成導(dǎo)電材料130，以包覆位于柵極112中的n型摻雜區(qū)120與p型摻雜區(qū)122，以及導(dǎo)電材料134與導(dǎo)電材料132分別包覆住基材的n+型摻雜區(qū)106與p+型摻雜區(qū)108。導(dǎo)電材料130(與導(dǎo)電材料132及導(dǎo)電材料134)可以是金屬、金屬氮化物、金屬硅化物、金屬氧化物或上述材料的組合。其中，可使用的金屬例如為鉬、鎢、鈦、鉭、鉑及鉿。金屬氮化物可使用，包括但非只限于氮化鉬、氮化鎢、氮化鈦及氮化鉭。金屬硅化物可使用，包括但非只限于硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑及硅化鉺。金屬氧化物可使用，包括但非只限于氧化釕及氧化銦錫。
圖4中的淺溝渠隔離區(qū)域104至少包括介電填充材料，較佳是氧化硅。然而，一般可知的是任何其它的介電材料或介電材料的組合亦可用來形成此淺溝渠隔離區(qū)域104。
間隙壁136形成于柵極112的側(cè)邊上，可至少包括介電材料，例如氮化硅或氧化硅。間隙壁136可為圖4所示的簡單間隙壁，或為此領(lǐng)域中已知且使用的復(fù)合間隙壁。
圖6繪示本發(fā)明的另一實施例，其中柵極二極管100形成于絕緣層上有硅的基材上。在這例子中使用溝渠隔離，在此為淺溝渠隔離區(qū)域104。在圖6中，絕緣層上有硅的基材較佳是具有一硅層(包含p+型摻雜區(qū)108、主體區(qū)110與n+型摻雜區(qū)106)位于基材140上的由氧化硅構(gòu)成的絕緣層142上。N+型摻雜區(qū)106/p+型摻雜區(qū)108/主體區(qū)110的厚度(tSi)較佳是在約20埃至約1000埃的范圍內(nèi)，更佳是在約20埃至約300埃的范圍內(nèi)。薄硅層的使用導(dǎo)致小的接合區(qū)，所以有低的反向漏損。
圖7繪示本發(fā)明的又一實施例，其中柵極二極管100形成于絕緣層上有硅的基材上，并使用平臺隔離(Mesa Isolation)。借著使用平臺隔離，未為半導(dǎo)體層所覆蓋的絕緣層142的表面144在組件制造過程中暴露出來，而暴露出來的絕緣層142可在化學(xué)過程中蝕刻或凹進。形成一氮化物層來保護表面144可防止對絕緣層142的蝕刻。導(dǎo)電材料，例如金屬硅化物(未繪示)，可形成于柵極112與n+型摻雜區(qū)106及p+型摻雜區(qū)108上。
圖8繪示本發(fā)明的替換實施例，其中柵極112至少包括金屬，例如金屬硅化物、金屬氮化物或上述材料的組合。當(dāng)以有平臺隔離的SOI組件為例子時，任何在此所描述的實施例可包含一金屬柵極。在這實施例中的柵極112不包含多晶硅或多晶硅鍺。其中，可使用的金屬例如為鉬、鎢、鈦、鉭、鉑及鉿。金屬氮化物可使用，包括但非只限于氮化鉬、氮化鎢、氮化鈦及氮化鉭。金屬硅化物可使用，包括但非只限于硅化鎳物、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑及硅化鉺。金屬氧化物可使用，包括但非只限于氧化釕及氧化銦錫。
接著，描述制造這二極管結(jié)構(gòu)的方法。圖9繪示制造本發(fā)明的二極管結(jié)構(gòu)的工藝步驟流程圖。圖10a至圖10f繪示此二極管及n信道與p信道CMOS晶體管的工藝剖面圖。
首先請參考圖10a，SOI基材包含具有絕緣層142置于其上的基材140與半導(dǎo)體層144。然而，亦可使用絕緣層上有半導(dǎo)體基材或主體半導(dǎo)體基材。主動區(qū)形成于絕緣層上有硅基材的硅層上。三主動區(qū)146a、主動區(qū)146b、主動區(qū)146c(集合稱為主動區(qū)146)繪示于第10b圖。在此例中，二極管(或Iubistor)會形成于主動區(qū)146a，n信道晶體管會形成于主動區(qū)146b，而p信道晶體管會形成于主動區(qū)146c。其它主動區(qū)(未繪示)會包含一個或多個此類或其它組件。
在這實施例中，主動區(qū)146為隔離區(qū)所隔離，即平臺隔離技術(shù)。使用平臺隔離，一氣隙會形成于主動區(qū)146之間，以在組件制作時隔離這些區(qū)域。在金屬化之前，介電材料，例如硅氧化物，微晶玻璃(doped glass)或此類材料會填滿這些溝渠區(qū)。在另一實施例中，則使用淺溝渠隔離。在此實施例中，主動區(qū)之間的溝渠用絕緣材料，例如硅氧化物填滿。
介電層114接著沉積于主動區(qū)146上。在圖標(biāo)的實施例中，介電層114也覆蓋在主動區(qū)146間埋入式絕緣層142上。這結(jié)果是選擇性的。如先前所述，介電層114較佳是高介電常數(shù)材料。介電層114可利用化學(xué)氣相沉積步驟或濺鍍沉積步驟形成。在較佳實施例中，介電層114是先形成一接口氧化層，接著再形成高介電常數(shù)材料層。
構(gòu)成柵極112的材料接著沉積于介電層114上，并被蝕刻以形成柵極電極112a、柵極電極112b與柵極電極112c，如第10c圖所示。柵極電極材料較佳是多晶體硅，但亦可使用鍺化硅、金屬、金屬硅化物、金屬氮化物、金屬氧化物或上述材料的組合。未被柵極112覆蓋的柵極介電層114可被移除，如第10c圖所示，或者被留下來覆蓋主動區(qū)146。
現(xiàn)在請參考第10d圖，使用注入掩膜版148來屏蔽主動區(qū)146b以及鄰近于柵極電極112a的第一邊緣的一部份主動區(qū)146a。使用第一類型的摻質(zhì)來摻雜未被屏蔽的主動區(qū)146的區(qū)域108，并移除注入掩膜版148。在本發(fā)明的實施例中，第一類型的摻質(zhì)是p型摻質(zhì)。這摻質(zhì)也可摻雜柵極112的區(qū)域122a。如第10d圖所示，摻雜步驟同時在主動區(qū)146c中形成p信道晶體管的源極與汲極108c，并在主動區(qū)146a中形成二極管的p型摻雜區(qū)108a(及其它在芯片上的p型摻雜區(qū))。
接著，如第10e圖所示，形成注入掩膜版150，以使第二類型的摻質(zhì)可摻入主動區(qū)146a與主動區(qū)146b的區(qū)域106，以與門極電極112a的區(qū)域120中。在本發(fā)明的實施例中，第二類型的摻質(zhì)是n型摻質(zhì)。在第二類型的摻質(zhì)導(dǎo)入后，即移除注入掩膜版150。如第10e圖所示，摻雜步驟同時在主動區(qū)146b中形成n信道晶體管的源極與汲極106b，并在主動區(qū)146a中形成二極管的n型摻雜區(qū)106a(及其它在芯片上的n型摻雜區(qū))。
兩種類型的摻質(zhì)均可藉傳統(tǒng)離子注入、浸入式電漿離子注入、或其它已知技術(shù)來導(dǎo)入。n+型摻雜區(qū)106與p+型摻雜區(qū)108通常摻雜至濃度在約1016cm-3至約1020cm-3的范圍內(nèi)，但較佳是摻雜至濃度大于約1019cm-3。注入掩膜版148與注入掩膜版150較佳是光阻，但也可以是氧化硅、氮化硅或其它罩幕材料。
間隙壁136可形成于柵極112的側(cè)邊上，如圖10f所示。在間隙壁136形成后，額外的摻質(zhì)可被導(dǎo)入主動區(qū)146及/或門極112中。這些步驟可兼容于用以在芯片上制作n信道和p信道晶體管的CMOS工藝。舉例來說，側(cè)壁的間隙壁136形成于晶體管的側(cè)壁上，而額外的摻質(zhì)可在晶體管注入源極/汲極時導(dǎo)入。當(dāng)未繪示出時(例如，請參考第10d圖與第10e圖)，屏蔽步驟較佳是用來形成更重摻雜的摻雜區(qū)。
如圖10f所示，導(dǎo)電材料130，例如金屬硅化物，可形成于柵極112與n+型摻雜區(qū)106及p+型摻雜區(qū)108上，以增加這些區(qū)域的導(dǎo)電性。再次地，導(dǎo)電材料(例如，請參考圖4的導(dǎo)電材料130、導(dǎo)電材料132與導(dǎo)電材料134)可同時在同芯片上形成晶體管的源極、汲極與柵極，以及二極管的摻雜區(qū)與柵極。
雖然本發(fā)明及其優(yōu)點已詳細說明，但在不脫離本發(fā)明的權(quán)利要求書的精神和范圍內(nèi)，當(dāng)可作各種不同的變化、取代及修改。
權(quán)利要求
1.一種半導(dǎo)體二極管，其特征在于至少包括一基材；一主體區(qū)形成在部份的該基材中；一柵極介電層位于該主體區(qū)上，其中該柵極介電層至少包括一高介電常數(shù)介電材料；一柵極電極位于該柵極介電層上；以及一p型摻雜區(qū)與一n型摻雜區(qū)形成于鄰近該主體區(qū)的不同側(cè)的該基材中。
2.如權(quán)利要求1所述的半導(dǎo)體二極管，其特征在于該基材是一主體半導(dǎo)體基材。
3.如權(quán)利要求1所述的半導(dǎo)體二極管，其特征在于該基材至少包括硅以及鍺。
4.如權(quán)利要求1所述的半導(dǎo)體二極管，其特征在于該基材是一絕緣層上有硅(silicon-on-insulator)基材，且該絕緣層上有硅基材至少包括一硅層位于一絕緣層上，其中該主體區(qū)、該p型摻雜區(qū)與該n型摻雜區(qū)形成于該硅層中。
5.如權(quán)利要求4所述的半導(dǎo)體二極管，其特征在于該絕緣層為氧化硅。
6.如權(quán)利要求4所述的半導(dǎo)體二極管，其特征在于該硅層的厚度在約20埃(angstrom)至約1000埃的范圍內(nèi)。
7.如權(quán)利要求4所述的半導(dǎo)體二極管，其特征在于該硅層的厚度在約20埃至約300埃的范圍內(nèi)。
8.如權(quán)利要求1所述的半導(dǎo)體二極管，其特征在于該柵極電極為多晶體硅、金屬、金屬氮化物、金屬硅化物、金屬氧化物、鉬、鎢、鈦、鉭、鉑、鉿、氮化鉬、氮化鎢、氮化鈦、氮化鉭、硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑、硅化鉺、氧化釕、氧化銦錫、或其組合。
9.如權(quán)利要求8所述的半導(dǎo)體二極管，其特征在于還至少包括金屬硅化物形成于該柵極電極、該p型摻雜區(qū)與該n型摻雜區(qū)上。
10.如權(quán)利要求8所述的半導(dǎo)體二極管，其特征在于該柵極電極的一第一部份以p型摻雜，而該柵極電極的一第二部份以n型摻雜。
11.如權(quán)利要求1所述的半導(dǎo)體二極管，其特征在于該高介電常數(shù)介電材料是選自于由氧化鋁、氧化鉿、氮氧化鉿、硅酸鉿、氧化鋯、氮氧化鋯、硅酸鋯、氧化釔、氧化鑭、氧化鈰、氧化鈦、氧化鉭與其組合所組成的一族群。
12.如權(quán)利要求1所述的半導(dǎo)體二極管，其特征在于該高介電常數(shù)介電層具有一相對介電常數(shù)大于約5。
13.如權(quán)利要求1所述的半導(dǎo)體二極管，其特征在于該高介電常數(shù)介電層具有一相對介電常數(shù)大于約10。
14.如權(quán)利要求1所述的半導(dǎo)體二極管，其特征在于該高介電常數(shù)介電層具有一相對介電常數(shù)大于約20。
15.如權(quán)利要求1所述的半導(dǎo)體二極管，其特征在于該柵極介電層具有一物理厚度小于約100埃。
16.如權(quán)利要求1所述的半導(dǎo)體二極管，其特征在于該柵極介電層具有一物理厚度小于約50埃。
17.如權(quán)利要求1所述的半導(dǎo)體二極管，其特征在于該p型摻雜區(qū)與該n型摻雜區(qū)中至少一者具有一摻雜濃度大于約1019cm-3。
18.如權(quán)利要求1所述的半導(dǎo)體二極管，其特征在于還至少包括復(fù)數(shù)個間隙壁位于該柵極電極的側(cè)壁上。
19.如權(quán)利要求18所述的半導(dǎo)體二極管，其特征在于所述間隙壁的材料是選自于由氧化硅、氮氧化硅、氮化硅與其組合所組成的一族群。
20.一種半導(dǎo)體組件包括靜電放電保護，其特征在于該半導(dǎo)體組件至少包括一絕緣層上有硅基材，其中該絕緣層上有硅基材至少包括一硅層位于一絕緣層上；一第一摻雜區(qū)形成于該硅層中，且該第一摻雜區(qū)摻雜以一第一導(dǎo)電類型的復(fù)數(shù)個摻質(zhì)；一第二摻雜區(qū)形成于該硅層中，且該第二摻雜區(qū)摻雜以一第二導(dǎo)電類型的復(fù)數(shù)個摻質(zhì)，其中該第二導(dǎo)電類型與該第一導(dǎo)電類型相反；一主體區(qū)形成于該第一摻雜區(qū)與該第二摻雜區(qū)間的該硅層中；一高介電常數(shù)柵極介電層位于該主體區(qū)上；一柵極電極位于該高介電常數(shù)柵極介電層上；一輸入/輸出墊與該第一摻雜區(qū)電性連接；以及一參考電壓節(jié)點與該第二摻雜區(qū)連接。
21.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于該絕緣層至少包括氧化硅。
22.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于該硅層具有一厚度在約20埃至約1000埃之間的范圍內(nèi)。
23.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于該硅層具有一厚度在約20埃至約300埃之間的范圍內(nèi)。
24.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于該柵極電極為多晶體硅、金屬、金屬氮化物、金屬硅化物、金屬氧化物、鉬、鎢、鈦、鉭、鉑、鉿、氮化鉬、氮化鎢、氮化鈦、氮化鉭、硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑、硅化鉺、氧化釕、氧化銦錫、或其組合。
25.如權(quán)利要求24所述的半導(dǎo)體組件，其特征在于還至少包括金屬硅化物形成于該柵極電極、該第一摻雜區(qū)與該第二摻雜區(qū)上。
26.如權(quán)利要求24所述的半導(dǎo)體組件，其特征在于該柵極電極的一第一部份以p型摻雜，而該柵極電極的一第二部份以n型摻雜。
27.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于該高介電常數(shù)柵極介電層是選自于由氧化鋁、氧化鉿、氮氧化鉿、硅酸鉿、氧化鋯、氮氧化鋯、硅酸鋯、氧化釔、氧化鑭、氧化鈰、氧化鈦、氧化鉭與其組合所組成的一族群。
28.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于該高介電常數(shù)柵極介電層具有一相對介電常數(shù)大于約5。
29.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于該高介電常數(shù)柵極介電層具有一相對介電常數(shù)大于約10。
30.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于該高介電常數(shù)柵極介電層具有一相對介電常數(shù)大于約20。
31.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于該高介電常數(shù)柵極介電層具有一物理厚度小于約100埃。
32.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于該高介電常數(shù)柵極介電層具有一物理厚度小于約50埃。
33.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于該第一摻雜區(qū)與該第二摻雜區(qū)中至少一者具有一摻雜濃度大于約1019cm-3。
34.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于還至少包括復(fù)數(shù)個間隙壁位于該柵極電極的側(cè)壁上。
35.如權(quán)利要求34所述的半導(dǎo)體組件，其特征在于所述間隙壁至少包括一材料，且該材料是選自于由氧化硅、氮氧化硅、氮化硅與其組合所組成的一族群。
36.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于該第一摻雜區(qū)至少包括一p型區(qū)與該輸入/輸出墊電性連接，該第二摻雜區(qū)至少包括一n型區(qū)與一VDD電源供應(yīng)端電性連接。
37.如權(quán)利要求20所述的半導(dǎo)體組件，其特征在于該第二摻雜區(qū)至少包括一p型區(qū)與一地線電性連接，且該第二摻雜區(qū)至少包括一n型區(qū)與該輸入/輸出墊電性連接。
38.一種制作二極管的方法，其特征在于至少包括提供一絕緣層上有硅基材，其中該絕緣層上有硅基材至少包括一硅層位于一絕緣層上；定義一主動區(qū)于該硅層中；形成一柵極介電層在該主動區(qū)上，其中該柵極介電層至少包括一高介電常數(shù)介電材料；形成一柵極電極在該柵極介電層上；形成一p型摻雜區(qū)于鄰近于該柵極電極的一第一邊緣的該主動區(qū)中；以及形成一n型摻雜區(qū)于鄰近于該柵極電極的一第二邊緣的該主動區(qū)中，其中該第一邊緣與第二邊緣不同側(cè)。
39.如權(quán)利要求38所述的制作二極管的方法，其特征在于形成該p型摻雜區(qū)與該n型摻雜區(qū)的步驟至少包括形成一第一注入掩膜版暴露出該主動區(qū)的一第一部份；摻雜該硅層的主動區(qū)的該第一部份；形成一第二注入掩膜版暴露出該主動區(qū)的一第二部份；以及摻雜該硅層的主動區(qū)的該第二部份。
40.如權(quán)利要求38所述的制作二極管的方法，其特征在于還至少包括形成復(fù)數(shù)個隔離區(qū)環(huán)繞該主動區(qū)；以及摻雜該主動區(qū)。
41.如權(quán)利要求38所述的制作二極管的方法，其特征在于該p型摻雜區(qū)與該n型摻雜區(qū)的摻雜濃度大于約1019cm-3。
42.如權(quán)利要求38所述的制作二極管的方法，其特征在于形成該柵極介電層的步驟至少包括形成一接口氧化層；以及形成一高介電常數(shù)介電層。
43.如權(quán)利要求38所述的制作二極管的方法，其特征在于還至少包括形成復(fù)數(shù)個間隙壁位于該柵極電極的復(fù)數(shù)個側(cè)邊的步驟。
44.如權(quán)利要求43所述的制作二極管的方法，其特征在于所述間隙壁的材質(zhì)是選自于由氧化硅、氮氧化硅、氮化硅與其組合所組成的一族群。
45.如權(quán)利要求38所述的制作二極管的方法，其特征在于該硅層具有一厚度在約20埃至約1000埃的范圍內(nèi)。
46.如權(quán)利要求38所述的制作二極管的方法，其特征在于該硅層具有一厚度在約20埃至約300埃的范圍內(nèi)。
47.如權(quán)利要求38所述的制作二極管的方法，其特征在于該柵極電極為多晶體硅、金屬、金屬氮化物、金屬硅化物、金屬氧化物、鉬、鎢、鈦、鉭、鉑、鉿、氮化鉬、氮化鎢、氮化鈦、氮化鉭、硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑、硅化鉺、氧化釕、氧化銦錫、或其組合。
48.如權(quán)利要求47所述的制作二極管的方法，其特征在于還至少包括形成一金屬硅化物于該柵極電極、該p型摻雜區(qū)與該n型摻雜區(qū)上的步驟。
49.如權(quán)利要求38所述的制作二極管的方法，其特征在于該高介電常數(shù)介電材料是選自于由氧化鋁、氧化鉿、氮氧化鉿、硅酸鉿、氧化鋯、氮氧化鋯、硅酸鋯、氧化釔、氧化鑭、氧化鈰、氧化鈦、氧化鉭與其組合所組成的一族群。
50.如權(quán)利要求38所述的制作二極管的方法，其特征在于該高介電常數(shù)介電材料具有一相對介電常數(shù)大于約5。
51.如權(quán)利要求50所述的制作二極管的方法，其特征在于該高介電常數(shù)介電材料具有一相對介電常數(shù)大于約10。
52.如權(quán)利要求51所述的制作二極管的方法，其特征在于該高介電常數(shù)介電材料具有一相對介電常數(shù)大于約20。
53.如權(quán)利要求38所述的制作二極管的方法，其特征在于該柵極介電層具有一物理厚度小于約100埃。
54.如權(quán)利要求53所述的制作二極管的方法，其特征在于該柵極介電層具有一物理厚度小于約50埃。
55.一種同時形成一二極管及復(fù)數(shù)個互補型金屬氧化物半導(dǎo)體晶體管的方法，其特征在于至少包括提供一硅層，其中該硅層至少包括復(fù)數(shù)個隔離區(qū)，且所述隔離區(qū)定義出一第一主動區(qū)、一第二主動區(qū)與一第三主動區(qū)；形成一柵極介電層于各第一主動區(qū)、第二主動區(qū)與第三主動區(qū)上，其中該柵極介電層至少包括一高介電常數(shù)介電層；形成一柵極電極層于該柵極介電層上；蝕刻該柵極電極層，以形成一第一柵極電極位于該第一主動區(qū)上、一第二柵極電極位于該第二主動區(qū)上、及一第三柵極電極位于該第三主動區(qū)上；屏蔽該第一主動區(qū)及鄰近于該第二柵極電極的一第一邊緣的部份第二主動區(qū)；注入p型摻質(zhì)到該第三主動區(qū)及第二主動區(qū)的未屏蔽部分；屏蔽該第三主動區(qū)及鄰近于該第二柵極電極的一第二邊緣的部份第二主動區(qū)；以及注入n型摻質(zhì)到該第一主動區(qū)及鄰近于該第二柵極電極的第一邊緣的第二主動區(qū)的未屏蔽部分。
56.如權(quán)利要求55所述的同時形成一二極管及復(fù)數(shù)個互補型金屬氧化物半導(dǎo)體晶體管的方法，其特征在于該硅層至少包括一主體半導(dǎo)體基材的一上端部分。
57.如權(quán)利要求55所述的同時形成一二極管及復(fù)數(shù)個互補型金屬氧化物半導(dǎo)體晶體管的方法，其特征在于該硅層至少包括一硅層位于一絕緣層上。
58.如權(quán)利要求55所述的同時形成一二極管及復(fù)數(shù)個互補型金屬氧化物半導(dǎo)體晶體管的方法，其特征在于形成該柵極介電層的步驟至少包括形成一接口氧化層；以及形成該高介電常數(shù)介電層。
59.如權(quán)利要求55所述的同時形成一二極管及復(fù)數(shù)個互補型金屬氧化物半導(dǎo)體晶體管的方法，其特征在于還至少包括形成復(fù)數(shù)個間隙壁于該第一柵極電極、該第二柵極電極、以及該第三柵極電極的側(cè)壁上；屏蔽該第一主動區(qū)鄰近于第二柵極電極的第一邊緣的第二主動區(qū)的部份；注入p型摻質(zhì)到該第三主動區(qū)及鄰近于第二柵極電極的第二邊緣的第二主動區(qū)的部份；屏蔽該第三主動區(qū)及鄰近于該第二柵極電極的第二邊緣的第二主動區(qū)的部份；以及注入n型摻質(zhì)到該第一主動區(qū)及鄰近于該第二柵極電極的第一邊緣的第二主動區(qū)的部份。
60.如權(quán)利要求55所述的同時形成一二極管及復(fù)數(shù)個互補型金屬氧化物半導(dǎo)體晶體管的方法，其特征在于該柵極電極層為多晶體硅、鉬、鎢、鈦、鉭、鉑、鉿、氮化鉬、氮化鎢、氮化鈦、氮化鉭、硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑、硅化鉺、氧化釕、氧化銦錫、或其組合。
61.如權(quán)利要求55所述的同時形成一二極管及復(fù)數(shù)個互補型金屬氧化物半導(dǎo)體晶體管的方法，其特征在于該高介電常數(shù)介電層為氧化鉿、氧化鋁、氮氧化鉿、硅酸鉿、氧化鋯、氮氧化鋯、硅酸鋯、氧化釔、氧化鑭、氧化鈰、氧化鈦、氧化鉭物、或其組合。
62.如權(quán)利要求55所述的同時形成一二極管及復(fù)數(shù)個互補型金屬氧化物半導(dǎo)體晶體管的方法，其特征在于該高介電常數(shù)介電層具有一相對介電常數(shù)大于約10。
63.如權(quán)利要求62所述的同時形成一二極管及復(fù)數(shù)個互補型金屬氧化物半導(dǎo)體晶體管的方法，其特征在于該高介電常數(shù)介電層具有一相對介電常數(shù)大于約20。
全文摘要
本發(fā)明是關(guān)于在先進的互補型金屬氧化物半導(dǎo)體(ComplementaryMetal－Oxide－Semiconductor；CMOS)科技中，做靜電放電保護的半導(dǎo)體二極管組件。本發(fā)明的減少漏損的半導(dǎo)體二極管，其中，二極管100形成于一絕緣層上有硅(Silicon－On－Insulator；SOI)的基材上，其包含一置于絕緣層142上的硅層。主動區(qū)形成于此硅層中，并包含以主體區(qū)110分隔的一p+型摻雜區(qū)108與一n+型摻雜區(qū)106。一高介電常數(shù)的柵極介電層114置于主體區(qū)110上，且一柵極112置于此柵極的介電層114上。舉例來說，此二極管可用來做ESD保護。
文檔編號H01L27/06GK1581505SQ20041003924
公開日2005年2月16日 申請日期2004年2月9日 優(yōu)先權(quán)日2003年8月15日
發(fā)明者楊育佳, 楊富量, 胡正明 申請人:臺灣積體電路制造股份有限公司