專利名稱：在絕緣層上覆硅基板中的摻雜區(qū)域的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于半導(dǎo)體制造技術(shù)，特別是關(guān)于在SOI基板的原基板上形成摻雜質(zhì)區(qū)域以控制形成于該基板上的晶體管的動作特性的方法，以及具有該基板的集成電路裝置。
背景技術(shù)：
半導(dǎo)體產(chǎn)業(yè)中一直有個增加集成電路裝置(例如，微處理器、內(nèi)存裝置和類似裝置)的動作速率的驅(qū)動力。此驅(qū)動力系藉由消費(fèi)者對以較高速率動作的計算機(jī)和電子裝置的需求而刺激。對速率增加的需求導(dǎo)致半導(dǎo)體裝置(例如，晶體管)的尺寸持續(xù)下降。也就是，典型場效應(yīng)晶體管(filed effect transistor，F(xiàn)ET)的許多組件，例如溝道長度、接合深度、柵極絕緣厚度和類似者縮小了。例如，所有其它東西皆相等，晶體管的溝道長度愈小，晶體管的動作愈快。因此，一直有個縮小典型晶體管組件的尺寸、或比例驅(qū)動力，以增加晶體管整體速度，而結(jié)合諸如晶體管的集成電路裝置亦相同。
當(dāng)晶體管按比例持續(xù)地縮小以符合技術(shù)提升的需求，裝置可靠度支配著電源供應(yīng)器電壓的相對下降。因此，每一連續(xù)技術(shù)世代經(jīng)常伴隨著晶體管的動作電壓下降。已知制于“絕緣體上硅(silicon-on-insulator，SOI)”基板上晶體管裝置在低動作電壓下比制造于原硅基板中的類似尺寸的晶體管裝置呈現(xiàn)較佳性能。相較于類似尺寸的原硅裝置，在低動作電壓下，SOI裝置的優(yōu)越性能與在SOI裝置上所獲得的相對上較低的接合電容有關(guān)。SOI裝置中的埋藏絕緣層從原硅基板分離主動晶體管區(qū)域，如此降低接合電容。
第1圖顯示一例子，其中說明晶體管10是制造于用于說明的絕緣體上硅基板上。如圖所示，SOI基板11由原基板11A、埋藏氧化物層11B、以及主動層11C所構(gòu)成。晶體管10由柵極絕緣層14、柵極電極16、側(cè)壁間隔件19、漏極區(qū)域18A、和源極區(qū)域18B所構(gòu)成。數(shù)個溝渠隔離區(qū)域17設(shè)于主動層11C內(nèi)。第1圖中亦顯示數(shù)個導(dǎo)電接點(diǎn)20設(shè)于一層絕緣材料21中。導(dǎo)電接點(diǎn)20提供電性連接至漏極區(qū)域18A和源極區(qū)域18B。如上所述，晶體管10定義一位于柵極絕緣層14下方主動層11C內(nèi)的溝道區(qū)域12。原基板11A一般摻入適當(dāng)摻雜質(zhì)材料，即，對NMOS裝置而言例如為硼或二氟化硼等P型摻雜質(zhì)，或?qū)MOS裝置而言例如為砷或磷等N型摻雜質(zhì)。一般，原基板11A的摻雜濃度標(biāo)準(zhǔn)的數(shù)量級約為1015ions/cm3。埋藏氧化物層11B可由二氧化硅構(gòu)成，且該埋藏氧化物層11B的厚度約為50至360nm(500至3600)。主動層11C可由摻雜硅構(gòu)成，且該主動層11C的厚度約為5至30nm(50至300)。
相較于制于原硅基板內(nèi)的晶體管，制于SOI基板內(nèi)的晶體管提供若干性能上的優(yōu)點(diǎn)。例如，制于SOI基板內(nèi)的互補(bǔ)式金氧半導(dǎo)體(CMOS)較不致于使電容耦合失能，如已知的閉鎖(latch-up)。此外，制于SOI基板內(nèi)的晶體管通常具有大驅(qū)動電流和高互導(dǎo)(transconductance)值。另外，當(dāng)相較于制成與原晶體管相同大小的次微米SOI晶體管時，該次微米SOI晶體管對短溝道效應(yīng)具有較佳的免疫力。
雖然相較于相同大小的原硅裝置而言，SOI裝置提供性能上的優(yōu)點(diǎn)，然而，和所有薄膜晶體管一樣，SOI裝置亦面臨某些問題。例如，SOI晶體管的主動組件系制于薄膜主動層11C內(nèi)。將薄膜晶體管縮小至較小尺寸需要減少主動層11C的厚度。然而，當(dāng)主動層11C的厚度減少時，主動層11C的電阻對應(yīng)地增加。由于在具有高電阻的導(dǎo)體中所制造的晶體管組件會降低晶體管10的驅(qū)動電流，所以這對晶體管性能的一種負(fù)面沖擊。再者，當(dāng)SOI基板的主動層11C厚度持續(xù)減少時，裝置的臨界電壓(VT)發(fā)生變化。簡而言的，當(dāng)主動層11C厚度減少時，裝置的臨界電壓變得不穩(wěn)定。因此，若非不得不，在當(dāng)今的集成電路產(chǎn)品(例如，微處理器、內(nèi)存裝置、邏輯裝置等等)中系盡量不使用此種不穩(wěn)定的裝置。
此外，離態(tài)線(off-state)漏電流一直是集成電路設(shè)計中的顧慮，因為此電流會(除了其它的問題之外)增加電源消耗。此一增加的電源消耗特別在許多采用集成電路的現(xiàn)代便攜式消費(fèi)性產(chǎn)品(例如，便攜式計算機(jī))是不樂見的。最終地，當(dāng)裝置尺寸在完全耗盡的SOI結(jié)構(gòu)中持續(xù)減少，將使短溝道效應(yīng)增加。也就是，在此完全耗盡的SOI結(jié)構(gòu)中，至少某些漏極區(qū)域18A的電場的場線傾向于透過相當(dāng)厚的(200至360nm)埋藏氧化物層11B而耦合于晶體管10的溝道區(qū)域12。在某些情況中，漏極區(qū)域18A的電場實際上用來打開晶體管10。理論上，此等問題可藉由減少埋藏氧化物層11B的厚度和/或增加原基板11A摻摻雜濃度來減少。然而，若采取此行動，將導(dǎo)致漏極與源極區(qū)域18A、18B和原基板11A之間接合電容增加，以致于使SOI技術(shù)的主要好處(即降低接合電容)無效。
此外，晶體管的臨界電壓(VT)是一個非常重要的參數(shù)。一般而言，臨界電壓(VT)是一重要的因子，因為臨界電壓與晶體管和具有此晶體管的集成電路產(chǎn)品的動作速率，以及此晶體管或產(chǎn)品的漏電流和電源消耗等有關(guān)。再者，這些電性參數(shù)的重要性(例如動作速率、漏電流、電源消耗等)可依據(jù)最終消費(fèi)性產(chǎn)品的性質(zhì)和需求而定。例如，在行動計算或通訊應(yīng)用中，電源消耗是非常重要的考量。因此，至少在某些情形中，呈現(xiàn)較高臨界電壓標(biāo)準(zhǔn)的晶體管是行動計算或通訊應(yīng)用中所需要的。相對地，在非常高性能應(yīng)用(例如，高階服務(wù)器)中，動作速度是集成電路產(chǎn)品的最需要的動作特性。因此，在這些情形中，有需要制造具有臨界電壓相當(dāng)?shù)偷木w管的集成電路產(chǎn)品。既有技術(shù)企圖借著選擇設(shè)計參數(shù)平衡這些計算考量，以使得所產(chǎn)出的晶體管和集成電路產(chǎn)品呈現(xiàn)出至少可接受此計算需求的性能特性(即使此能特性并非對每一情況皆理想)?？商娲?，可選擇努力地改變產(chǎn)品設(shè)計以吻合競爭需求，尤其是希望可在小尺寸產(chǎn)品上。例如，若集成電路制造商接獲用于行動計算及/或通訊活動的一些零件的定單，然后制造商可做些產(chǎn)品修正以努力減少電源消耗，即使這意味著略為降低產(chǎn)品的動作速度。
本發(fā)明是關(guān)于可解決或至少減少一些或全部上述問題的一種裝置和不同的方法。

發(fā)明內(nèi)容
本發(fā)明是關(guān)于一種在SOI基板的原基板上形成摻雜質(zhì)區(qū)域的方法，以控制形成于該基板上的晶體管的動作特性，以及具有該基板的集成電路裝置。在一說明實施例中，該方法包括提供由主動層、埋藏絕緣層、和原基板所構(gòu)成的SOI基板、在主動層下方的原基板中形成摻雜質(zhì)區(qū)域、在摻雜質(zhì)區(qū)域上方的面積中于SOI基板上方形成數(shù)個晶體管以及形成接點(diǎn)至摻雜質(zhì)區(qū)域。在另一實施例中，此方法包括施加電壓至摻雜質(zhì)區(qū)域，以改變數(shù)個晶體管中至少其中之一的臨界電壓。
在另一說明實施例中，該方法包括提供由至少一集成電路產(chǎn)品所構(gòu)成的消費(fèi)性產(chǎn)品，該集成電路產(chǎn)品則由數(shù)個設(shè)于SOI基板的主動層中的晶體管所構(gòu)成，SOI基板的主動層位于設(shè)在SOI基板的原基板中摻雜質(zhì)區(qū)域上方，摻雜質(zhì)區(qū)域設(shè)于主動層下方，用于感應(yīng)集成電路產(chǎn)品的活動量(activity level)以及施加某一強(qiáng)度和極性的電壓至摻雜質(zhì)區(qū)域，所施加的電壓的強(qiáng)度和極性取決于所感應(yīng)到的集成電路產(chǎn)品的活動量。
可以參照以下說明與隨附圖式來了解本發(fā)明，圖式中類似的組件賦予類似的符號。


第1圖為顯示設(shè)于SOI基板之上的先前技術(shù)半導(dǎo)體裝置的剖面圖；第2圖為顯示本發(fā)明的一實施例的剖面圖，其中摻雜質(zhì)區(qū)域設(shè)于SOI基板的原基板中；第3圖為顯示一晶粒的平面圖，該晶粒中具有多重?fù)诫s質(zhì)區(qū)域；第4圖為顯示本發(fā)明的另一實施例的剖面圖，其中多重?fù)诫s質(zhì)區(qū)域系設(shè)于SOI基板的原基板中；以及第5圖為顯示可利用本發(fā)明的消費(fèi)性產(chǎn)品的示意圖。
具體實施例方式
本發(fā)明的說明實施例說明如下。為求清晰，并非所有實際實施的特征皆記載于說明書中。當(dāng)然，必須了解的是，在任何實際實施例的研發(fā)過程中，為達(dá)成研發(fā)者的特定目標(biāo)(例如符合系統(tǒng)兼容性和業(yè)務(wù)相關(guān)限制)，必須做出許多特定實施的決定而這些實施方式因個案而異。再者，必須了解的是，此研發(fā)努力可能復(fù)雜而耗時；但盡管如此，因揭示而受惠的本領(lǐng)域技術(shù)人員而言，此乃例行工作。
現(xiàn)在參照附圖以說明本發(fā)明。雖然圖式中以非常精確而明顯的結(jié)構(gòu)及輪廓來說明半導(dǎo)體裝置的不同區(qū)域和結(jié)構(gòu)，但本領(lǐng)域技術(shù)人員可認(rèn)知到實際上這些區(qū)域和結(jié)構(gòu)不如圖式所示那般精確而明顯。此外，相較于制造完成的裝置的特征物或區(qū)域的尺寸，圖式中所說明的不同特征物和摻雜質(zhì)區(qū)域的相對尺寸可能為夸大或縮減者。盡管如此，將所附圖式并入以說明并解釋本發(fā)明的實施例。此處的字眼和詞組應(yīng)以本領(lǐng)域技術(shù)人員對這些字眼和詞組的了解來予以了解并解讀其意義。我們將賦予無特定定義的字眼和詞組(即，異于本領(lǐng)域技術(shù)人員所了解的一般和慣用的定義)前后一致的定義。就具有特殊意義的字眼和詞組(即，本領(lǐng)域技術(shù)人員所了解的意義)而言，此特殊意義將以明確的方式明確地記載于說明書中，如此可直接而毫不含糊地提供這些字眼和詞組特殊意義。
大體而言，本發(fā)明有關(guān)一種在SOI基板的原基板上形成摻雜質(zhì)區(qū)域的方法，以控制形成于該基板上的晶體管的動作特性，以及具有該基板的集成電路裝置。在詳閱本案的后，本領(lǐng)域技術(shù)人員可認(rèn)知到可以利用多種技術(shù)(例如NMOS、PMOS、CMOS)來完成本發(fā)明，并將本發(fā)明應(yīng)用于多種不同型態(tài)的裝置(例如內(nèi)存裝置、微處理器、邏輯裝置等)。再者，本發(fā)明可應(yīng)用在用于多種消費(fèi)性產(chǎn)品的集成電路裝置中，消費(fèi)性產(chǎn)品包括個人計算機(jī)、便攜式計算機(jī)、移動電話、數(shù)字相機(jī)、個人數(shù)字助理以及無線網(wǎng)際網(wǎng)絡(luò)設(shè)備。因此，除非限制條件明確地記載于申請專利范圍中，本發(fā)明不應(yīng)該限制于任何型態(tài)的集成電路裝置。
如第2圖所示，數(shù)個概略說明的晶體管32系設(shè)于SOI基板30上方。在一個實施例中，該SOI基板系由原基板30A、埋藏絕緣層30B、和主動層30C所構(gòu)成。當(dāng)然，第2圖僅顯示整個基板或晶圓的一小部分。原基板30A可摻入P型摻雜質(zhì)材料(例如硼、二氟化硼等等)，且該原基板30A摻雜濃度約為1015ion/cm3。在一個實施例中，埋藏絕緣層30B的厚度變化范圍約介于5至50nm(50至500)或更大，且該埋藏絕緣層30B系由例如二氧化硅所構(gòu)成。然而，除非限制條件明確地記載于申請專利范圍中，建構(gòu)SOI基板30的細(xì)節(jié)不應(yīng)該認(rèn)為是對本發(fā)明的限制條件。
主動層30C厚度變化范圍約介于5至30nm(50至300)，而在NMOS裝置的情況中，該主動層30C可以約1017ions/cm3的濃度標(biāo)準(zhǔn)摻入P型摻雜質(zhì)材料。實務(wù)上，SOI基板30可提供給半導(dǎo)體制造商，其中主動層30C摻入象征性標(biāo)準(zhǔn)的雜質(zhì)材料，例如，約1015ions/cm3的適當(dāng)摻雜質(zhì)材料，即P型或N型摻雜質(zhì)材料。的后，集成電路制造商藉由適當(dāng)?shù)墓庹旨夹g(shù)可執(zhí)行一個或多個植入工藝，以增加主動層30C的摻雜濃度至約1017ions/cm3的適當(dāng)摻雜質(zhì)材料(例如N型或P型摻雜質(zhì)材料)；而當(dāng)需要時，可使用適當(dāng)?shù)墓庹謱?未圖標(biāo))在主動層30C的多個所需區(qū)域以執(zhí)行上述過程。本領(lǐng)域技術(shù)人員可認(rèn)知到不同型態(tài)的晶體管(即，NMOS和PMOS晶體管)將設(shè)于主動層30C中并且位于該主動層30C上方，而此主動層30C則具有分別摻入P型和N型摻雜質(zhì)材料的局部化區(qū)域。
概略說明于第2圖中的晶體管32可由柵極絕緣層、柵極電極、側(cè)壁間隔件和源極/漏極區(qū)域所構(gòu)成，這些組件皆可依已知技術(shù)和材料所形成。如此，在此所述的晶體管32可以是任何于現(xiàn)代集成電路中常見的型態(tài)。
依據(jù)本發(fā)明的一個實施例，摻雜質(zhì)區(qū)域34設(shè)于原基板30A內(nèi)，且數(shù)個晶體管32設(shè)于摻雜質(zhì)區(qū)域34上方的主動層30C中。特別是，如第2圖所示，摻雜質(zhì)區(qū)域34系由隔離區(qū)域36所隔離。在此實施例中，隔離區(qū)域36為溝渠隔離區(qū)域且深度40約為200至500nm，而寬度42約為100至300nm。摻雜質(zhì)區(qū)域34的深度38約為80至100nm，且該摻雜質(zhì)區(qū)域34可以離子植入工藝(細(xì)節(jié)詳述如后)來形成。設(shè)置接點(diǎn)35以由下述方式偏壓摻雜質(zhì)區(qū)域34，以改善設(shè)于摻雜質(zhì)區(qū)域34上方的晶體管32的一個或多個動作特性。
一般，晶圓或基板30可由許多晶粒(die)所構(gòu)成。每晶圓的晶粒數(shù)取決于生產(chǎn)中的產(chǎn)品型態(tài)。就典型的8時晶圓而言，可能有數(shù)百個晶粒形成于基板30上方。晶粒代表產(chǎn)出的集成電路裝置即將形成于基板30的區(qū)域。最終，在裝置工藝完成后，晶粒將分別進(jìn)行測試、封裝，并以完整的集成電路裝置(例如，微處理器、特殊應(yīng)用集成電路、邏輯裝置等等)販賣。
第3圖為依據(jù)本發(fā)明的一個實施例顯示一晶粒31的平面圖，該晶粒31具有數(shù)個設(shè)于其中的摻雜質(zhì)區(qū)域34。晶粒31或集成電路產(chǎn)品可包括一個或數(shù)個摻雜質(zhì)區(qū)域34，每一摻雜質(zhì)區(qū)域34皆具有數(shù)個晶體管32(以方塊示意性地表示)設(shè)于其上。由于第3圖為一平面圖，因為位于第3圖所示的主動層30C下方摻雜質(zhì)區(qū)域34并未顯示于第3圖中，并由系隔離區(qū)域36所定義。亦顯示于第3圖中的是接點(diǎn)35，該接點(diǎn)35可用來與位于其下的摻雜質(zhì)區(qū)域34建立電連接。當(dāng)然，接點(diǎn)35的數(shù)量、尺寸、構(gòu)造與位置可加以變化，例如每一個摻雜質(zhì)區(qū)域34可設(shè)有多個接點(diǎn)35、接點(diǎn)35可設(shè)于靠近摻雜質(zhì)區(qū)域34的中間處等等。如第3圖所示，摻雜質(zhì)區(qū)域34可形成為任何構(gòu)造，例如正方形、矩形、圓形、不規(guī)則形等等。
第2圖中所說明的摻雜質(zhì)區(qū)域34可摻入N型或P型摻雜質(zhì)材料，而所摻入的材料類型系取決于對特定裝置或裝置的特定區(qū)段的考量。例如，在一個實施例中，摻雜質(zhì)區(qū)域34系摻入N型摻雜質(zhì)材料(例如砷或磷)，且所有設(shè)于摻雜質(zhì)區(qū)域34上方的晶體管32為PMOS晶體管。在另一個實施例中，摻雜質(zhì)區(qū)域34系摻入P型摻雜質(zhì)材料(例如硼或二氟化硼)，且所有設(shè)于摻雜質(zhì)區(qū)域34上方的晶體管32為NMOS晶體管。然而，本領(lǐng)域技術(shù)人員在完全閱讀本案的后可認(rèn)知到本發(fā)明亦可應(yīng)用在設(shè)于摻雜質(zhì)區(qū)域34上方晶體管32是由NMOS和PMOS晶體管構(gòu)成的情況下，而與形成摻雜質(zhì)區(qū)域34的雜質(zhì)材料的型態(tài)無關(guān)。
再者，所有設(shè)于晶粒31中的摻雜質(zhì)區(qū)域34無需由相同類型的摻雜質(zhì)材料來形成。也就是，晶粒31可有一個或多個摻入N型摻雜質(zhì)材料的摻雜質(zhì)區(qū)域34和一個或多個摻入P型摻雜質(zhì)材料的摻雜質(zhì)區(qū)域34。第4圖顯示本發(fā)明的一實施例，其中摻雜質(zhì)區(qū)域34N系毗鄰P型摻雜質(zhì)區(qū)域34P而設(shè)于原基板30A中。摻雜質(zhì)區(qū)域34N、34P系彼此電性隔離，并藉由隔離區(qū)域36而與周圍結(jié)構(gòu)隔離。分離的接點(diǎn)35N、35P分別用來接觸摻雜質(zhì)區(qū)域34N、34P容后詳述。在一個實施例中，設(shè)于摻雜質(zhì)區(qū)域34N上方的數(shù)個晶體管32P的每一者皆為PMOS晶體管，且設(shè)于摻雜質(zhì)區(qū)域34P上方的每一個晶體管32N皆為NMOS晶體管。當(dāng)然，如先前所述，在本發(fā)明的某些實施例中，兩個型態(tài)的晶體管(即NMOS和PMOS)可設(shè)于每一個摻雜質(zhì)區(qū)域34N、34P的上方。設(shè)于每一個摻雜質(zhì)區(qū)域34上方的晶體管將依據(jù)制造中的產(chǎn)品以及對完成的集成電路裝置的動作特性的所需沖擊而變化。
上述的摻雜質(zhì)區(qū)域34可利用多種流程、以多種技術(shù)來形成。摻雜質(zhì)區(qū)域34可藉由執(zhí)行離子植入工藝來形成，在摻雜質(zhì)劑量范圍介于1e14至1e16ions/cm2之間條件下執(zhí)行離子植入工藝，可產(chǎn)生具有摻雜濃度約10e18至10e20ions/cm3的摻雜質(zhì)區(qū)域34。離子植入工藝的植入能量取決于植入摻雜質(zhì)的種類。例如，就N型摻雜質(zhì)材料(例如，砷)而言，植入能量的范圍可約介于100至300keV。就P型摻雜質(zhì)材料(例如，硼)而言，植入能量的范圍可約介于30至100keV。再者，若需要的話，摻雜質(zhì)區(qū)域34的摻雜濃度標(biāo)準(zhǔn)(ions/cm3)可改變，即多個摻雜質(zhì)區(qū)域34可具有不同的摻雜濃度標(biāo)準(zhǔn)。
溝渠隔離區(qū)域36可以多種已知的技術(shù)來形成。例如，可執(zhí)行一個或多個非等向性蝕刻工藝，以形成穿過主動層30C、埋藏絕緣層30B并且穿入原基板30A的起始溝渠。然后，溝渠可填充有適當(dāng)?shù)慕^緣材料，如二氧化硅。在一個說明的實施例中，隔離區(qū)域36延伸越過摻雜質(zhì)區(qū)域34的深度38約20至100nm的距離43(第2圖)。可利用多種形成接點(diǎn)的現(xiàn)有方法和材料，將接點(diǎn)35形成于集成電路裝置的不同結(jié)構(gòu)中。例如，接點(diǎn)35可由鎢所構(gòu)成。
形成摻雜質(zhì)區(qū)域34和隔離區(qū)域36所使用的流程可依據(jù)制造中的裝置而改變。例如，若決定在原基板30A中只形成N型摻雜質(zhì)區(qū)域34，則可執(zhí)行毯覆式(blanket)離子植入工藝，以形成橫越整個原基板30A的N型摻雜質(zhì)區(qū)域。然后，在每一個個別晶粒31的特定區(qū)域形成隔離區(qū)域36，以定義特定摻雜質(zhì)區(qū)域34。也就是，因為只有N型摻雜質(zhì)區(qū)域34形成，整個原基板30A可植入N型摻雜質(zhì)材料，而且隔離區(qū)域36可用來定義摻雜質(zhì)區(qū)域34。另外，若需要的話，可在執(zhí)行橫越整個原基板30A的毯覆式離子植入工藝之前形成隔離區(qū)域36。在摻雜質(zhì)區(qū)域34和晶體管32形成后，可形成接點(diǎn)35以提供電連接至定義于原基板30A中的摻雜質(zhì)區(qū)域34。類似工藝可運(yùn)用于只有P型摻雜質(zhì)區(qū)域34待形成于原基板30A的情形中。
在N型和P型摻雜質(zhì)區(qū)域34皆設(shè)于橫越晶粒31或基板30的多個位置的情況下，可使用多個遮光層(未圖標(biāo))以在進(jìn)行N型或P型離子植入步驟的情況下對適當(dāng)區(qū)域產(chǎn)生遮蔽作用(shield)。就先前的情況而言，隔離區(qū)域36可在植入步驟執(zhí)行前或執(zhí)行后形成。此外，摻雜質(zhì)區(qū)域34可藉由植入離子以穿越埋藏絕緣層30B來形成，或者在埋藏絕緣層30B形成之前，藉由植入離子以穿入原基板30A來形成該摻雜質(zhì)區(qū)域。
本發(fā)明可用來動態(tài)地控制集成電路裝置的至少某些態(tài)樣的動作特性。例如，當(dāng)今的微處理器可由約3千萬個晶體管所構(gòu)成。然而，在任何給定時間，至少在某些情況下，只有1百萬個或更少的晶體管可動作，即打開和關(guān)閉開關(guān)。因此，增加主動晶體管的動作頻率或切換速度是重要的。在同時，需要降低非主動晶體管的漏電流。藉由隔離多種晶體管并使用在此所揭示的方法和結(jié)構(gòu)可達(dá)成降低非主動晶體管的漏電流。
例如，在一個實施例中，顯示于第2圖中的摻雜質(zhì)區(qū)域34系摻入N型摻雜質(zhì)材料，且晶體管32為PMOS晶體管，施加正電壓(+VA)至N型摻雜質(zhì)區(qū)域34將傾向于增加PMOS晶體管32的臨界電壓(VT)。接著，此施加正電壓至N型摻雜質(zhì)區(qū)域34將傾向于降低PMOS裝置的漏電流。此一可控制性非常重要至少對特定時間周期，集成電路裝置的一些PMOS晶體管為非主動。當(dāng)然，本領(lǐng)域技術(shù)人員在完全閱讀本案后可了解，施加于N型摻雜質(zhì)區(qū)域34的正電壓(+VA)相對于漏極電壓(Vdd)為正。
在另一方面，施加負(fù)電壓(-VA)至N型摻雜質(zhì)區(qū)域34將傾向于降低設(shè)于N型摻雜質(zhì)區(qū)域34上的PMOS晶體管32的臨界電壓(VT)。接著，此施加負(fù)電壓至N型摻雜質(zhì)區(qū)域34將傾向于增加PMOS晶體管32的切換頻率。當(dāng)一些PMOS晶體管為主動的，或相對于完成的集成電路裝置的最終性能標(biāo)準(zhǔn)為關(guān)鍵途徑(critical)的一部分時，此一型態(tài)的控制是需要的。
在以下情形中，顯示于第2圖中的摻雜質(zhì)區(qū)域34摻入P型摻雜質(zhì)材料，且晶體管32為NMOS晶體管，施加正電壓(+VA)將傾向于降低NMOS晶體管的臨界電壓(VT)。因此，NMOS晶體管32將傾向于呈現(xiàn)較快的切換速率。施加負(fù)電壓(-VA)至P型摻雜質(zhì)區(qū)域34將傾向于增加設(shè)于P型摻雜質(zhì)區(qū)域34上方的NMOS晶體管32的臨界電壓(VT)。依次，此將傾向于降低NMOS晶體管32的離線漏電流。
在一個實施例中，只有PMOS晶體管設(shè)于N型摻雜質(zhì)區(qū)域34，且只有NMOS裝置設(shè)于P型摻雜質(zhì)區(qū)域34上方。包含PMOS和NMOS裝置的電子電路仍可藉由適當(dāng)?shù)慕泳€連接(未圖標(biāo))而形成。然而，在某些情況中，PMOS和NMOS裝置皆可設(shè)于單一摻雜質(zhì)區(qū)域34上方。例如，情形可能是設(shè)于P型摻雜質(zhì)區(qū)域34上方的大多數(shù)晶體管32為NMOS裝置，而其余為PMOS裝置。在那情形中，外加電壓(±VA)可以上述方式施加于P型摻雜質(zhì)區(qū)域34以控制設(shè)于其上的NMOS晶體管32。我們相信正電壓(+VA)施加于摻雜質(zhì)區(qū)域34將傾向于增加設(shè)于P型摻雜質(zhì)區(qū)域34上方的PMOS裝置的臨界電壓(VT)，且外加負(fù)電壓(-VA)將傾向于降低PMOS裝置的臨界電壓(VT)。然而，我們亦相信由于外加電壓(±VA)，相對于設(shè)在P型摻雜質(zhì)區(qū)域34上方的PMOS晶體管而達(dá)成的動作好處將多少因PMOS晶體管的功函數(shù)的增加而抵消。類似的推理適用于設(shè)在N型摻雜質(zhì)區(qū)域34上方的NMOS裝置。
外加電壓(VA)的強(qiáng)度和極性可依據(jù)特定裝置而改變。一般，用于裝置的外加電壓(VA)可為落入某一范圍之內(nèi)，此范圍包含裝置的漏極電壓的正負(fù)值，即±Vdd。舉一特例，當(dāng)Vdd＝1.2V時，外加的正電壓(VA)的范圍可介于+0.6至0.08伏特，至于外加的負(fù)電壓(-VA)的范圍介于-0.6至-0.08伏特。此外，外加電壓(VA)的強(qiáng)度可依據(jù)討論中的裝置(即NMOS，PMOS)型態(tài)而改變。然而，我們必須了解到這些電壓標(biāo)準(zhǔn)在本質(zhì)上是有代表性的，但除非限制條件明確地記載于申請專利范圍中，這些電壓標(biāo)準(zhǔn)不應(yīng)該認(rèn)為是本發(fā)明的限制條件。
利用本發(fā)明，施加電壓(±VA)至一個或多個設(shè)于集成電路產(chǎn)品中的摻雜質(zhì)區(qū)域34，以動態(tài)地控制集成電路產(chǎn)品的多種晶體管32的臨界電壓(VT)，藉此控制集成電路產(chǎn)品的電性特性(electricalcharacteristic)。在許多方面是需要此一能力。例如，在某些產(chǎn)品應(yīng)用中，低漏電流和功率消耗有其重要性(例如，行動計算和通訊應(yīng)用)。在這些場合中，某些或所有用來制造最終消費(fèi)性產(chǎn)品的多種晶體管(這些晶體管為完成的集成電路產(chǎn)品的一部分，諸如微處理器、數(shù)字信號處理器、ASIC等等)的臨界電壓(VT)可增加或設(shè)定在相當(dāng)高值，藉以降低漏電流和功率消耗。相反地，在動作性能為最大考量的應(yīng)用(例如，高階服務(wù)器、工作站、桌上型計算機(jī)等等)中，某些或所有包括完成的集成電路產(chǎn)品的多種晶體管的臨界電壓(VT)可降低或設(shè)定在相當(dāng)?shù)椭?，藉以增加特定集成電路產(chǎn)品的動作頻率或速度。
在一個實施例中，施加于一個或多個摻雜質(zhì)區(qū)域34的外加電壓(VA)可由制造商依據(jù)最終消費(fèi)性產(chǎn)品所需的動作特性來決定。例如，原始設(shè)備制造商(original equipment manufacturer，OEM)可設(shè)有待安裝于消費(fèi)性產(chǎn)品(例如，高階服務(wù)器、移動電話、便攜式計算機(jī))的集成電路產(chǎn)品(例如，微處理器、數(shù)字信號處理器、特殊應(yīng)用集成電路產(chǎn)品、內(nèi)存陣列等等)。依據(jù)最終消費(fèi)性產(chǎn)品(例如，便攜式計算機(jī))的所需性能特性，OEM可將集成電路產(chǎn)品的特定組件熔接在一起，以傾向于呈現(xiàn)所需的特性。例如，在數(shù)字信號處理器(digital signalprocessor，DSP)可開發(fā)為移動電話應(yīng)用的場合中，OEM可熔接或以線連接至DSP，如此所需電壓(±VA)施加于所需摻雜質(zhì)區(qū)域34，藉此使包括DSP的某些或全部晶體管32呈現(xiàn)低漏電流和低功率消耗。在另一個例子中，高性能服務(wù)器的OEM可熔接或線接微處理器，使得所需電壓(±VA)施加于所需摻雜質(zhì)區(qū)域34，以激活服務(wù)器之內(nèi)的一個或多個微處理器或ASIC的某些或全部晶體管32，而呈現(xiàn)非常高的動作速度特性。此一能力使OEM在提供呈現(xiàn)出所需電性特性的消費(fèi)性產(chǎn)品時具有較高的彈性，并使OEM可相對于多種型態(tài)的產(chǎn)品適應(yīng)消費(fèi)者需求的變化時具有較高的彈性。用來在集成電路產(chǎn)品之內(nèi)熔接或線接集成電路產(chǎn)品，以使適當(dāng)電壓(VA)施加于適當(dāng)摻雜質(zhì)區(qū)域34的步驟對本領(lǐng)域技術(shù)人員而言是已知的。
在另一個實施例中，本發(fā)明是關(guān)于一種集成電路產(chǎn)品，其中包括集成電路產(chǎn)品(例如，微處理器、DSP等等)的某些或全部晶體管的臨界電壓(VT)可依據(jù)集成電路產(chǎn)品和/或最終消費(fèi)性裝置的電流動作條件受到控制或改變。也就是，施加于集成電路產(chǎn)品之內(nèi)的一個或多個摻雜質(zhì)區(qū)域34的電壓(±VA)可依據(jù)集成電路產(chǎn)品和/或最終消費(fèi)性裝置的電流動作條件來改變或控制。例如，以便攜式計算機(jī)而言，當(dāng)計算機(jī)為實質(zhì)上閑置(idle)時，可施加電壓(±VA)于一些或所有的摻雜質(zhì)區(qū)域34，以在集成電路產(chǎn)品(例如，微處理器)之內(nèi)增加設(shè)于多種摻雜質(zhì)區(qū)域34上方的晶體管32(NMOS和/或PMOS晶體管)的臨界電壓(VT)，如此可降低集成電路產(chǎn)品的漏電流和功率消耗，藉此節(jié)省電池資源。另一種情形當(dāng)便攜式計算機(jī)確實地使用應(yīng)用程序，以至少高于上述某些活動(activity)的預(yù)選標(biāo)準(zhǔn)所施加于某些或全部集成電路產(chǎn)品的摻雜質(zhì)區(qū)域34的電壓(±VA)可改變，使設(shè)于摻雜質(zhì)區(qū)域34上方的某些或全部晶體管32的臨界電壓(VT)可降低，藉此傾向于增加集成電路產(chǎn)品的動作頻率和最終消費(fèi)性產(chǎn)品的速度。簡而言的，在此實施例中，產(chǎn)品具有模式選擇能力，其中最終消費(fèi)性裝置和在最終消費(fèi)性裝置之內(nèi)的集成電路產(chǎn)品的所需電性性能特性可依據(jù)最終消費(fèi)性產(chǎn)品(例如，便攜式計算機(jī)、高階服務(wù)器、桌上型計算機(jī)、移動電話等等)的實時或接近實時的動作特性而改變。
進(jìn)一步詳細(xì)的控制演繹法亦可于上下文中使用。例如，在上述便攜式計算機(jī)的情形中，當(dāng)便攜式計算機(jī)系感應(yīng)到或決定應(yīng)用程序(例如，Microsoft Word)正在執(zhí)行時，可以調(diào)整外加電壓(±VA)以增加便攜式計算機(jī)的速度。然而，在某些情況下，我們可能希望避免選擇”高性能“模式的動作。例如，控制演繹法可在下列情形中建立若便攜式計算機(jī)的電池殘余的電力降到太低，此時”高性能“模式則無法適用于便攜式計算機(jī)。
第5圖為用來說明系統(tǒng)60的示意性方塊圖，該系統(tǒng)60系示利用本發(fā)明。如在此所顯示者，系統(tǒng)60包括控制器62，該控制器62系動作上耦合至集成電路產(chǎn)品64，而該集成電路產(chǎn)品64為完成的消費(fèi)性產(chǎn)品66的一部分。第5圖亦示意性地顯示數(shù)個摻雜質(zhì)區(qū)域34。集成電路產(chǎn)品64用來表示種類眾多的集成電路產(chǎn)品，例如微處理器、DSP、ASIC、內(nèi)存陣列、邏輯裝置等等。因此，集成電路產(chǎn)品64的特定型態(tài)不應(yīng)視為本發(fā)明的限制條件，除非此一限制條件明確地記載于申請專利范圍中。此外，第5圖顯示單一集成電路產(chǎn)品64，應(yīng)了解的是，第5圖所顯示的是代表出現(xiàn)在消費(fèi)性產(chǎn)品66中的一個或更多個集成電路產(chǎn)品64。
我們亦應(yīng)了解第5圖中的消費(fèi)性產(chǎn)品66代表可采用集成電路產(chǎn)品64的任何型態(tài)的產(chǎn)品(例如，個人計算機(jī)、服務(wù)器、移動電話、便攜式計算機(jī)、數(shù)字相機(jī)等等)。因此，消費(fèi)性產(chǎn)品的特定型態(tài)不應(yīng)視為限制條件，除非此一限制條件明確地記載于申請專利范圍中。
一般，控制器62是用來感應(yīng)或具有消費(fèi)性產(chǎn)品66之內(nèi)的集成電路產(chǎn)品64的動作活動。依據(jù)感應(yīng)到的或偵測到的集成電路產(chǎn)品64的活動量，控制器62可從電源供應(yīng)器68供應(yīng)適當(dāng)電壓(±VA)至一個或更多個設(shè)于集成電路產(chǎn)品64的摻雜質(zhì)區(qū)域34，以將集成電路產(chǎn)品64的電性性能特性(即性能模式)調(diào)整至最適合集成電路產(chǎn)品64的感應(yīng)到的活動量的性能標(biāo)準(zhǔn)。例如，在此說明情形中，當(dāng)集成電路產(chǎn)品64為微處理器時，控制器62可感應(yīng)(或具有)在給定的時間周期內(nèi)微處理器存取或需要執(zhí)行指令的次數(shù)。依據(jù)多種控制規(guī)則(因特定的集成電路產(chǎn)品和用于其中的特定應(yīng)用而異)，若感應(yīng)到的存取率超過預(yù)選限制，則控制器62可將集成電路產(chǎn)品64切換至”高性能“動作模式。為此，控制器62可執(zhí)行指令，以將待施加的適當(dāng)外加電壓(±VA)賦予集成電路產(chǎn)品64之內(nèi)的至少一摻雜質(zhì)區(qū)域34。若微處理器的存取率落后特定預(yù)選限制，則控制器62可調(diào)整施加于一個或更多個摻雜質(zhì)區(qū)域34的電壓(±VA)，使得集成電路產(chǎn)品64進(jìn)入”省電“模式。
控制器62所做的動作可由硬件或軟件或兩者的結(jié)合來完成。在說明實施例中，控制器62是邏輯電路的集合，而邏輯電路可處理適當(dāng)?shù)能浖酝瓿稍诖怂龅墓δ堋Ｄ蔷褪钦f，控制器62可偵測所需的動作模式(依據(jù)預(yù)定、程序化的演繹法)，并調(diào)整施予摻雜質(zhì)區(qū)域34的外加偏壓(±VA)以達(dá)成所需的動作模式。在說明的實施例中，控制器62為集成電路產(chǎn)品64的一部分。然而，在其它實施例中亦可行。例如，控制器62可以是消費(fèi)性產(chǎn)品66之內(nèi)的個別集成電路產(chǎn)品(未圖標(biāo)，即控制器芯片組或類似產(chǎn)品)的一部分。同理，電源供應(yīng)器68說明為集成電路產(chǎn)品64的一部分。然而，本領(lǐng)域技術(shù)人員可認(rèn)知到電源供應(yīng)器68可來自于外部電源或電源產(chǎn)生器。
本發(fā)明的部分內(nèi)容與其對應(yīng)詳述將以軟件、演繹法和計算機(jī)內(nèi)存之內(nèi)的資料位上的象征性動作表述來表示。藉由這些敘述和表述，本領(lǐng)域技術(shù)人員可將其工作內(nèi)容有效地傳遞給其它本領(lǐng)域技術(shù)人員。如在此所使用或一般常用的用語，演繹法系設(shè)想產(chǎn)生所需結(jié)果的前后自我一致的步驟順序。這些步驟需要物理量的物理操縱。通常(但非必要)，這些數(shù)量采取以可儲存、轉(zhuǎn)移、組合、比較或操縱光學(xué)、電性、或磁性信號的形式。將這些信號參照為位、數(shù)值、組件、符號、字符、用語、數(shù)字或類似者已證明有時方便，主要是因為經(jīng)常使用。
然而，應(yīng)該了解的是，所有這些用語和類似用語系與適當(dāng)物理量相關(guān)，并且僅是有助于標(biāo)示這些數(shù)量。除非特別說明，或在討論中是顯而易見的，這些用語，例如”處理(processing)”、”以計算機(jī)計算(computing)“、”計算(calculating)”、”決定(determining)”、”顯示(displaying)”或類似用語意指計算機(jī)系統(tǒng)或類似電子計算裝置的動作或程序，而這些動作或程序系將代表計算機(jī)系統(tǒng)的緩存器及內(nèi)存之內(nèi)的物理、電子數(shù)量的資料，操縱和轉(zhuǎn)換為代表類似于計算機(jī)系統(tǒng)內(nèi)存、緩存器或其它如信息儲存、傳輸或顯示裝置之內(nèi)的物理量的資料。
本發(fā)明是關(guān)于一種SOI基板30，該SOI基板30具有數(shù)個晶體管32，設(shè)于基板30上方；以及一機(jī)制，用來改變或控制至少某些設(shè)于摻雜質(zhì)區(qū)域34上方的數(shù)個晶體管32的臨界電壓。在所揭露的實施例中，控制晶體管32的臨界電壓的機(jī)制包括摻雜質(zhì)區(qū)域34和接點(diǎn)35。
本發(fā)明關(guān)于多種在SOI基板的原基板上形成摻雜質(zhì)區(qū)域以控制形成于該基板上的晶體管的動作特性的方法，以及具有該基板的集成電路裝置。在一個實施例中，該方法包括提供SOI基板，該SOI基板系由主動層、埋藏絕緣層、和原基板所構(gòu)成；在主動層下方的原基板中形成摻雜質(zhì)區(qū)域；在摻雜質(zhì)區(qū)域上方某區(qū)域中，于SOI基板上方形成數(shù)個晶體管；以及形成至摻雜質(zhì)區(qū)域的接點(diǎn)。在另一實施例中，該方法包括施加電壓至摻雜質(zhì)區(qū)域，以改變數(shù)個晶體管中至少其中之一的臨界電壓。在另一實施例中，在由單一產(chǎn)物晶粒所界定的區(qū)域中，于原基板30A中形成數(shù)個摻雜質(zhì)區(qū)域34，且數(shù)個晶體管32設(shè)于數(shù)個摻雜質(zhì)區(qū)域34的每一者上方。如此處所述，多種電壓可施加至摻雜質(zhì)區(qū)域34之一者或更多者，以改變設(shè)于摻雜質(zhì)區(qū)域34上方晶體管32之一者或更多者的動作特性。
在另一實施例中，該方法包括提供由至少一集成電路產(chǎn)品所構(gòu)成的消費(fèi)性產(chǎn)品，集成電路產(chǎn)品則由設(shè)于SOI基板的主動層中的數(shù)個晶體管所構(gòu)成，SOI基板的主動層位于設(shè)在SOI基板的原基板中摻雜質(zhì)區(qū)域上方，摻雜質(zhì)區(qū)域設(shè)于主動層下方；感應(yīng)集成電路產(chǎn)品的活動量；以及施加某一強(qiáng)度和極性的電壓至摻雜質(zhì)區(qū)域，外加電壓的強(qiáng)度和極性取決于感應(yīng)到的集成電路產(chǎn)品的活動量。
以上所揭示的實施例僅用來說明，受惠于此處揭示內(nèi)容的本領(lǐng)域技術(shù)人員可以不同但對其顯然為等效的方式來修正并實施本發(fā)明。例如，以上方法的步驟可依不同順序來執(zhí)行。再者，除了以下的申請專利范圍外，我們無意對在此所示的構(gòu)造或設(shè)計做限制。因此，很明顯的，可對上述特定實施例做改變或修飾，而且此改變和修飾仍不脫離本發(fā)明的范疇和精神。于是，所尋求的保護(hù)系界定于以下的權(quán)利要求范圍。
權(quán)利要求
1.一種方法，包括提供SOI基板(30)，該SOI基板(30)系由主動層(30C)、埋藏絕緣層(30B)、和原基板(30A)所構(gòu)成；在該主動層(30C)下方的原基板(30A)中形成摻雜質(zhì)區(qū)域(34)；在該摻雜質(zhì)區(qū)域(34)上方的區(qū)域中，于該SOI基板(30)上方形成數(shù)個晶體管(32)；以及形成接點(diǎn)(35)至該摻雜質(zhì)區(qū)域(34)。
2.如權(quán)利要求1所述的方法，復(fù)包括施加電壓至該摻雜質(zhì)區(qū)域(34)，以改變該數(shù)個晶體管(32)中的至少其中之一的臨界電壓。
3.如權(quán)利要求1所述的方法，其中，該主動層(30C)和該摻雜質(zhì)區(qū)域(34)系摻入相同類型的摻雜質(zhì)。
4.如權(quán)利要求1所述的方法，其中，該主動層(30C)和該摻雜質(zhì)區(qū)(34)域系摻入不同類型的摻雜質(zhì)。
5.如權(quán)利要求1所述的方法，其中，在該摻雜質(zhì)區(qū)域(34)上方的區(qū)域中，于該SOI基板(30)上方形成數(shù)個晶體管(32)系包括在該摻雜質(zhì)區(qū)域(34)上方的區(qū)域中，于該SOI基板上方形成數(shù)個NMOS和PMOS晶體管(32)。
6.如權(quán)利要求1所述的方法，其中，該摻雜質(zhì)區(qū)域(34)摻入N型摻雜質(zhì)材料，且其中該數(shù)個晶體管(32)中大多數(shù)為PMOS晶體管。
7.如權(quán)利要求1所述的方法，其中，該摻雜質(zhì)區(qū)域(34)摻入P型摻雜質(zhì)材料，且其中該數(shù)個晶體管(32)中大多數(shù)為NMOS晶體管。
8.如權(quán)利要求1所述的方法，其中，該摻雜質(zhì)區(qū)域(34)摻入N型摻雜質(zhì)材料，且其中該數(shù)個晶體管(32)僅由PMOS晶體管所構(gòu)成。
9.如權(quán)利要求1所述的方法，其中，該摻雜質(zhì)區(qū)域(34)摻入P型摻雜質(zhì)材料，且其中該數(shù)個晶體管(32)僅由NMOS晶體管所構(gòu)成。
10.如權(quán)利要求1所述的方法，其中，在該原基板(30A)中的摻雜質(zhì)區(qū)域(34)系以大于該摻雜質(zhì)區(qū)域的深度延伸穿過該主動層(30C)、該埋藏絕緣層(30B)并延伸穿入該原基板(30A)中的隔離區(qū)域(36)所定義。
11.如權(quán)利要求1所述的方法，其中，在該原基板(30A)中形成摻雜質(zhì)區(qū)域(34)包括于該原基板(30A)中形成數(shù)個摻雜質(zhì)區(qū)域(34)。
12.如權(quán)利要求1所述的方法，其中，在該原基板(30A)中形成摻雜質(zhì)區(qū)域(34)包括執(zhí)行離子植入工藝以形成該摻雜質(zhì)區(qū)域(34)。
13.如權(quán)利要求1所述的方法，其中，在該原基板(30A)中形成摻雜質(zhì)區(qū)域(34)包括以摻雜質(zhì)劑量范圍介于1e14至1e16ions/cm2之間的摻雜質(zhì)材料執(zhí)行離子植入工藝。
14.如權(quán)利要求1所述的方法，其中，在該原基板(30A)中形成摻雜質(zhì)區(qū)域(34)另包括在由產(chǎn)物晶粒所界定的區(qū)域中，于該原基板(30A)中形成數(shù)個摻雜質(zhì)區(qū)域(34)，且其中數(shù)個晶體管(32)系設(shè)于該數(shù)個摻雜質(zhì)區(qū)域(34)的每一者上方。
15.如權(quán)利要求14所述的方法，其中，形成數(shù)個摻雜質(zhì)區(qū)域(34)包括形成至少一個N型摻雜質(zhì)區(qū)域(34)和至少一個P型摻雜質(zhì)區(qū)域(34)。
16.如權(quán)利要求14所述的方法，還包括在各該多個摻雜區(qū)域形成接點(diǎn)(35)。
17.如權(quán)利要求2所述的方法，其中，該數(shù)個晶體管(32)由至少一些PMOS晶體管所構(gòu)成，且該摻雜質(zhì)區(qū)域(34)摻入N型摻雜質(zhì)材料，并且其中施加電壓至該摻雜質(zhì)區(qū)域，以改變該晶體管(32)中至少其中之一的臨界電壓包括施加正電壓至該N型摻雜質(zhì)區(qū)域，以增加該P(yáng)MOS晶體管中至少某些PMOS晶體管的臨界電壓。
18.如權(quán)利要求2所述的方法，其中，該數(shù)個晶體管(32)由至少一些NMOS晶體管所構(gòu)成，且該摻雜質(zhì)區(qū)域(34)摻入P型摻雜質(zhì)材料，并且其中施加電壓至該摻雜質(zhì)區(qū)域(34)，以改變該晶體管中至少其中之一的臨界電壓包括施加正電壓至該P(yáng)型摻雜質(zhì)區(qū)域以降低該NMOS晶體管中至少某些NMOS晶體管的臨界電壓。
19.如權(quán)利要求2所述的方法，其中，該數(shù)個晶體管由至少一些PMOS晶體管所構(gòu)成，且該摻雜質(zhì)區(qū)域(34)摻入N型摻雜質(zhì)材料，并且其中施加電壓至該摻雜質(zhì)區(qū)域(34)，以改變該晶體管中至少其中之一的臨界電壓包括施加負(fù)電壓至該N型摻雜質(zhì)區(qū)域以降低該P(yáng)MOS晶體管中至少某些PMOS晶體管的臨界電壓。
20.如權(quán)利要求2所述的方法，其中，該數(shù)個晶體管(32)由至少一些NMOS晶體管所構(gòu)成，且該摻雜質(zhì)區(qū)域(34)摻入P型摻雜質(zhì)材料，并且其中施加電壓至該摻雜質(zhì)區(qū)域，以改變該晶體管中至少其中之一的臨界電壓包括施加負(fù)電壓至該P(yáng)型摻雜質(zhì)區(qū)域以增加該NMOS晶體管中至少某些NMOS晶體管的臨界電壓。
21.一種方法，包括提供消費(fèi)性產(chǎn)品(64)，該消費(fèi)性產(chǎn)品(64)由至少一個集成電路產(chǎn)品所構(gòu)成，該集成電路產(chǎn)品則由數(shù)個晶體管(32)所構(gòu)成，該等晶體管(32)設(shè)于SOI基板(30)的主動層(30A)中，該SOI基板的主動層(30A)位于設(shè)在該SOI基板的原基板(30A)中的摻雜質(zhì)區(qū)域(34)上方，該摻雜質(zhì)區(qū)域(34)設(shè)于該主動層(30C)下方；感應(yīng)該集成電路產(chǎn)品(64)的活動量；以及施加某一強(qiáng)度和極性的電壓至該摻雜質(zhì)區(qū)域(34)，該外加電壓的強(qiáng)度和極性取決于該感應(yīng)到的集成電路產(chǎn)品(64)的活動量。
22.如權(quán)利要求21所述的方法，其中，提供消費(fèi)性產(chǎn)品包括提供個人計算機(jī)、便攜式計算機(jī)、移動電話、數(shù)字相機(jī)、個人數(shù)字助理、以及無線網(wǎng)際網(wǎng)絡(luò)設(shè)備中至少其中之一。
23.如權(quán)利要求21所述的方法，其中，該集成電路產(chǎn)品(64)是由微處理器、數(shù)字信號處理器、特殊應(yīng)用集成電路產(chǎn)品、內(nèi)存陣列、以及邏輯裝置中至少其中之一所構(gòu)成。
24.如權(quán)利要求21所述的方法，其中，感應(yīng)該集成電路產(chǎn)品(64)的活動量包括感應(yīng)該集成電路產(chǎn)品執(zhí)行其延伸功能的速率。
25.如權(quán)利要求21所述的方法，其中，施加某一強(qiáng)度和極性的電壓至該摻雜質(zhì)區(qū)域(34)，該外加電壓的強(qiáng)度和極性取決于該感應(yīng)到的集成電路產(chǎn)品(64)的活動量，包括施加某一強(qiáng)度和極性的電壓至該摻雜質(zhì)區(qū)域(34)，以改變該數(shù)個設(shè)于該摻雜質(zhì)區(qū)域(34)上方的晶體管(32)中至少其中之一的臨界電壓，該外加電壓的強(qiáng)度和極性取決于該感應(yīng)到的集成電路產(chǎn)品的活動量。
全文摘要
在一說明實施例中，一種方法包括提供由主動層、埋藏絕緣層、和原基板所構(gòu)成的SOI基板；在該主動層下方的原基板中形成摻雜質(zhì)區(qū)域；在該摻雜質(zhì)區(qū)域上方的區(qū)域中，于該SOI基板上方形成數(shù)個晶體管；以及施加電壓至該摻雜質(zhì)區(qū)域，以改變該數(shù)個晶體管中至少其中之一的臨界電壓。在另一說明實施例中，該方法包括提供由至少一集成電路產(chǎn)品所構(gòu)成的消費(fèi)性產(chǎn)品，該集成電路產(chǎn)品則由數(shù)個設(shè)于SOI基板的主動層中的晶體管所構(gòu)成，該SOI基板的主動層位于設(shè)在該SOI基板的原基板中的摻雜質(zhì)區(qū)域上方，該摻雜質(zhì)區(qū)域設(shè)于該主動層下方；感應(yīng)該集成電路產(chǎn)品的活動量；以及施加某一強(qiáng)度和極性的電壓至該摻雜質(zhì)區(qū)域，該外加電壓的強(qiáng)度和極性取決于該感應(yīng)到的集成電路產(chǎn)品的活動量。
文檔編號H01L21/8238GK1659710SQ03813552
公開日2005年8月24日 申請日期2003年5月28日 優(yōu)先權(quán)日2002年6月11日
發(fā)明者D·J·維斯特斯, A·C·魏, M·B·福塞利爾 申請人:先進(jìn)微裝置公司