專利名稱：形成多層低介電常數(shù)雙鑲嵌連線的制程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)一種雙鑲嵌(dual damascene)制程及結(jié)構(gòu)，特別是關(guān)于一種形成多層低介電常數(shù)銅雙鑲嵌連線(multi-layer low-k dielectric Cudual damascene Interconnect)的制程。
背景技術(shù)：
由于積體電路(IC)的制程發(fā)展進(jìn)步快速，IC中的元件為達(dá)到高密度化，元件的尺寸不斷地縮小，因?yàn)镮C元件的高密度化和尺寸的縮小，需要更先進(jìn)的導(dǎo)線結(jié)構(gòu)和傳輸性能更佳的新材料，因此以銅作為導(dǎo)體的材料來(lái)取代原有的鋁導(dǎo)線。由于IC元件的高密度，使得制程工作的難度提高，于是一種雙鑲嵌制程及結(jié)構(gòu)發(fā)展出來(lái)，因?yàn)殡p鑲嵌的制程提供制程單純化的優(yōu)點(diǎn)，因而降低制程工作的難度。
一般而言，雙鑲嵌的制程具有單純化的優(yōu)點(diǎn)，可以減少制程的步驟，而以銅作為導(dǎo)體的材料能夠有效的降低導(dǎo)線的電阻。但是在極高密度的IC中，銅制程雙鑲嵌連線仍然因?yàn)閷娱g介電層(Inter-Layer Dielectric；ILD)的高等效介電常數(shù)，而導(dǎo)致高的電阻-電容(RC)延遲，因而造成IC的動(dòng)作速度延遲的結(jié)果，因此需要降低介電層的介電常數(shù)，以解決IC的速度延遲的問(wèn)題。
使用低介電常數(shù)的材料作為層間介電層可以降低雙鑲嵌連線的有效介電常數(shù)。例如Zhao等人在美國(guó)專利第6,100,184號(hào)中，沉積二低介電常數(shù)介電層及一蝕刻停止(etch-stop)介電層在該二低介電常數(shù)介電層之間，然后再蝕刻該二低介電常數(shù)介電層，以形成雙鑲嵌通孔(via hole)及填充銅導(dǎo)體塞。不過(guò)，此法的介電常數(shù)的降低受到限制。原因之一是該二低介電常數(shù)介電層之間的蝕刻停止介電層的介電常數(shù)較高，因而增加總介電常數(shù)。另一原因是更低介電常數(shù)的材料無(wú)法適用此制程。
Kitch在美國(guó)專利第6,143,641號(hào)中，提出另一種雙鑲嵌制程，在一介電層中完成銅雙鑲嵌后，除去該介電層，另行填入低介電常數(shù)的介電層。此法雖然可能更進(jìn)一步降低有效的介電常數(shù)，卻使得制程更加復(fù)雜，而且，同樣地，更低介電常數(shù)的材料無(wú)法適用此制程。
在低介電常數(shù)材料中，氧化物玻璃(例如FSG)的介電常數(shù)約為3.5，化學(xué)氣相沉積氧化物(例如SiOC)的介電常數(shù)在2.5-3之間，而旋涂(spin-on)低介電常數(shù)介電質(zhì)最低，其介電常數(shù)低于2.5。傳統(tǒng)的雙鑲嵌制程使用介電常數(shù)介于2.5-3之間的材料，對(duì)于降低有效的介電常數(shù)已經(jīng)達(dá)到極限，必須改用更低介電常數(shù)的材料才能進(jìn)一步降低總介電常數(shù)。不幸地，旋涂低介電常數(shù)介電質(zhì)雖然具有低于2.5的介電常數(shù)，卻不易實(shí)施大面積、均勻且厚層的沉積，因此不適于目前已知的雙鑲嵌制程。旋涂低介電常數(shù)介電質(zhì)在制程上較難控制，適合填補(bǔ)溝渠，如果用來(lái)取代傳統(tǒng)雙鑲嵌制程中的介電層，將使得優(yōu)良率降低。換言之，傳統(tǒng)技藝尚不能好好地利用旋涂低介電常數(shù)介電層來(lái)降低雙鑲嵌連線的有效介電常數(shù)。因此，一種改良的制程，可以利用旋涂低介電常數(shù)介電層來(lái)降低雙鑲嵌連線的有效介電常數(shù)，乃為所冀。

發(fā)明內(nèi)容
本發(fā)明的主要目的是提出一種形成多層低介電常數(shù)雙鑲嵌連線的制程，達(dá)到降低雙鑲嵌連線的有效介電常數(shù)及減少IC的速度延遲的目的。
本發(fā)明的目的是這樣實(shí)現(xiàn)的一種形成多層低介電常數(shù)雙鑲嵌連線的制程，其特征是它包括下列步驟(1)沉積具有第一低介電常數(shù)的第一介電層于一基底上；(2)蝕刻該第一介電層，以形成許多雙鑲嵌通孔穿過(guò)該第一介電層，到達(dá)該基的一表面；(3)形成第一阻隔層被覆該第一介電層及該基底的該表面；(4)于每一該雙鑲嵌通孔內(nèi)形成一銅導(dǎo)體塞；(5)形成第二阻隔層覆蓋該銅導(dǎo)體塞，使得該第一及第二阻隔層封閉該銅導(dǎo)體塞(6)回蝕刻該第一介電層，以形成許多溝渠介于該許多雙鑲嵌通孔之間；(7)旋涂具有小于該第一低介電常數(shù)的第二低介電常數(shù)的第二介電層于該許多溝渠內(nèi)。
該形成銅導(dǎo)體塞的步驟包括下列步驟沉積一銅導(dǎo)體層填充于該許多雙鑲嵌通孔內(nèi)；以及回蝕刻該銅導(dǎo)體層，使得該銅導(dǎo)體層僅余留在該許多雙鑲嵌通孔內(nèi)。
更包括在該回蝕刻銅導(dǎo)體層后，移除該第一阻隔層在該許多雙鑲嵌通孔以外的部份。
該形成第二阻隔層覆蓋該銅導(dǎo)體塞的步驟包括下列步驟沉積該第二阻隔層于該銅導(dǎo)體塞及第一介電層上；以及化學(xué)性機(jī)械式研磨該第二阻隔層，使該第二阻隔層僅余留在該許多雙鑲嵌通孔上方。
該沉積第一介電層的步驟包括化學(xué)氣相沉積SiOC。該回蝕刻第一介電層的步驟包括濕蝕刻。更包括在該旋涂第二介電層的步驟后，回蝕刻該第二介電層，以平坦化該第二介電層及第二阻隔層。
還包括下列步驟沉積具有第三低介電常數(shù)的第三介電層于該第二介電層及第二阻隔層上；蝕刻該第三介電層及第二阻隔層，以形成許多第二雙鑲嵌通孔穿過(guò)該第三介電層及第二阻隔層，到達(dá)該第一銅導(dǎo)體塞的表面；形成第三阻隔層被覆該第三介電層及該第一銅導(dǎo)體塞的該表面；于每一該第二雙鑲嵌通孔內(nèi)形成第二銅導(dǎo)體塞；形成第四阻隔層覆蓋該第二銅導(dǎo)體塞，使得該第三及第四阻隔層封閉該第二銅導(dǎo)體塞；回蝕刻該第三介電層，以形成第二溝渠許多介于該許多第二雙鑲嵌通孔之間；旋涂具有小于該第三低介電常數(shù)的第四低介電常數(shù)的第四介電層于該許多第二溝渠內(nèi)。
本發(fā)明還提供另一種多層低介電常數(shù)雙鑲嵌連線，其特征是它包括如下步驟具有第一低介電常數(shù)的第一介電層于一基底上；具有小于該第一低介電常數(shù)的第二低介電常數(shù)的旋涂第二介電層于該第一介電層上；許多雙鑲嵌通孔于該第一及第二介電層內(nèi)；每一該雙鑲嵌通孔內(nèi)具有銅導(dǎo)體塞；一阻隔層介于該銅導(dǎo)體塞與第一及第二介電層之間。
該第一低介電常數(shù)在2.5-3之間。該第一介電層是SiOC。該第二低介電常數(shù)小于2.5。
下面結(jié)合較佳實(shí)施例和附圖進(jìn)一步說(shuō)明。


圖1是形成雙鑲嵌通孔后的剖視示意圖；圖2是沉積銅導(dǎo)體層后的剖視示意圖；圖3是形成銅導(dǎo)體塞后的剖視示意圖；圖4是沉積第二阻隔層后的剖視示意圖；圖5是回蝕刻第二阻隔層后的剖視示意圖；圖6是回蝕刻第一介電層后的剖視示意圖；圖7是旋涂第二介電層后的剖視示意圖；圖8是平坦化第二介電層及第二阻隔層后的剖視示意圖；圖9是形成多層雙鑲嵌連線后的示意圖。
具體實(shí)施例方式
參閱圖1-圖8所示，本發(fā)明的雙鑲嵌制程包括如下步驟。
參閱圖1所示，介電層10沉積在基底12上，且蝕刻形成雙鑲嵌通孔14。此處的基底12是指雙鑲嵌連線的底層，例如已經(jīng)制作許多電子元件的半導(dǎo)體材料或金屬化層。介電層10可以是具有介電常數(shù)約為3.5的氧化物，或是化學(xué)氣相沉積法CVD形成的SiOC，其介電常數(shù)在2.5-3之間。
參閱圖2所示，形成一阻隔層16被覆于介電層10及基底12上，包括覆蓋通孔14的側(cè)壁，該阻隔層16以具有阻隔銅的流動(dòng)的材料制成。然后沉積銅導(dǎo)體18填充至通孔14內(nèi)。
參閱圖3所示，回蝕刻該銅導(dǎo)體18及阻隔層16，使其僅余留在通孔14內(nèi)，該銅導(dǎo)體18及阻隔層16的高度略低于介電層10。
參閱圖4所示，沉積一上阻隔層20至該銅導(dǎo)體18上，該阻隔層20亦是具有阻隔銅的流動(dòng)的材料制成。阻隔層16及20可以使用金屬、金屬合金或金屬化合物導(dǎo)體。
參閱圖5所示，以化學(xué)性機(jī)械式研磨法(Chemical Mechanic polishing；CMP)回蝕刻阻隔層20，使其僅余留在通孔14上方的部份。
參閱圖6所示，蝕刻介電層10，以形成溝渠22介于銅導(dǎo)體塞18之間。
參閱圖7所示，然后旋涂低介電常數(shù)介電層24以填入溝渠22中，該旋涂低介電常數(shù)的介電質(zhì)24具有小于2.5的介電常數(shù)。
參閱圖8所示，回蝕刻介電層24，以平坦化介電層24及阻隔層20。到此即完成一層雙鑲嵌連線。
本發(fā)明的雙鑲嵌制程的原理及特點(diǎn)如下。
先利用例如化學(xué)氣相沉積法形成大面積且均勻的介電層10達(dá)到所要的厚度，該介電層10具有介電常數(shù)在2.5-3之間，此介電層10在完成銅導(dǎo)體塞18之后被部份移除使其變薄，此被移除的部份改以更低介電常數(shù)的旋涂介電層填補(bǔ)，如此則降低總介電常數(shù)，又可保持具有較高的優(yōu)良率。
重復(fù)上述的制程，即可制作多層雙鑲嵌連線，參閱圖9所示，在完成圖8的雙鑲嵌連線后，重復(fù)圖1-圖8的制程，在該單層雙鑲嵌結(jié)構(gòu)上形成另一層雙鑲嵌連線。詳言之，此第二層雙鑲嵌連線包括以化學(xué)氣相沉積法形成的SiOC沉積在介電層24及阻隔層20上，被阻隔層包覆的銅導(dǎo)體塞34穿過(guò)介電層30及阻隔層20連接其下方的銅導(dǎo)體塞18，以及旋涂低介電常數(shù)介電層填充在銅導(dǎo)體塞34之間。依此方式可獲得更多層的雙鑲嵌連線，在每一層的雙鑲嵌連線中，各銅導(dǎo)體塞之間包括一化學(xué)氣相沉積SiOC及一旋涂低介電常數(shù)介電層。
以上對(duì)于本發(fā)明的較佳實(shí)施例所作的敘述是為闡明的目的，而無(wú)意限定本發(fā)明精確地所揭露的形式，凡以本發(fā)明的實(shí)施例所作修改或變化，都屬于本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種形成多層低介電常數(shù)雙鑲嵌連線的制程，其特征是它包括下列步驟(1)沉積具有第一低介電常數(shù)的第一介電層于一基底上；(2)蝕刻該第一介電層，以形成許多雙鑲嵌通孔穿過(guò)該第一介電層，到達(dá)該基底的一表面；(3)形成第一阻隔層被覆該第一介電層及該基底的該表面；(4)于每一該雙鑲嵌通孔內(nèi)形成一銅導(dǎo)體塞；(5)形成第二阻隔層覆蓋該銅導(dǎo)體塞，使得該第一及第二阻隔層封閉該銅導(dǎo)體塞(6)回蝕刻該第一介電層，以形成許多溝渠介于該許多雙鑲嵌通孔之間；(7)旋涂具有小于該第一低介電常數(shù)的第二低介電常數(shù)的第二介電層于該許多溝渠內(nèi)。
2.根據(jù)權(quán)利要求1所述的制程，其特征是該形成銅導(dǎo)體塞的步驟包括下列步驟沉積一銅導(dǎo)體層填充于該許多雙鑲嵌通孔內(nèi)；以及回蝕刻該銅導(dǎo)體層，使得該銅導(dǎo)體層僅余留在該許多雙鑲嵌通孔內(nèi)。
3.根據(jù)權(quán)利要求2所述的制程，其特征是更包括在該回蝕刻銅導(dǎo)體層后，移除該第一阻隔層在該許多雙鑲嵌通孔以外的部份。
4.根據(jù)權(quán)利要求1所述的制程，其特征是該形成第二阻隔層覆蓋該銅導(dǎo)體塞的步驟包括下列步驟沉積該第二阻隔層于該銅導(dǎo)體塞及第一介電層上；以及化學(xué)性機(jī)械式研磨該第二阻隔層，使該第二阻隔層僅余留在該許多雙鑲嵌通孔上方。
5.根據(jù)權(quán)利要求1所述的制程，其特征是該沉積第一介電層的步驟包括化學(xué)氣相沉積SiOC。
6.根據(jù)權(quán)利要求1所述的制程，其特征是該回蝕刻第一介電層的步驟包括濕蝕刻。
7.根據(jù)權(quán)利要求1所述的制程，其特征是更包括在該旋涂第二介電層的步驟后，回蝕刻該第二介電層，以平坦化該第二介電層及第二阻隔層。
8.根據(jù)權(quán)利要求7所述的制程，其特征是還包括下列步驟沉積具有第三低介電常數(shù)的第三介電層于該第二介電層及第二阻隔層上；蝕刻該第三介電層及第二阻隔層，以形成許多第二雙鑲嵌通孔穿過(guò)該第三介電層及第二阻隔層，到達(dá)該第一銅導(dǎo)體塞的表面；形成第三阻隔層被覆該第三介電層及該第一銅導(dǎo)體塞的該表面；于每一該第二雙鑲嵌通孔內(nèi)形成第二銅導(dǎo)體塞；形成第四阻隔層覆蓋該第二銅導(dǎo)體塞，使得該第三及第四阻隔層封閉該第二銅導(dǎo)體塞；回蝕刻該第三介電層，以形成第二溝渠許多介于該許多第二雙鑲嵌通孔之間；旋涂具有小于該第三低介電常數(shù)的第四低介電常數(shù)的第四介電層于該許多第二溝渠內(nèi)。
9.一種多層低介電常數(shù)雙鑲嵌連線，其特征是它包括如下步驟具有第一低介電常數(shù)的第一介電層于一基底上；具有小于該第一低介電常數(shù)的第二低介電常數(shù)的旋涂第二介電層于該第一介電層上；許多雙鑲嵌通孔于該第一及第二介電層內(nèi)；每一該雙鑲嵌通孔內(nèi)具有銅導(dǎo)體塞；及一阻隔層介于該銅導(dǎo)體塞與第一及第二介電層之間。
10.根據(jù)權(quán)利要求9所述的雙鑲嵌連線，其特征是該第一低介電常數(shù)在2.5-3之間。
11.根據(jù)權(quán)利要求9所述的雙鑲嵌連線，其特征是該第一介電層是Si0C。
12.根據(jù)權(quán)利要求9所述的雙鑲嵌連線，其特征是該第二低介電常數(shù)小于2.5。
全文摘要
一種形成多層低介電常數(shù)雙鑲嵌連線的制程，包括沉積具有第一低介電常數(shù)的第一介電層于基底上，蝕刻第一介電層，以形成許多雙鑲嵌通孔穿過(guò)第一介電層到達(dá)基底，于每個(gè)雙鑲嵌通孔內(nèi)形成被阻隔層包覆的銅導(dǎo)體塞，回蝕刻第一介電層，以形成許多溝渠介于許多雙鑲嵌通孔之間，以及旋涂具有小于第一低介電常數(shù)的第二低介電常數(shù)的第二介電層于許多溝渠內(nèi)。
文檔編號(hào)H01L21/70GK1492496SQ0214635
公開(kāi)日2004年4月28日 申請(qǐng)日期2002年10月24日 優(yōu)先權(quán)日2002年10月24日
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