存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量電路和測(cè)量方法
【專利摘要】本發(fā)明公開了一種存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量電路，包括：第一D觸發(fā)器，通過第一時(shí)鐘信號(hào)控制輸出數(shù)據(jù)到存儲(chǔ)器的數(shù)據(jù)輸入端；存儲(chǔ)器的數(shù)據(jù)輸出端連接第二D觸發(fā)器的數(shù)據(jù)輸入端并在第三時(shí)鐘信號(hào)的控制下輸出；第二時(shí)鐘信號(hào)連接到存儲(chǔ)器的時(shí)鐘輸入端；第三時(shí)鐘信號(hào)連接到第二D觸發(fā)器的時(shí)鐘輸入端；由多級(jí)緩沖器串聯(lián)形成緩沖器串聯(lián)電路輸出第一至三時(shí)鐘信號(hào)并能調(diào)節(jié)第一至三時(shí)鐘信號(hào)之間的上述沿的偏移值；通過對(duì)第一至三時(shí)鐘信號(hào)的偏移值的大小設(shè)置逐步逼近得到存儲(chǔ)器的數(shù)據(jù)建立時(shí)間。本發(fā)明還公開了一種存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量方法。本發(fā)明能提高測(cè)試精度。
【專利說明】
存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量電路和測(cè)量方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體集成電路領(lǐng)域，特別是涉及一種存儲(chǔ)器的數(shù)據(jù)建立時(shí)間(Setup)的測(cè)量電路;本發(fā)明還涉及一種存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量方法。
【背景技術(shù)】
[0002]如圖1所示，是存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的示意圖；存儲(chǔ)器的數(shù)據(jù)輸入端連接數(shù)據(jù)輸入信號(hào)Data，時(shí)鐘輸入端連接時(shí)鐘輸入信號(hào)CLK，在時(shí)鐘輸入信號(hào)CLK的上升沿，存儲(chǔ)器的的輸出端輸出數(shù)據(jù)。存儲(chǔ)器要實(shí)現(xiàn)正確輸出的一個(gè)條件是數(shù)據(jù)輸入信號(hào)Data必須在距離時(shí)鐘輸入信號(hào)CLK的上升沿的一個(gè)數(shù)據(jù)建立時(shí)間之前就保持穩(wěn)定，在時(shí)鐘輸入信號(hào)CLK的上升沿之前的數(shù)據(jù)建立時(shí)間內(nèi)變化的信號(hào)將不會(huì)被輸出。
[0003]在圖1中Setup是兩根虛線之間延時(shí)，由圖1可知，由圖1可知，當(dāng)數(shù)據(jù)輸入信號(hào)Data在時(shí)鐘輸入信號(hào)CLK的上升沿之前的超過setup時(shí)間的寬度都保持不變時(shí)，這時(shí)輸出信號(hào)是正確的；而當(dāng)數(shù)據(jù)輸入信號(hào)Data在時(shí)鐘輸入信號(hào)CLK的上升沿之前的Setup時(shí)間的寬度內(nèi)就變化時(shí)，這時(shí)輸出信號(hào)將不正確。
[0004]現(xiàn)有測(cè)試存儲(chǔ)器的Setup值的方法是通過機(jī)臺(tái)外加數(shù)據(jù)輸入信號(hào)Data和時(shí)鐘輸入信號(hào)CLK，逼近數(shù)據(jù)輸入信號(hào)Data和時(shí)鐘輸入信號(hào)CLK上升沿來測(cè)試Setup值。
[0005]現(xiàn)有測(cè)試方法受機(jī)臺(tái)，探針卡(probecard)和測(cè)試連線等因素的影響，精度不夠尚O

【發(fā)明內(nèi)容】

[0006]本發(fā)明所要解決的技術(shù)問題是提供一種存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量電路，能提高測(cè)試精度。為此，本發(fā)明還提供一種存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量方法。
[0007]為解決上述技術(shù)問題，本發(fā)明提供的存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量電路包括:
[0008]第一D觸發(fā)器，其數(shù)據(jù)輸出端連接到存儲(chǔ)器的數(shù)據(jù)輸入端;所述第一 D觸發(fā)器的數(shù)據(jù)輸入端連接輸入數(shù)據(jù)，所述第一 D觸發(fā)器的時(shí)鐘輸入端連接第一時(shí)鐘信號(hào)。
[0009]第二D觸發(fā)器，所述存儲(chǔ)器的數(shù)據(jù)輸出端連接第二 D觸發(fā)器的數(shù)據(jù)輸入端;所述第二 D觸發(fā)器的數(shù)據(jù)輸出端輸出數(shù)據(jù)。
[0010]第二時(shí)鐘信號(hào)連接連接到所述存儲(chǔ)器的時(shí)鐘輸入端。
[0011 ]第三時(shí)鐘信號(hào)連接到所述第二 D觸發(fā)器的時(shí)鐘輸入端。
[0012]緩沖器串聯(lián)電路，由多級(jí)緩沖器串聯(lián)形成，所述緩沖器串聯(lián)電路中的前一級(jí)緩沖器的輸出端連接到后一級(jí)緩沖器的輸入端，所述緩沖器串聯(lián)電路中的各級(jí)緩沖器的延時(shí)相同。
[0013]時(shí)鐘輸入信號(hào)連接到所述緩沖器串聯(lián)電路的第一級(jí)緩沖器的輸入端，所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)由所述緩沖器串聯(lián)電路的對(duì)應(yīng)級(jí)數(shù)的緩沖器輸出，所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)節(jié)的頻率都等于所述時(shí)鐘輸入信號(hào)的頻率，所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)之間的上升沿的偏移值對(duì)應(yīng)于緩沖器之間的級(jí)數(shù)差乘以一級(jí)緩沖器的延時(shí)。
[0014]所述輸入數(shù)據(jù)在所述第一時(shí)鐘信號(hào)的上升沿鎖存到所述第一D觸發(fā)器中，在所述輸入數(shù)據(jù)變化時(shí)，令所述第一時(shí)鐘信號(hào)的上升沿超前于所述第二時(shí)鐘信號(hào)上升沿的偏移值為第一偏移值，所述第二時(shí)鐘信號(hào)的上升沿超前于所述第三時(shí)鐘信號(hào)上升沿的偏移值為第二偏移值，所述第二偏移值設(shè)置為大于所述第二D觸發(fā)器的數(shù)據(jù)建立時(shí)間，通過調(diào)節(jié)所述第一偏移值的大小逐步逼近得到所述存儲(chǔ)器的數(shù)據(jù)建立時(shí)間，所述第一偏移值大于等于所述存儲(chǔ)器的數(shù)據(jù)建立時(shí)間時(shí)，所述輸出數(shù)據(jù)正確;所述第一偏移值小于所述存儲(chǔ)器的數(shù)據(jù)建立時(shí)間時(shí)，所述輸出數(shù)據(jù)不正確。
[0015]進(jìn)一步的改進(jìn)是，所述緩沖器串聯(lián)電路的各級(jí)緩沖器都分別包括3個(gè)輸出端，3個(gè)輸出端分別作為所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)節(jié)的輸出端，每一個(gè)輸出端都包括一個(gè)開關(guān)，通過所述開關(guān)控制所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)節(jié)的輸出。
[0016]進(jìn)一步的改進(jìn)是，所述第二時(shí)鐘信號(hào)通過一個(gè)D觸發(fā)器延遲單元連接到所述存儲(chǔ)器的時(shí)鐘輸入端。
[0017]進(jìn)一步的改進(jìn)是，所述第三時(shí)鐘信號(hào)通過一個(gè)D觸發(fā)器延遲單元連接到所述第二D觸發(fā)器的時(shí)鐘輸入端。
[0018]為解決上述技術(shù)問題，本發(fā)明提供的存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量方法包括如下步驟:
[0019]步驟一、加入所述時(shí)鐘輸入信號(hào)到所述緩沖器串聯(lián)電路，從所述緩沖器串聯(lián)電路輸出所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)。
[0020]步驟二、加入所述輸入數(shù)據(jù)到所述第一D觸發(fā)器的數(shù)據(jù)輸入端。
[0021]步驟三、對(duì)所述輸入數(shù)據(jù)進(jìn)行變化，所述第二偏移值設(shè)置為大于所述第二D觸發(fā)器的數(shù)據(jù)建立時(shí)間，通過調(diào)節(jié)所述第一偏移值的大小逐步逼近得到所述存儲(chǔ)器的數(shù)據(jù)建立時(shí)間，所述第一偏移值大于等于所述存儲(chǔ)器的數(shù)據(jù)建立時(shí)間時(shí)，所述輸出數(shù)據(jù)正確;所述第一偏移值小于所述存儲(chǔ)器的數(shù)據(jù)建立時(shí)間時(shí)，所述輸出數(shù)據(jù)不正確。
[0022]進(jìn)一步的改進(jìn)是，所述緩沖器串聯(lián)電路的各級(jí)緩沖器都分別包括3個(gè)輸出端，3個(gè)輸出端分別作為所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)節(jié)的輸出端，每一個(gè)輸出端都包括一個(gè)開關(guān)，通過所述開關(guān)控制所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)節(jié)的輸出。
[0023]本發(fā)明測(cè)試電路中外部的時(shí)鐘輸入信號(hào)和輸入數(shù)據(jù)并不直接連接到存儲(chǔ)器的時(shí)鐘輸入端和數(shù)據(jù)輸入端，而是通過將時(shí)鐘輸入信號(hào)用多個(gè)緩沖器轉(zhuǎn)換后形成的內(nèi)部信號(hào)來實(shí)現(xiàn)對(duì)存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)試，故能消除機(jī)臺(tái)、探針卡和測(cè)試連線等外部因素對(duì)測(cè)試結(jié)果的影響，所以本發(fā)明能提高測(cè)試精度。
【附圖說明】
[0024]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明:
[0025]圖1是存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的示意圖；
[0026]圖2是存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量電路圖。
【具體實(shí)施方式】
[0027]如圖2所示，是存儲(chǔ)器2的數(shù)據(jù)建立時(shí)間的測(cè)量電路圖，本發(fā)明實(shí)施例存儲(chǔ)器2的數(shù)據(jù)建立時(shí)間的測(cè)量電路包括:
[0028]第一D觸發(fā)器I，其數(shù)據(jù)輸出端即D端連接到存儲(chǔ)器2的數(shù)據(jù)輸入端即A端，第一D觸發(fā)器I在圖2中用DFFl表示，存儲(chǔ)器用Mem表示;所述第一 D觸發(fā)器I的數(shù)據(jù)輸入端連接輸入數(shù)據(jù)A，所述第一 D觸發(fā)器I的時(shí)鐘輸入端即CLK端連接第一時(shí)鐘信號(hào)CLKI。
[0029]第二 D觸發(fā)器3，第二 D觸發(fā)器3在圖2中用DFF2表示，所述存儲(chǔ)器2的數(shù)據(jù)輸出端即Q端連接第二D觸發(fā)器3的數(shù)據(jù)輸入端即D端;所述第二 D觸發(fā)器3的數(shù)據(jù)輸出端即Q端輸出數(shù)據(jù)Q0
[0030]第二時(shí)鐘信號(hào)CLKM連接到所述存儲(chǔ)器2的時(shí)鐘輸入端即CLK端。較佳為，第二時(shí)鐘信號(hào)CLKM通過一個(gè)D觸發(fā)器延遲單元4連接到所述存儲(chǔ)器2的時(shí)鐘輸入端即CLK端，D觸發(fā)器延遲單元在圖2中用DFFD表示。
[0031]第三時(shí)鐘信號(hào)CLKO連接到所述第二D觸發(fā)器3的時(shí)鐘輸入端即CLK端。較佳為，第三時(shí)鐘信號(hào)CLKO通過一個(gè)D觸發(fā)器延遲單元5連接到所述第二 D觸發(fā)器3的時(shí)鐘輸入端即CLK端。
[0032]緩沖器串聯(lián)電路，由多級(jí)緩沖器6串聯(lián)形成，所述緩沖器串聯(lián)電路中的前一級(jí)緩沖器6的輸出端連接到后一級(jí)緩沖器6的輸入端，所述緩沖器串聯(lián)電路中的各級(jí)緩沖器6的延時(shí)相同。
[0033]時(shí)鐘輸入信號(hào)CLK連接到所述緩沖器串聯(lián)電路的第一級(jí)緩沖器6的輸入端，所述第一時(shí)鐘信號(hào)CLK1、所述第二時(shí)鐘信號(hào)CLKM和所述第三時(shí)鐘信號(hào)CLKO由所述緩沖器串聯(lián)電路的對(duì)應(yīng)級(jí)數(shù)的緩沖器6輸出，所述第一時(shí)鐘信號(hào)CLK1、所述第二時(shí)鐘信號(hào)CLKM和所述第三時(shí)鐘信號(hào)CLKO節(jié)的頻率都等于所述時(shí)鐘輸入信號(hào)CLK的頻率，所述第一時(shí)鐘信號(hào)CLK1、所述第二時(shí)鐘信號(hào)CLKM和所述第三時(shí)鐘信號(hào)CLKO之間的上升沿的偏移值即相位差對(duì)應(yīng)于緩沖器6之間的級(jí)數(shù)差乘以一級(jí)緩沖器6的延時(shí)。
[0034]所述輸入數(shù)據(jù)A在所述第一時(shí)鐘信號(hào)CLKI的上升沿鎖存到所述第一D觸發(fā)器I中，在所述輸入數(shù)據(jù)A變化時(shí)，令所述第一時(shí)鐘信號(hào)CLKI的上升沿超前于所述第二時(shí)鐘信號(hào)CLKM上升沿的偏移值為第一偏移值，所述第二時(shí)鐘信號(hào)CLKM的上升沿超前于所述第三時(shí)鐘信號(hào)CLKO上升沿的偏移值為第二偏移值，所述第二偏移值設(shè)置為大于所述第二 D觸發(fā)器3的數(shù)據(jù)建立時(shí)間，通過調(diào)節(jié)所述第一偏移值的大小逐步逼近得到所述存儲(chǔ)器2的數(shù)據(jù)建立時(shí)間，所述第一偏移值大于等于所述存儲(chǔ)器2的數(shù)據(jù)建立時(shí)間時(shí)，所述輸出數(shù)據(jù)正確;所述第一偏移值小于所述存儲(chǔ)器2的數(shù)據(jù)建立時(shí)間時(shí)，所述輸出數(shù)據(jù)不正確。
[0035]所述緩沖器串聯(lián)電路的各級(jí)緩沖器6都分別包括3個(gè)輸出端，3個(gè)輸出端分別作為所述第一時(shí)鐘信號(hào)CLK1、所述第二時(shí)鐘信號(hào)CLKM和所述第三時(shí)鐘信號(hào)CLKO節(jié)的輸出端，每一個(gè)輸出端都包括一個(gè)開關(guān)7，通過所述開關(guān)7控制所述第一時(shí)鐘信號(hào)CLK1、所述第二時(shí)鐘信號(hào)CLKM和所述第三時(shí)鐘信號(hào)CLKO節(jié)的輸出。
[0036]本發(fā)明實(shí)施例存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量方法包括如下步驟:
[0037]步驟一、加入所述時(shí)鐘輸入信號(hào)CLK到所述緩沖器串聯(lián)電路，從所述緩沖器串聯(lián)電路輸出所述第一時(shí)鐘信號(hào)CLK1、所述第二時(shí)鐘信號(hào)CLKM和所述第三時(shí)鐘信號(hào)CLK0。
[0038]步驟二、加入所述輸入數(shù)據(jù)A到所述第一D觸發(fā)器I的數(shù)據(jù)輸入端。
[0039]步驟三、對(duì)所述輸入數(shù)據(jù)A進(jìn)行變化，所述第二偏移值設(shè)置為大于所述第二D觸發(fā)器3的數(shù)據(jù)建立時(shí)間，通過調(diào)節(jié)所述第一偏移值的大小逐步逼近得到所述存儲(chǔ)器2的數(shù)據(jù)建立時(shí)間，所述第一偏移值大于等于所述存儲(chǔ)器2的數(shù)據(jù)建立時(shí)間時(shí)，所述輸出數(shù)據(jù)正確;所述第一偏移值小于所述存儲(chǔ)器2的數(shù)據(jù)建立時(shí)間時(shí)，所述輸出數(shù)據(jù)不正確。
[0040]由圖2所示可知，本發(fā)明實(shí)施例測(cè)試電路中外部的時(shí)鐘輸入信號(hào)CLK和輸入數(shù)據(jù)A并不直接連接到存儲(chǔ)器2的時(shí)鐘輸入端和數(shù)據(jù)輸入端，而是通過將時(shí)鐘輸入信號(hào)CLK用多個(gè)緩沖器6轉(zhuǎn)換后形成的內(nèi)部信號(hào)來實(shí)現(xiàn)對(duì)存儲(chǔ)器2的數(shù)據(jù)建立時(shí)間的測(cè)試，即時(shí)鐘信號(hào)CLK1、CLKM和CLKO以及第一D觸發(fā)器I的輸出信號(hào)都為內(nèi)部信號(hào)，能消除機(jī)臺(tái)、探針卡和測(cè)試連線等外部因素對(duì)測(cè)試結(jié)果的影響，所以本發(fā)明實(shí)施例能提高測(cè)試精度。
[0041]以上通過具體實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對(duì)本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量電路，其特征在于，包括: 第一 D觸發(fā)器，其數(shù)據(jù)輸出端連接到存儲(chǔ)器的數(shù)據(jù)輸入端;所述第一 D觸發(fā)器的數(shù)據(jù)輸入端連接輸入數(shù)據(jù)，所述第一 D觸發(fā)器的時(shí)鐘輸入端連接第一時(shí)鐘信號(hào)； 第二 D觸發(fā)器，所述存儲(chǔ)器的數(shù)據(jù)輸出端連接第二 D觸發(fā)器的數(shù)據(jù)輸入端;所述第二 D觸發(fā)器的數(shù)據(jù)輸出端輸出數(shù)據(jù)； 第二時(shí)鐘信號(hào)連接連接到所述存儲(chǔ)器的時(shí)鐘輸入端； 第三時(shí)鐘信號(hào)連接到所述第二 D觸發(fā)器的時(shí)鐘輸入端； 緩沖器串聯(lián)電路，由多級(jí)緩沖器串聯(lián)形成，所述緩沖器串聯(lián)電路中的前一級(jí)緩沖器的輸出端連接到后一級(jí)緩沖器的輸入端，所述緩沖器串聯(lián)電路中的各級(jí)緩沖器的延時(shí)相同；時(shí)鐘輸入信號(hào)連接到所述緩沖器串聯(lián)電路的第一級(jí)緩沖器的輸入端，所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)由所述緩沖器串聯(lián)電路的對(duì)應(yīng)級(jí)數(shù)的緩沖器輸出，所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)節(jié)的頻率都等于所述時(shí)鐘輸入信號(hào)的頻率，所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)之間的上升沿的偏移值對(duì)應(yīng)于緩沖器之間的級(jí)數(shù)差乘以一級(jí)緩沖器的延時(shí)； 所述輸入數(shù)據(jù)在所述第一時(shí)鐘信號(hào)的上升沿鎖存到所述第一D觸發(fā)器中，在所述輸入數(shù)據(jù)變化時(shí)，令所述第一時(shí)鐘信號(hào)的上升沿超前于所述第二時(shí)鐘信號(hào)上升沿的偏移值為第一偏移值，所述第二時(shí)鐘信號(hào)的上升沿超前于所述第三時(shí)鐘信號(hào)上升沿的偏移值為第二偏移值，所述第二偏移值設(shè)置為大于所述第二 D觸發(fā)器的數(shù)據(jù)建立時(shí)間，通過調(diào)節(jié)所述第一偏移值的大小逐步逼近得到所述存儲(chǔ)器的數(shù)據(jù)建立時(shí)間，所述第一偏移值大于等于所述存儲(chǔ)器的數(shù)據(jù)建立時(shí)間時(shí)，所述輸出數(shù)據(jù)正確;所述第一偏移值小于所述存儲(chǔ)器的數(shù)據(jù)建立時(shí)間時(shí)，所述輸出數(shù)據(jù)不正確。2.如權(quán)利要求1所述的存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量電路，其特征在于:所述緩沖器串聯(lián)電路的各級(jí)緩沖器都分別包括3個(gè)輸出端，3個(gè)輸出端分別作為所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)節(jié)的輸出端，每一個(gè)輸出端都包括一個(gè)開關(guān)，通過所述開關(guān)控制所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)節(jié)的輸出。3.如權(quán)利要求1所述的存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量電路，其特征在于:所述第二時(shí)鐘信號(hào)通過一個(gè)D觸發(fā)器延遲單元連接到所述存儲(chǔ)器的時(shí)鐘輸入端。4.如權(quán)利要求1所述的存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量電路，其特征在于:所述第三時(shí)鐘信號(hào)通過一個(gè)D觸發(fā)器延遲單元連接到所述第二 D觸發(fā)器的時(shí)鐘輸入端。5.使用如權(quán)利要求1所述的存儲(chǔ)器的數(shù)據(jù)建立時(shí)間的測(cè)量電路進(jìn)行測(cè)量的方法，其特征在于，包括如下步驟: 步驟一、加入所述時(shí)鐘輸入信號(hào)到所述緩沖器串聯(lián)電路，從所述緩沖器串聯(lián)電路輸出所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)； 步驟二、加入所述輸入數(shù)據(jù)到所述第一 D觸發(fā)器的數(shù)據(jù)輸入端； 步驟三、對(duì)所述輸入數(shù)據(jù)進(jìn)行變化，所述第二偏移值設(shè)置為大于所述第二 D觸發(fā)器的數(shù)據(jù)建立時(shí)間，通過調(diào)節(jié)所述第一偏移值的大小逐步逼近得到所述存儲(chǔ)器的數(shù)據(jù)建立時(shí)間，所述第一偏移值大于等于所述存儲(chǔ)器的數(shù)據(jù)建立時(shí)間時(shí)，所述輸出數(shù)據(jù)正確;所述第一偏移值小于所述存儲(chǔ)器的數(shù)據(jù)建立時(shí)間時(shí)，所述輸出數(shù)據(jù)不正確。6.如權(quán)利要求5所述的方法，其特征在于:所述緩沖器串聯(lián)電路的各級(jí)緩沖器都分別包括3個(gè)輸出端，3個(gè)輸出端分別作為所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)節(jié)的輸出端，每一個(gè)輸出端都包括一個(gè)開關(guān)，通過所述開關(guān)控制所述第一時(shí)鐘信號(hào)、所述第二時(shí)鐘信號(hào)和所述第三時(shí)鐘信號(hào)節(jié)的輸出。
【文檔編號(hào)】G11C16/32GK105845179SQ201610242235
【公開日】2016年8月10日
【申請(qǐng)日】2016年4月19日
【發(fā)明人】李云艷, 楊光華
【申請(qǐng)人】上海華虹宏力半導(dǎo)體制造有限公司